TWI261303B - Transistor structure of memory device and method for fabricating the same - Google Patents

Transistor structure of memory device and method for fabricating the same Download PDF

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TWI261303B
TWI261303B TW094121822A TW94121822A TWI261303B TW I261303 B TWI261303 B TW I261303B TW 094121822 A TW094121822 A TW 094121822A TW 94121822 A TW94121822 A TW 94121822A TW I261303 B TWI261303 B TW I261303B
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Jae-Sung Roh
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Description

1261303 九、發明說明： 【本發明所屬之技術領域】 本發明係關於一種半導體裝置及其製備方法，特別 是關於一種兼具嵌壁式電晶體和鰭式電晶體優點之記 憶元件之電晶體結構，以及製造該記憶元件之電晶體結 構之方法。 【先前技術】 近來，由於半導體裝置已經過高度整合，半導 體裝置之通道長度和通道寬度已經有顯著的縮減。由於 南雄度離子摻雜所造成之接面漏電流，難以讓習見之二 維電晶體結構有足夠之資料可保存時間。此外，習見之 二維電晶體結構在高度整合之記憶元件之電源驅動力 上呈現種種限制。 • 第1圖係顯示一習見之嵌壁式電晶體結構，該 結構能確保高度整合記憶元件具足夠之資料可保存時 間。在第1圖中，圖號1至4分別代表半導體基板、 琢氧化層、閘絕緣層、及閘極電極。此外，圖號S和d 刀別代表源極區和沒極區，圖號C代表通道區。 根據第1圖所不之習見之嵌壁式電晶體結構， 其中具有預定深度之凹槽係形成於半導體基板1， 使得该源極/汲極區和通道區以最大之間隔隔開。 ⑧ 1261303 • 如果所述嵌壁式電晶體係用來作為記憶元件 (例如··動態隨機存取記憶體(DRAM))之一電晶體，相較 於使用二維電晶體作為電晶體之記憶元件，該記憶元件 之接面漏電流有顯著的減少。因此，能確保該嵌壁式電 晶體具有足夠之資料可保存時間，為f見之資料可保存 時間的兩倍。 然而，習見之嵌壁式電晶體結構出現以下問 _ 題·造成臨界電I之較S逆偏壓和健:之電源驅動力。 第2A和第2B圖顯示一用以提升高度整合之記 憶元件之電源驅動力之習見之鰭式電晶體結構，其中第 2A圖係習見之鰭式電晶體結構之斜視圖，第2β圖係一 沿著第2A圖所示之X-X’和γ_γ，線之剖面圖。在第 2Α和第2Β圖中，圖號11至14分別代表一半導體基 板、一場氧化層、一閘絕緣層、及一由多晶矽所組成之 • ’電極。此外’圖號S和D各代^極區和酿 區，圖號C1至C3代表通道區。 根據如第2A和第2B圖所示之習見鰭式電晶體 結構’半«基板11之一通道區（也就是，一主動區 11a)係垂直的突出，而閘絕緣層13和閘極電極μ係 依序形成於主動區11a。因此，圍繞著閘極電極14之 基板11之三面（第2b圖之Cl、C2、及C3)，可以作為 錯式電晶體之通道。 如果以鰭式電晶體作為一記憶元件（例如··動 磁機存取記紐⑽M))之電晶體，流繼辑式電晶 體之電流量也許會增加，因為鋪式電晶體之三面可作 為通道，以致該記憶元件之電源驅動力可以有顯著之提 升。特別是，因為該鰭式電晶體在降低臨界電壓之逆偏 壓時，具有較佳之開關特性，因此該鰭式電晶體可為一 在低電壓具有較佳元件特性之高速記憶元件。 然而，習見之鰭式電晶體結構，由於其具有之 結構問題而無法確保足夠之資料可保存時間，故存在一 嚴重問題。換言之，由於有三個通道形成於一窄區中， 因此可預測到該接面漏電流之源極有顯著的增大。 再者，如果將該閘極電極用於高度整合之記憶 元件所需之低電阻閘極電極結構中，該低電阻閘極電極 結構又包括一由矽化鎢或鎢所組成之低電阻導電層，沈 積於一多晶矽導電層，這樣不但難以確保足夠之資料可 保存時間，而且由於在製備該低電阻閘極電極結構時所 產生之缺點（例如：孔洞），使得該閘極電極之電阻突 然增加，故造成其他額外之問題。 上述缺點也許在將由矽化鎢或鎢所組成之低電阻 導電層沉積於多晶矽導電層時會發生，因為在由半導 體基板Η垂直的突出之主動區11a和場氧化層12之 間相差一個步驟。 【本發明之内容】 按’本發明係提出一種記憶元件之電晶體結構， 經由將嵌壁式電晶體和ϋ式電晶體整合為—電晶體，而 兼具叙壁式電晶體和H式電晶體之優點，該電晶體結構 不僅可確財足夠之賴可保存時間，並且在降低臨界 電壓之逆偏壓時可增進電源之驅動力。 本發明之—賤實補在提丨-财效製備具有 上述結構之電晶體的方法。 本發明之另-具體實施例，在提出一種記憶元件 之電晶體之製備方法，驗由t製造—低電關極電極 時限制孔洞之形成，而防止_電極之電阻的增加。 根據本發m紐，提出—種記憶元件 之電晶體結構’該電晶體結構包括：—主動區，係由半 導體基板之職部分突出；一凹槽，係形成於設置於該 主動區之通道區；-職於該轉雜板之場氧化層， 係位於低於含有_之絲區之上表面之處；一問極電 極’延跨該主動區之上部，而與所述凹槽重疊；一閘絕 緣層’介於_電極和主舰之間；及源極區和沒極 1261303 - 區係开>成於閘極電極之兩邊之主動區，其中如果沿著 源極-汲極線將一電晶體結構切開斷面，該電晶體結 構即呈一鼓壁式電晶體結構，诚沿著-閘極線將-電 晶體結構斷面，該電晶體結構即呈鳍式電晶體結構。 根據本發明之較佳具體實施例，所述閘極電極係 包括-多閘極電極或—低電阻閘極電極。該低電阻閘極 電極又包括-由多晶石夕組成之第一導電層，和一由低電 • 阻材料所組成、沈積於第一導電層之第二導電層。所述 第二導電層係由包含鶴、氮絲、魏鶴 '及魏欽之 群組中擇一組成。 根據本發明之一實施，又提出製備一種記 元件之電晶體結構之方法，該方法包括以下步驟··經 由將一半導體基板姓刻，形成一由該半導體基板之預定 部分突出之主動區；形成一場氧化層，於該半導體基板 • 界定一主動區；在設於主動區之一通道形成-凹槽；# 刻所述場氧化層，該場氧化層係位於低於含有凹槽之主 動區之上表面之處，在主動區上形成一閘絕緣層，其中 该凹槽和主動區之上表面係曝露於外；及在該閘絕緣層 洋琢氧化層上形成一閘極電極’其中該閘極電極延跨該 主動區之上部，並且與該凹槽重疊。據此，可以將一嵌 壁式電晶體結構和一鰭式電晶體結構整合為記憶元件 10 1261303 一電晶體結構。 根據本發明之較佳具體實施例，形成該場氧化層 之製程步驟與形成該凹槽之步驟是可相互交替的。該場 氧化層之厚度大約為2000至6000埃。形成於主動區 之該凹槽，其深度為前述氧化層之最初厚度的三分之 - ’而該場氧化層受到侧時，麟度為該場氧化層 之隶初厚度的三分之一。 • 所述閘極電極，又包括一多閘極電極或一低電阻 閘極電極，該電晶體包含—由多晶補組成之第一導電 層和一由低電阻材料(例如：鎢、氮化鎢、矽化鎢、及 石夕化鈦)所組成之第二導電層，並且被沉積於第一導電 層。 該多閘極電極，係經由在該閘絕緣層上形成一導 電層以及對料電層之預定部分進行侧而製成。 • 相反的，該低電阻閘極電極係由以下步驟所製 成：在閘絕緣層形成-由多晶销組成之第—導電層； 經由一化學機械研磨（CMP)製程而將該第一導電層平整 化；在被平整化之第-導電層上形成—由低電阻材料所 組成之第二導電層；及依序將第一和第二導電層之預定 部分進行勤j。此時’第-導電層具有之厚度大於主動 區之厚度’該主動層在該場氧化層受到敍刻之後備曝露 11 ⑧ 1261303 於外面。此外，第一導電層被平整化時，尚有大約300 至1500埃厚度之第一導電層留於主動區之上表面。 根據本發明之一具體實施例，如果該記憶元件包含 具有上述結構之電晶體，該記憶元件則會兼具嵌壁式電 晶體和縛式電晶體之優點。此外，由於該低電阻閘極電 極係經由在將第一導電層之後平整化，將由低電阻材料 所組成之第二導電層沈積於由多晶矽所組成之第一導 電層而製成，因此不會有任何孔卿成_閘極電極。 【本發明之實施方式】 茲將參照附加圖示說明本發明。 第3A至3F圖係根據本發明之第一實施例說明一 具有多閘極電極之單元電晶體之製程。兹將參照第Μ 至3F圖詳細說明製備該單元電晶體之方法。 如第3A圖所示’-溝槽t係經由餘刻半導體基 板111之-預定部分而形成。結果，—主動區⑴&由 半導體基板111之一預定部分突出。 接著’如第3B圖所示，一場氧化層112係形成於 溝槽卜此時，該場氧化層112形成時之厚度μ大 約為2000至6000埃。 又 其後’-具有默深度之凹槽g _成於主動區 1261303 騎示通麵。錢佳情況下，該 ’衣“為場氧化層112之厚度hi的：分 之-。舉例而言，如果場氧化層i W W的-刀 埃，凹樺 層112之厚度hi為3000 埃f g之深度d為麵埃。然而，四槽g之深 度d疋可根據本發明之具體實施例而調變。
f著、’如第3D圖所示，場氧化層112係經由1 餘刻、•程或—乾糊製程而被侧了預定之厚度。在較 佳清況下，似彳製程後獲得之場氧化層112之厚度 f ’為場氧切112之賴hi的三分之一。舉例^ 吕’如果場氧化層112之厚度hl為3〇〇〇埃，場氧化 層112之厚度h2為麵埃。然而，場氧化層112之 厚度h2可根據本發明之具體實施例而調變。結果，場 氧化層112被置於低於包含凹槽g之主動區llla之 上表面之處。
雖然上面說明曾指出，場氧化層112係在凹槽g 已形成於主動區之後受到蝕刻，不過該製程之先後順序 亦有可能改變。 接著，如第3E圖所示，一閘絕緣層113係形成於 包含凹槽g之主動區llla。 其後’如第3F圖所示，一由多晶石夕所組成之導電 層係形成於閘絕緣層113和場氧化層112上。接著， 13 1261303 該導電層之-預定部分受到侧時，„多_電極ιΐ4 可跨越主動區llla之上部形成，並且與形成於通道區 之凹槽g重疊。接著，一源極區s和一没極區D，經 由一離子佈植製程而在多閘極電極114之兩邊之主動 區111a形成。 第4圖係沿著第3F圖所示之χ—χ，和γ—γ，線之 剖面圖，其中圖號a、C2、及C3代表通道區。 由第4圖可知，根據本發明之第一實施例之電晶 體具有下舰構。亦即，該電晶體包含—絲區111&， 係由半導縣板111之預定部分突$，和-具有預定 深度之凹槽g，在主動區llla之通道區形成。此外， 別述场氧化層112係形成於在主動區111a周圍部份 半V肢基板hi上，該場氧化層I〗〗被置於低於具 有凹槽g之主動區lHa之上表面之處。前述閘極電 極114係於跨越主動區之上部之處形成，並且 與形成於通道區之凹槽g重疊。此外，前述閘絕緣層 U3係介於閘極電極ι14和主動區之間。源極區 S和汲極區D係於閘極電極114之兩面的主動區 Ilia形成。 因此’如果電晶體被沿著源極—汲極線χ—χ，斷 面，该電晶體即呈一嵌壁式電晶體結構；如果電晶體被 14 1261303 ， 沿著問極線Y—Y’斷面，該電晶體即呈一具有用於通 道之三面（U、C2、C3)之鰭式電晶體結構。由此可知， 所述喪壁式電晶體和鰭式電晶體可以被整合為一電晶 體。 此一電晶體結構也許可兼具嵌壁式電晶體和鰭式 電曰曰體之優點，使其能確保足夠之資料可保存時間，促 進電源驅動力，同時降低臨界電壓之逆偏壓。 • 第5A至5H圖係根據本發明之第二實施例說明具 有-低電阻閘極電極之單元電晶體之製程。兹將參照第 5A至5H圖详細說明該單元電晶體之製備方法。 如第5A ®所示’—溝槽t係麵將半導體基板 211之-預定部分侧而形成於一半導體基板⑴。結 果，主動區211a係由半導體基板211突出。 接耆，如第5B圖所示，一場氧化層212係形成於 ❿ 溝槽1。接著，該場氧化層212形成時之厚度hl大約 為2000至6000埃。 其後I有預定深度之凹槽g係形成於主動區 211a之通道區(如第5C圖所示）。在較佳情況下，凹槽 g之深度d為場氧化層212之厚度hi的三分之一。然 而’該凹槽g之深度d可根據本發明之具體實施例而 調變。 Φ 1261303 接者，如弟5D圖所示，場氧化層2i2係 刻製程或一織刻製程而_ 了預定之厚度。在較 佳情況下，#刻製程後所獲得之場氧化層21 二為場氧化請之厚度_三分之 减化層212之厚度h2可根據本發明之具體實施例 而調變。結果，場氧化層212即位於低於含有凹槽忌 之主動區211a之上表面之處。
雖然上面說明曾經指出，場氧化層212係在凹槽 g已經形成社祕之後糾抛i，獨亦有可能在钮 刻場氧化層212之後形成凹槽g。
接著，如第5E圖所示，閘絕緣層213係形成於包 含凹槽g且曝露於外之主動區211a，由多晶销組成 之第一導電層214a係形成於閘絕緣層213上。結 果第¥電層214a之厚度L2，大於主動區2iia 之厚度L1，該主動區係藉由蝕刻該場氧化層而比第一 導電層214a更早形成。 之後，如第5F圖所示，第一導電層214a係經由 一化學機械研磨（CMP)製程而被平整化。在較佳情況 下，當該化學機械研磨製程結束後，形成於主動區2Ua 之上表面之第一導電層214a所具有之厚度l3大約為 1500埃。結果，仍在場氧化層Μ〗上之第一導電層 16 1261303 214a的厚度為L2-a。此外，第一導電層214a有厚度 L3尚在場氧化層212之上表面。由於第一導電層2Ua 被平整化，因此有可能在接下來之製程（例如：形成一 由低電阻材料所組成之第二導電層之製程）的過程 中，防止任何孔洞形成於受到沉積之各層，這些孔洞係 因為在由半導體基板211突出之主動區211a和場氧 化層212之間不同之步驟而產生。 接著，如第5G圖所示，第二導電層214b係經由 一化學氣相沉積(CVD)製程或一物理氣相沉積(pvD)製 ^而形成於受到平整化之第—導電層ma。該第二導 % s 214b係由低電阻材料（例如··鎢、氮化鶴、石夕 化鎢、或矽化鈦）所組成。 其後，如第5H圖所示，第一導電層214a和第二 W層214b之預定部分係依序受到侧，其中一低電 阻開極電極214可在跨越主動區211a上部之處形 成，並且與形成於通道區之凹槽g重疊。此時，該低 電阻開極電極214具有一包含由多砂所組成之第-導電層和由低電阻材料所組成之第二導電層2祕之堆 ®結構，並且被沉基於第_導電層接著，源極 區S和汲極區d係經由—齙早饮姑希u 田離子佈植製程而在該低電阻 U電極214之兩邊之主動區2Ua形成。 1261303 第6圖係一沿著第5H圖所示之X-X，和γ-γ，線 之剔面圖，其中圖號C1、C2、及C3代表通道區。 由第6圖可知’除了以低電阻閘極電極似來代 替多114之外’根據本發明之第二具體實施 例之電晶顏構’實際上和娜本發明之第—具體實施 例之電晶體結構一樣。 據此，如果沿_备沒極線χ_χ，將根據本發明 之第二實施例之電晶體斷面，該電晶體亦呈現一喪壁式 電晶體結構，如果沿著閘極線γ_γ，將該電晶體斷面， 該電晶體則呈一具有用於通道之三面（Cl、C2、及⑺） 之鰭式電晶體結構。因此，可將所述之嵌壁式電晶體和 鰭式電晶體整合為-根縣發明之第二具體實施例之 電晶體。 據此，如第5H圖所示之具有該電晶體結構之記憶 元件了呈現較佳之電源驅動力，能確保足夠之資料可 保存時間，並且能降低臨界電壓之逆偏壓。 此外，根據本發明之一具體實施例，由於低電阻 間極電極214，係經由在實施化學機械研磨（CMP)製程 乂將第一導電層2i4a平整化之後，將由低電阻材料所 、、’且成之第二導電層214b沉積於由多晶矽所組成之第 ‘電層214a而製成，因此該低電阻閘極電極214 18 1261303 不會形成任何孔洞。由於沒有孔洞，因此有可能防止該 閘極電極之電阻的增加。 如上所述，根據本發明’所述丧壁式電晶體和韓式 電晶體整合為-電晶體時，該電晶體結構可確保足夠 之資料可保存時間，促進電源驅動力，同時降低臨界電 壓之逆偏壓。此外，根據本發明之一具體實施例，由於 由低電阻材料(例如：鶴、氮化鶴、石夕化鎢、或石夕化鈦) • 所組成之第二導電層，係在將第-導電層平整化之後被 沉積於該第-導上，因此不會有任何制在該低電 阻閘極$極喊’以致有可能防止所賴極電極之電阻 突然增加。 雖穌發日驗佳具體實施触餅為制之用，那 些熟悉本技術的人將察覺到各種修改、增加及替換，而 沒有偏離揭示於下之申請專利範圍中的範圍和精神，均 • 有其可能性。 19 (§) 1261303 【圖式簡單說明】 第1圖係一習見之嵌壁式電晶體結構之剖面圖； 第2A圖係一習見具有一多閘極電極之鰭式電晶體 結構之斜視圖； 第2B圖係一沿著第2a圖所示之X-X’和Y-Y’線 之剖面圖； 第3A至3F圖係顯示一根據本發明之第一具體實 施例之具有多閘極電極之單元電晶體之製程步驟； 第4圖係一沿著第3F圖所示之Χ-Γ 和Y-Y’線 之剖面圓； 第5A至5H圖係顯示一根據本發明之第二具體實 施例之具有一低電阻閘極電極之单元電晶體之製程步 驟；及 第6圖係一沿著第5H圖所示之X-X’和Y-Y’線之剖 面圖。 【圖式中元件名稱與符號對照】 1 :半導體基板 S :源極區 D :汲極區 C :通道區 ( 20 1261303 11 :半導體基板 12 :場氧化層 13 :閘絕緣層 14 :晶矽 11a :主動區> C1〜C3 :通道區 111 :半導體基板 11 la :主動區 T ··溝槽 112 :氧化層 113 :閘絕緣層 114 :閘極電極 211 :半導體基板 211a ··主動區 212 :氧化層 213 :閘絕緣層 214a :第一導電層 214b :第二導電層 214 :低電阻閘極電極 g :凹槽 21

Claims (1)

1261303 十、申請專利範圍： 1· 一種記憶元件之電晶體構造，該電晶體構 造，包括·’ 一主動區，由一半導體基板之預定部分突出； 一凹槽，形成於設置在該主動區之一通道區； 一場氧化層，形成於該半導體基板之上，該場氧 化層係設置於包括該凹槽之主動區之上面； 驗一閘極電極，延跨該主動區之上部，並且與該凹 槽重疊； 一閘絕緣層，形成於該閘極電極和主動區之間； 及 源極區和汲極區，各形成於該閘極電極之一邊之 主動區中。 _ 2·如申請專利範圍第1項之記憶元件之電晶體 構4 ’其中该閘極電極又包含一多閘極電極，甚至一低 電阻閘極電極。 3·如申請專利範圍第2項之記憶元件之電晶體 構造，其中該低電阻閘極電極包含一由多晶矽所組成之 第一導電層和一由低電阻材料所組成之第二導電層，並 且沈積於該第一導電層上，該低電阻材料比多晶矽具有 22 1261303 更少之電阻。 4.如申請專利範圍第3項之記憶元件之電晶體 構造’其中該第二導電層係由包含鎢、氮化鎢、矽化鎢、 及石夕化鈦之群組中擇一組成。
5· —種半導體記憶元件之電晶體的製備方法， 該方法包括以下步驟： 第1步驟：形成一主動區，經由將一半導體基板 I虫刻而由该半導體基板之預定部分突出； 第2步驟：職—場氧化層，界定在該半導體基 板之主動區； 第3 乂驟·在^:置於主動區之—通道區形成一凹 槽；
弟4步驟··側該場氧化層，其中該場氧化層係 位於比包含該凹槽之主動區下面更低之處； ▲第5步驟：在該主動區之上形成—閘絕緣層，其 中5亥凹槽和主動區之上面係經過曝光；及 第6步驟：在該閘絕緣層和場氧化層之上形成— 閘極電極’其巾該酿電極延跨触祕之 與該凹槽重疊。 、’昱 23 .士申明專利圍第5項之半導體記憶元件 電晶體的製備方法，其巾° 、 "弟4步驟之蝕刻步驟可在第 3步驟之形成-_之步驟前實施。 7·如申請專利範圍第5 電晶體的製備方m⑽貝之體施轉之 厚产大θλ/ 〃 — 2步驟所形成場氧化層之 旱度大、、、勺為2000至6〇〇〇埃。 8·如申請專利範圍第5項之半導體辦开❹ 電晶體的製備方法，Α中 體4轉之 化#之第^ 〃 槽之深度為在形成一場氧 一: 竭巾所喊之場氧化層之厚度的三分之 ㈣二，物細第5項之半導體記憶元件之 屯曰曰脰的製備方法，其中該第4步 刻時，^ ^ 魏層受職 m二 統層之第2步驟中形成之 豕乳化層之厚度的三分之一。 + 1〇. *申請專利範圍第5項之半導體記憶元件之 越晶體的製備方法，其中該閘極電極包含—多閘極電極 24 1261303 或—低電阻閘極電極 之命^如㈣翻翻第]G狀铸體記憶元件 节曰日體的製備方法，其中 甲如果調極$極為低電阻 極電極，_成_極電極之第6步驟包括： 晶發 在包含該間絕緣層之場氧化層上形成—由多 所組成之第一導電層； Φ 將第一導電層平整化； 在經過平整化之第一導電層上形成一由—低電阻 料組成之第二導電層；及 姓刻 依序對第-導電層和第二導電層之預定部分進行 12. 如申請專職圍第11奴轉體記憶元件 之電晶體的製備方法，其中第二導電層係由鶴、氣化 鶴、石夕化鶴、及魏鈦之群組中擇-組成。 13. 如申請專利範圍f 12:貝之半導體記憶元件 =電晶體的製備方法，其中鮮二導電層係經由_化學 氣相沉積法或一物理氣相沉積法而形成。 干 25 1261303 14.如申請專利範圍第11項之半導體記憶元件 之電晶體的製備方法，其中第—導電層之厚度大於主動 區之厚度’触祕在所述第4步驟完成之後被曝露於 靖專利範圍第u ^ ^ 貝又牛冷體§己憶兀件 之電曰曰體的製備方法，其中第
is Ar Qnn 電層、·里過平整化時， 有大約3〇〇幻5〇〇埃厚度 主動區之上面。 導絲仍存在於該 16.如申請專利範圍第u ‘化學機 之_體的製備方法，其中第—導電層係經由一 械研磨製程而被平整化。
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