JP2006310718A - メモリ素子のトランジスタ構造及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明のトランジスタは、基板111の所定領域から突出した活性領域111aと、活性領域内のチャネル領域に形成された凹溝部gと、活性領域の周りの基板に形成された、前記凹溝部を含む活性領域の上面より低い位置にある表面を有するフィールド酸化膜112と、前記凹溝部、及び表面が露出した前記活性領域の上に形成されたゲート絶縁膜113と、前記凹溝部に重畳し、活性領域の上を横切って延伸するゲート電極114とを備え、ソース及びドレーンラインに沿ったX−X’断面はリセストランジスタ構造であり、ゲートラインに沿ったY−Y’断面は突起型トランジスタ構造である。
【選択図】 図4
Description
最近、半導体素子の集積度が増加するにつれて、トランジスタのチャネル長及びチャネル幅が非常に短くなっている。その結果、従来の2次元のトランジスタ構造では、高濃度ドーピングによって引起こされる接合漏洩電流の原因で、十分なデータ保持時間が確保できないだけでなく、高集積メモリ素子の電流駆動能力の確保の面においても限界に至っている。
上記の技術的課題を解決するために、本発明の1側面によれば、メモリ素子のトランジスタ構造を提供することができる。このトランジスタは、基板の所定の領域から突出した活性領域と、この活性領域内のチャネル領域に所定の深さの凹溝部とを備えている。この凹溝部を含む活性領域の上面より低い位置にある表面を有するように活性領域の周りにはフィールド酸化膜が形成され、その上には凹溝部に重畳し、活性領域の上を横切って延伸するゲート電極が形成されている。ゲート電極と活性領域との間にはゲート絶縁膜が介装されている。ゲート電極の両側の活性領域内にはソース及びドレーン領域が形成されている。
11a、111a、211a 活性領域
2、12、112、212 フィールド酸化膜
3、13、113、213 ゲート絶縁膜
4、14、114、214 ゲート電極
214a 第1導電膜
214b 第2導電膜
Claims (16)
- 半導体基板の所定の領域から突出した活性領域と、
前記活性領域内のチャネル領域に形成された凹溝部と、
前記半導体基板上に、前記凹溝部を含む前記活性領域の上面より低い位置にある表面を有するように形成されたフィールド酸化膜と、
前記凹溝部、及び表面が露出した前記活性領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜及び前記フィールド酸化膜の上に、前記凹溝部に重畳し、前記活性領域の上を横切って延伸するゲート電極と、
前記ゲート電極の両側の前記活性領域内に形成されたソース及びドレーン領域とを備えることを特徴とするメモリ素子のトランジスタ構造。 - 前記ゲート電極は、ポリゲート電極、又は低抵抗ゲート電極であることを特徴とする請求項1に記載のメモリ素子のトランジスタ構造。
- 前記低抵抗ゲート電極は、ポリシリコンからなる第1導電膜上に低抵抗材料からなる第2導電膜が更に形成された積層構造を有することを特徴とする請求項2に記載のメモリ素子のトランジスタ構造。
- 前記第2導電膜は、W、WN、WSix、及びTiSixからなるグループの中から選択されたいずれか1つの材料で形成されることを特徴とする請求項3に記載のメモリ素子のトランジスタ構造。
- 半導体基板をエッチングして、前記半導体基板の所定の領域から突出した活性領域を形成する第1ステップと、
前記半導体基板上に前記活性領域を画定するフィールド酸化膜を形成する第2ステップと、
前記活性領域内のチャネル領域に凹溝部を形成する第3ステップと、
前記凹溝部を含む前記活性領域の上面より低い位置にある表面を有するように前記フィールド酸化膜をエッチングする第4ステップと、
前記凹溝部、及び表面が露出した前記活性領域の上にゲート絶縁膜を形成する第5ステップと、
前記凹溝部に重畳し、前記活性領域の上を横切って延伸するように、前記ゲート絶縁膜及び前記フィールド酸化膜の上にゲート電極を形成する第6ステップとを含むことを特徴とするメモリ素子のトランジスタの製造方法。 - 前記第3ステップの後に前記第4ステップが実行される、又は、前記第4ステップの後に前記第3ステップが実行されることを特徴とする請求項5に記載のメモリ素子のトランジスタの製造方法。
- 前記第2ステップにおいて、前記フィールド酸化膜は、約2000〜6000Åの厚さで形成されることを特徴とする請求項5に記載のメモリ素子のトランジスタの製造方法。
- 前記凹溝部は、前記第2ステップで形成された前記フィールド酸化膜の厚さの約1/3の深さで形成されることを特徴とする請求項5に記載のメモリ素子のトランジスタの製造方法。
- 前記第4ステップにおいて、前記フィールド酸化膜は、前記第2ステップで形成された前記フィールド酸化膜の厚さの1/3に相当する膜が残存するようにエッチングされることを特徴とする請求項5に記載のメモリ素子のトランジスタの製造方法。
- 前記ゲート電極は、ポリゲート電極、又は低抵抗ゲート電極で形成されることを特徴とする請求項5に記載のメモリ素子のトランジスタの製造方法。
- 前記ゲート電極が低抵抗ゲート電極の場合、前記第6ステップは、前記ゲート絶縁膜及び前記フィールド酸化膜の上にポリシリコンの第1導電膜を形成するステップと、前記第1導電膜を平坦化するステップと、平坦化した前記第1導電膜上に低抵抗材料の第2導電膜を形成するステップと、前記第1導電膜及び前記第2導電膜の所定の部分を順次エッチングするステップとを含むことを特徴とする請求項10に記載のメモリ素子のトランジスタの製造方法。
- 前記第2導電膜は、W、WN、WSix、及びTiSixからなるグループの中から選択されたいずれか1つの材料で形成されることを特徴とする請求項11に記載のメモリ素子のトランジスタの製造方法。
- 前記第2導電膜は、CVD、または、PVD法により形成されることを特徴とする請求項12に記載のメモリ素子のトランジスタの製造方法。
- 前記第1導電膜は、前記第4ステップの完了後に露出した前記活性領域の上部の高さ以上の厚さで形成されることを特徴とする請求項に11記載のメモリ素子のトランジスタの製造方法。
- 前記第1導電膜は、前記活性領域の上に約300〜1500Åの厚さの前記第1導電膜が残存するように平坦化されることを特徴とする請求項11に記載のメモリ素子のトランジスタの製造方法。
- 前記第1導電膜は、CMPによって平坦化されることを特徴とする請求項11に記載のメモリ素子のトランジスタの製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008153530A (ja) * | 2006-12-19 | 2008-07-03 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2011514677A (ja) * | 2008-03-06 | 2011-05-06 | マイクロン テクノロジー, インク. | 空洞画定ゲートを有するデバイスおよびその製造方法 |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10361695B3 (de) * | 2003-12-30 | 2005-02-03 | Infineon Technologies Ag | Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs |
KR100608377B1 (ko) * | 2005-05-02 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 소자의 셀 트랜지스터 제조방법 |
KR100642384B1 (ko) * | 2005-09-15 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 트랜지스터 및 그 제조방법 |
KR100767399B1 (ko) * | 2006-07-03 | 2007-10-17 | 삼성전자주식회사 | 핀-펫을 포함하는 반도체 장치의 제조 방법 |
KR100882797B1 (ko) * | 2006-10-20 | 2009-02-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR100806610B1 (ko) * | 2007-03-13 | 2008-02-25 | 주식회사 하이닉스반도체 | 반도체 집적회로장치의 제조 방법 |
KR100871712B1 (ko) * | 2007-07-10 | 2008-12-08 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그의 제조 방법 |
DE102007045734B3 (de) * | 2007-09-25 | 2008-11-13 | Qimonda Ag | Verfahren zur Herstellung eines Integrierten Schaltkreises und damit hergestellter Integrierter Schaltkreis |
US8264021B2 (en) * | 2009-10-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Finfets and methods for forming the same |
KR20110069196A (ko) * | 2009-12-17 | 2011-06-23 | 삼성전자주식회사 | 도전막 구조물의 형성 방법 및 리세스 채널 트랜지스터의 제조 방법 |
JP5718585B2 (ja) * | 2010-05-19 | 2015-05-13 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及びその製造方法、並びにデータ処理システム |
US8759184B2 (en) * | 2012-01-09 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
US8609499B2 (en) * | 2012-01-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
US9653542B2 (en) * | 2013-10-23 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET having isolation structure and method of forming the same |
CN105097535B (zh) * | 2014-05-12 | 2018-03-13 | 中国科学院微电子研究所 | FinFet器件的制造方法 |
KR102564385B1 (ko) * | 2015-12-30 | 2023-08-08 | 에스케이하이닉스 주식회사 | 핀 트랜지스터, 핀 트랜지스터의 제조 방법 및 이를 포함하는 전자 장치 |
US10163900B2 (en) | 2017-02-08 | 2018-12-25 | Globalfoundries Inc. | Integration of vertical field-effect transistors and saddle fin-type field effect transistors |
CN107731833B (zh) * | 2017-08-31 | 2018-12-14 | 长江存储科技有限责任公司 | 一种阵列共源极填充结构及其制备方法 |
US10777465B2 (en) | 2018-01-11 | 2020-09-15 | Globalfoundries Inc. | Integration of vertical-transport transistors and planar transistors |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5925895A (en) | 1993-10-18 | 1999-07-20 | Northrop Grumman Corporation | Silicon carbide power MESFET with surface effect supressive layer |
WO2000079602A1 (de) * | 1999-06-22 | 2000-12-28 | Infineon Technologies Ag | Mehrkanal-mosfet und verfahren zu seiner herstellung |
JP2003298051A (ja) * | 2002-01-30 | 2003-10-17 | Soko Lee | ダブルゲートfet素子及びその製造方法 |
JP2004128508A (ja) * | 2002-10-01 | 2004-04-22 | Samsung Electronics Co Ltd | 多重チャンネルを有するモストランジスター及びその製造方法 |
JP2004281761A (ja) * | 2003-03-17 | 2004-10-07 | Seiko Epson Corp | 半導体装置およびその製造方法 |
WO2005038931A1 (ja) * | 2003-10-20 | 2005-04-28 | Nec Corporation | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5698902A (en) * | 1994-12-19 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having finely configured gate electrodes |
US6797994B1 (en) * | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
US6369422B1 (en) * | 2001-05-01 | 2002-04-09 | Atmel Corporation | Eeprom cell with asymmetric thin window |
KR100517126B1 (ko) * | 2003-04-21 | 2005-10-18 | 재단법인서울대학교산학협력재단 | 양자점 크기를 조절할 수 있는 단전자 트랜지스터와동일한 soi기판에 집적할 수 있는 단전자 트랜지스터및 이중게이트 mosfet과 그 각각의 제조방법 |
US7326619B2 (en) * | 2003-08-20 | 2008-02-05 | Samsung Electronics Co., Ltd. | Method of manufacturing integrated circuit device including recessed channel transistor |
US7112483B2 (en) * | 2003-08-29 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a device having multiple silicide types |
JP2005086024A (ja) | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
US6787404B1 (en) * | 2003-09-17 | 2004-09-07 | Chartered Semiconductor Manufacturing Ltd. | Method of forming double-gated silicon-on-insulator (SOI) transistors with reduced gate to source-drain overlap capacitance |
KR100621624B1 (ko) * | 2004-04-09 | 2006-09-13 | 삼성전자주식회사 | 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 |
-
2005
- 2005-04-29 KR KR1020050036056A patent/KR100691006B1/ko active IP Right Grant
- 2005-06-28 JP JP2005188007A patent/JP2006310718A/ja active Pending
- 2005-06-29 TW TW094121822A patent/TWI261303B/zh active
- 2005-07-05 DE DE102005031702A patent/DE102005031702B4/de active Active
- 2005-08-10 US US11/201,951 patent/US7332755B2/en active Active
- 2005-08-19 CN CNB2005100921318A patent/CN100456495C/zh active Active
-
2007
- 2007-12-21 US US11/962,100 patent/US7601583B2/en active Active
-
2012
- 2012-06-21 JP JP2012139562A patent/JP5097306B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5925895A (en) | 1993-10-18 | 1999-07-20 | Northrop Grumman Corporation | Silicon carbide power MESFET with surface effect supressive layer |
WO2000079602A1 (de) * | 1999-06-22 | 2000-12-28 | Infineon Technologies Ag | Mehrkanal-mosfet und verfahren zu seiner herstellung |
JP2003298051A (ja) * | 2002-01-30 | 2003-10-17 | Soko Lee | ダブルゲートfet素子及びその製造方法 |
JP2004128508A (ja) * | 2002-10-01 | 2004-04-22 | Samsung Electronics Co Ltd | 多重チャンネルを有するモストランジスター及びその製造方法 |
JP2004281761A (ja) * | 2003-03-17 | 2004-10-07 | Seiko Epson Corp | 半導体装置およびその製造方法 |
WO2005038931A1 (ja) * | 2003-10-20 | 2005-04-28 | Nec Corporation | 半導体装置及び半導体装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008153530A (ja) * | 2006-12-19 | 2008-07-03 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US7705401B2 (en) | 2006-12-19 | 2010-04-27 | Elpida Memory, Inc. | Semiconductor device including a fin-channel recess-gate MISFET |
JP4600837B2 (ja) * | 2006-12-19 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
JP2011514677A (ja) * | 2008-03-06 | 2011-05-06 | マイクロン テクノロジー, インク. | 空洞画定ゲートを有するデバイスおよびその製造方法 |
Also Published As
Publication number | Publication date |
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