CN100456495C - 存储器的晶体管结构及其制造方法 - Google Patents

存储器的晶体管结构及其制造方法 Download PDF

Info

Publication number
CN100456495C
CN100456495C CNB2005100921318A CN200510092131A CN100456495C CN 100456495 C CN100456495 C CN 100456495C CN B2005100921318 A CNB2005100921318 A CN B2005100921318A CN 200510092131 A CN200510092131 A CN 200510092131A CN 100456495 C CN100456495 C CN 100456495C
Authority
CN
China
Prior art keywords
active area
gate electrode
field oxide
conductive layer
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005100921318A
Other languages
English (en)
Other versions
CN1855539A (zh
Inventor
张世亿
金龙洙
吴在根
卢载盛
孙贤哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1855539A publication Critical patent/CN1855539A/zh
Application granted granted Critical
Publication of CN100456495C publication Critical patent/CN100456495C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及存储器的晶体管结构及其制造方法。一种存储器，包括从半导体衬底突出的有源区。凹槽形成于有源区中。场氧化物层形成于该半导体衬底上。栅极电极114跨过该有源区延伸并与该凹槽重叠。栅极绝缘层置于栅极电极和有源区之间。源极和漏极区形成于该有源区中。如果沿着源极-漏极线截取上述晶体管结构，则其定义凹式晶体管结构，如果沿着栅极线截取该晶体管结构，则其定义鳍式晶体管结构。此晶体管结构能够确保足够的数据保持时间并且改善电流驱动能力，同时降低阈值电压的反偏压依赖性。

Description

存储器的晶体管结构及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。更特别地，本发明涉及一种具有凹式晶体管(recessed transistor)和鳍式晶体管(Fin transistor)优点的存储器的晶体管结构及其制造方法。
背景技术
近来，由于半导体器件已高度集成，半导体器件的沟道长度和沟道宽度已经有显著的缩减。由于高密度掺杂所造成的结泄漏电流(junction leakagecurrent)，常规的二维晶体管结构难以保证足够的数据保持时间。此外，常规的二维晶体管结构在高度集成的存储器的电流驱动能力上呈现种种限制。
图1示出一常规的凹式晶体管结构，该结构被建议来确保高度集成存储器具足够的数据保持时间。在图1中，附图标记1至4分别代表半导体衬底、场氧化物层、栅极绝缘层、及栅极电极。此外，附图标记S和D分别代表源极区和漏极区，附图标记C代表沟道区。
根据图1所示的常规的凹式晶体管结构，其中一具有预定深度的凹槽形成于半导体衬底1中，使得该源极/漏极区与沟道区以最大之间隔隔开。
如果所述凹式晶体管用来作为存储器(例如DRAM)的晶体管，相较于使用二维晶体管作为晶体管的存储器的结泄漏电流，该存储器的结泄漏电流有显著的减少。因此，该凹式晶体管能确保足够的数据保持时间，为常规的数据保持时间的两倍。
然而，常规的凹式晶体管结构出现以下问题：其造成较高的阈值电压的反偏压依赖性(back bias dependency)和差的电流驱动能力。
图2A和2B示出用以改善高度集成的存储器的电流驱动能力的常规的鳍式晶体管结构，其中2A图是常规的鳍式晶体管结构的透视图，图2B是沿着图2A所示的线X-X’和Y-Y’的剖面图。在图2A和2B图中，附图标记11至14分别代表半导体衬底、场氧化物层、栅极绝缘层、及由多晶硅构成的栅极电极。此外，附图标记S和D各代表源极区和漏极区，附图标记C1至C3代表沟道区。
根据图2A和图2B所示的常规鳍式晶体管结构，半导体衬底11的沟道区(也就是，有源区11a)垂直地突出，而栅极绝缘层13和栅极电极14依序形成于有源区11a上。因此，栅极电极14围绕的衬底11的三面(图2B的C1、C2及C3)可以作为鳍式晶体管的沟道。
如果鳍式晶体管用作存储器(例如DRAM)的晶体管，流经该鳍式晶体管的电流量会增加，因为该鳍式晶体管的三面可作为沟道，以致该存储器的电流驱动能力可以有显著的改善。特别是，因为该鳍式晶体管在降低阈值电压的反偏压依赖性的同时，具有较佳的开关(ON-OFF)特性，因此该鳍式晶体管可提供在低电压具有较佳元件特性的高速存储器。
然而，常规的鳍式晶体管结构由于其具有的结构问题而无法确保足够的数据保持时间，故存在严重问题。换言之，由于有三个沟道形成于窄区中，因此可预测到该结泄漏电流的源显著增大。
再者，如果将该栅极电极用于高度集成的存储器所需的低电阻栅极电极结构中，此处该低电阻栅极电极结构进一步包括由WSix或W构成且沉积于多晶硅导电层上的低电阻导电层，则不但难以确保足够的数据保持时间，而且由于在制造该低电阻栅极电极结构时所产生的缺陷(例如，孔洞)，使得该栅极电极的电阻突然增加，由此造成其他额外的问题。
上述缺点会在将由WSix或W所构成的低电阻导电层沉积于多晶硅导电层上时发生，因为在从半导体衬底11垂直地突出的有源区11a与场氧化物层12之间存在台阶差(step difference)。
发明内容
因此，本发明涉及提供一种存储器的晶体管结构，通过将凹式晶体管和鳍式晶体管结合为一个晶体管，使得该晶体管结构不仅可确保有足够的数据保持时间，并且在降低阈值电压的反偏压依赖性的同时可改善电流驱动能力，从而兼具凹式晶体管和鳍式晶体管的优点。
本发明的一实施例旨在提供一种有效制造具有上述结构的晶体管的方法。
本发明的另一实施例旨在提供一种制造存储器的晶体管的方法，能通过限制制造低电阻栅极电极时产生的孔洞而防止栅极电极的电阻增加。
根据本发明的一个方面，提供一种存储器的晶体管结构，该晶体管结构包括：有源区，其从半导体衬底的预定部分突出；凹槽，形成于设置于该有源区之的沟道区之；形成于该半导体衬底上的场氧化物层，使得其定位为低于包括凹槽的有源区的上表面；栅极电极，跨过该有源区的上面部分延伸，同时与所述凹槽重叠；栅极绝缘层，介于栅极电极和有源区之间；及源极和漏极区，形成于栅极电极两侧的有源区中，其中如果沿着源极-漏极线截取则该晶体管结构呈凹式晶体管结构，如果沿着栅极线截取则该晶体管结构呈鳍式晶体管结构。
根据本发明的优选实施例，所述栅极电极包括多晶硅栅极电极或低电阻栅极电极。该低电阻栅极电极包括由多晶硅构成的第一导电层，和由低电阻材料构成并沉积于第一导电层上的第二导电层。所述第二导电层由从包括W、WN、WSix、及TiSix的组中选择的一种构成。
根据本发明的一个方面，提供一种制造存储器的晶体管结构的方法，该方法包括步骤：经由将半导体衬底蚀刻，形成由该半导体衬底的预定部分突出的有源区；于该半导体衬底中形成界定有源区的场氧化物层；在设于有源区中的沟道中形成凹槽；蚀刻所述场氧化物层，使得该场氧化物层定位为低于包括凹槽的有源区的上表面；在其中该凹槽和有源区的上表面暴露于外的有源区上形成栅极绝缘层；及在该栅极绝缘层和场氧化物层上形成栅极电极，使得该栅极电极跨过该有源区的上面部分延伸，并且与该凹槽重叠。结果，可以将凹式晶体管结构和鳍式晶体管结构结合在存储器的一个晶体管结构中。
根据本发明的优选实施例，形成该场氧化物层的工艺步骤与形成该凹槽的步骤是可互换的。该场氧化物层的厚度为大约2000至6000
Figure C20051009213100061
形成于有源区中的凹槽的深度为前述氧化物层的最初厚度的三分之一，而该场氧化物层被蚀刻使得其厚度为该场氧化物层的最初厚度的三分之一。
所述栅极电极包括多晶硅栅极电极或低电阻栅极电极，该低电阻栅极电极包括由多晶硅构成的第一导电层和由低电阻材料，诸如W、WN、WSix、及TiSix构成并且被沉积于第一导电层上的第二导电层。
多晶硅栅极电极通过在该栅极绝缘层上形成导电层以及对该导电层的预定部分进行蚀刻而制造。
相比之下，低电阻栅极电极通过以下步骤制造：在栅极绝缘层形成由多晶硅构成的第一导电层；经由化学机械抛光(CMP)工艺而将该第一导电层平整化；在被平整化了的第一导电层上形成由低电阻材料构成的第二导电层；及依序将第一和第二导电层的预定部分进行蚀刻。此时，第一导电层具有的厚度大于有源区的厚度，该有源区在该场氧化物层蚀刻之后暴露于外。此外，第一导电层被平整化时，使得具有大约300至1500
Figure C20051009213100071
的厚度的第一导电层留于有源区的上表面上。
根据本发明的一实施例，如果该存储器包括具有上述结构的晶体管，该存储器提供凹式晶体管和鳍式晶体管的优点。此外，由于该低电阻栅极电极是通过在将第一导电层平整化之后，将由低电阻材料构成的第二导电层沉积于由多晶硅构成的第一导电层上而制造，因此孔洞不会形成于栅极电极中。
附图说明
从下面结合附图的详细描述，本发明的上述和其它特征及优点将更显而易见，附图中：
图1是常规的凹式晶体管结构的剖面图；
图2A是具有多晶硅栅极电极的常规鳍式晶体管结构的透视图；
图2B是沿着图2A所示的线X-X’和Y-Y’的剖面图；
图3A至3F示出用于制造根据本发明第一实施例的具有多晶硅栅极电极的单元晶体管的工艺步骤；
图4是沿着图3F所示的线X-X’和Y-Y’的剖面图；
第5A至5H图示出用于制造根据本发明第二实施例的具有低电阻栅极电极的单元晶体管的工艺步骤；及
图6是沿着图5H所示的线X-X’和Y-Y’的剖面图。
具体实施方式
下面将参照附图说明本发明。
第3A至3F图示出用于制造根据本发明第一实施例的具有多晶硅栅极电极(poly gate electrode)的单元晶体管的工艺。下面将参照图3A至3F详细说明制造该单元晶体管的方法。
如图3A所示，沟槽t经由蚀刻半导体衬底111的预定部分而形成在半导体衬底111中。结果，有源区111a由半导体衬底111的预定部分突出。
接着，如图3B所示，场氧化物层112形成于沟槽t中。此时，该场氧化物层112形成的厚度h1为大约2000至6000
Figure C20051009213100081
其后，如图3C所示，具有预定深度的凹槽(recess)g形成于有源区111a的沟道区中。优选地，该凹槽g的深度d为场氧化物层112的厚度h1的三分之一。例如，如果场氧化物层112的厚度h1为3000
Figure C20051009213100082
则凹槽g的深度d为1000
Figure C20051009213100083
然而，凹槽g的深度d是可变的并可根据本发明的具体实施例而调整。
接着，如图3D所示，场氧化物层112经由湿蚀刻工艺或干蚀刻工艺而蚀刻预定的厚度。优选地，蚀刻工艺后获得的场氧化物层112的厚度h2为场氧化物层112的厚度h1的三分之一。例如，如果场氧化物层112的厚度h1为3000
Figure C20051009213100084
则场氧化物层112的厚度h2为1000
Figure C20051009213100085
然而，场氧化物层112的厚度h2可根据本发明的具体实施例而进行各种调整。结果，场氧化物层112定位为低于包含凹槽g的有源区111a的上表面。
虽然上面说明曾指出，场氧化物层112是在凹槽g已形成于有源区之后受到蚀刻，但可以改变工艺步骤。
接着，如图3E所示，栅极绝缘层113形成于包括凹槽g的有源区111a。
其后，如图3F所示，由多晶硅所构成的导电层形成于栅极绝缘层113和场氧化物层112上。接着，该导电层的预定部分被蚀刻，使得多晶硅栅极电极114可跨越有源区111a的上面部分形成，同时与形成于沟道区中的凹槽g重叠。接着，源极区S和漏极区D经由离子注入工艺形成于多晶硅栅极电极114两侧的有源区111a中。
图4是沿着图3F所示的线X-X’和Y-Y’的剖面图，其中附图标记C1、C2及C3代表沟道区。
由图4可知，根据本发明第一实施例的晶体管具有下列结构。即，该晶体管包括从半导体衬底111的预定部分突出的有源区111a，并且具有预定深度的凹槽g形成在有源区111a的沟道区中。此外，场氧化物层112形成于有源区111a的周围部分的半导体衬底111上，使得该场氧化物层112定位为低于具有凹槽g的有源区111a的上表面，并且栅极电极114跨越有源区111a的上面部分形成，同时与形成于沟道区中的凹槽g重叠。此外，栅极绝缘层113置于栅极电极114和有源区111a之间。源极区S和漏极区D形成于栅极电极114两侧的有源区111a。
因此，如果晶体管沿着源极-漏极线X-X’截取，则该晶体管即呈凹式晶体管结构；如果晶体管沿着栅极线Y-Y’截取，则该晶体管即呈具有用于沟道的三面(C1、C2、C3)的鳍式晶体管结构。因此，凹式晶体管和鳍式晶体管可以被结合为一个晶体管。
此晶体管结构可兼具凹式晶体管和鳍式晶体管的优点，使得其能确保足够的数据保持时间，并改善电流驱动能力，同时降低阈值电压的反偏压依赖性。
图5A至5H示出用于制造根据本发明第二实施例的具有低电阻栅极电极的单元晶体管的工艺步骤。下面将参照图5A至5H详细说明该单元晶体管的制造方法。
如图5A所示，沟槽t经由蚀刻半导体衬底211的预定部分而形成于半导体衬底211中。结果，有源区211a从半导体衬底211突出。
接着，如图5B所示，场氧化物层212形成于沟槽t中。接着，该场氧化物层212形成的厚度h1为大约2000至6000
Figure C20051009213100091
其后，如图5C所示，具有预定深度的凹槽g形成于有源区211a的沟道区中。优选地，凹槽g的深度d为场氧化物层212的厚度h1的三分之一。然而，该凹槽g的深度d可根据本发明的具体实施例而进行各种调整。
接着，如图5D所示，场氧化物层212经由湿蚀刻工艺或干蚀刻工艺而蚀刻预定的厚度。优选地，蚀刻工艺后所获得的场氧化物层212的厚度h2为场氧化物层212的厚度h1的三分之一。然而，该场氧化物层212的厚度h2是可变的并可根据本发明的具体实施例而调整。结果，场氧化物层212定位为低于包括凹槽g的有源区211a的上表面。
虽然上面说明曾经指出，场氧化物层212是在凹槽g已经形成于有源区中之后蚀刻，不过亦可以在蚀刻场氧化物层212之后形成凹槽g。
接着，如图5E所示，栅极绝缘层213形成于包括凹槽g的暴露于外的有源区211a，并且由多晶硅所构成的第一导电层214a形成于栅极绝缘层213上。结果，第一导电层214a的厚度L2大于有源区211a的厚度L1，该有源区是藉由蚀刻该场氧化物层而在第一导电层214a之前形成。
之后，如图5F所示，第一导电层214a是经由CMP(化学机械抛光)工艺而被平整化。优选地，当该CMP工艺结束后，形成于有源区211a的上表面上的第一导电层214a所具有的厚度L3为大约1500
Figure C20051009213100092
结果，留在场氧化物层212上的第一导电层214a的厚度为(L2-a)。此外，具有厚度L3的第一导电层214a留在场氧化物层212的上表面上。由于第一导电层214a被平整化，因此可以防止在接下来的工艺(例如：形成由低电阻材料所组成的第二导电层的工艺)中，由于从半导体衬底211突出的有源区211a与场氧化物层212之间的台阶差(step difference)而引起在所沉积的层中形成孔洞(void)。
接着，如图5G所示，第二导电层214b经由化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺而形成于平整化了的第一导电层214a上。该第二导电层214b由低阻材料，例如W、WN、WSix或TiSix构成。
其后，如图5H所示，第一导电层214a和第二导电层214b的预定部分依序蚀刻，使得低电阻栅极电极214跨越有源区211a上面部分形成，同时与形成于沟道区中的凹槽g重叠。此时，该低电阻栅极电极214具有堆叠结构，包括由多晶硅构成的第一导电层214a和由低电阻材料构成并沉积于第一导电层214a上的第二导电层214b。接着，源极区S和漏极区D经由离子注入工艺而在该低电阻栅极电极214两侧的有源区211a中形成。
图6是沿着图5H所示的线X-X’和Y-Y’截取的剖面图，其中附图标记C1、C2、及C3代表沟道区。
由图6可知，除了以低电阻栅极电极214来取代多晶硅栅极电极114以外，根据本发明第二实施例的晶体管结构实际上与根据本发明的第一实施例的晶体管结构相同。
据此，如果沿着源极-漏极线X-X’截取根据本发明第二实施例的晶体管，则该晶体管亦呈现凹式晶体管结构，如果沿着栅极线Y-Y’截取该晶体管，该晶体管则呈具有用于沟道的三面(C1、C2、及C3)的鳍式晶体管结构。因此，可将凹式晶体管和鳍式晶体管结合为根据本发明第二具体实施例的一个晶体管。
因此，具有如图5H所示的晶体管结构的存储器可呈现较佳的电流驱动能力并确保足够的数据保持时间，同时降低阈值电压的反偏压依赖性。
此外，根据本发明的一实施例，由于低电阻栅极电极214通过经CMP工艺将第一导电层214a平整化之后，将由低电阻材料构成的第二导电层214b沉积于由多晶硅构成的第一导电层214a上而构成，因此该低电阻栅极电极214中不会形成孔洞。结果，可以防止该栅极电极的电阻由于孔洞而增加。
如上所述，根据本发明，凹式晶体管和鳍式晶体管结合为一个晶体管，使得该晶体管结构可确保足够的数据保持时间并改善电流驱动能力，同时降低阈值电压的反偏压依赖性。此外，根据本发明的一实施例，由于由诸如W、WN、WSix或TiSix的低电阻材料构成的第二导电层是在将第一导电层平整化之后沉积于该第一导电层上，因此孔洞不会在该低电阻栅极电极中形成，从而能防止所述栅极电极的电阻突然增加。
虽然本发明优选实施例主要作为说明目的而进行了描述，然而本领域的技术人员会理解在不偏离本发明的权利要求所限定的精神和范围的情况下，可以在其中做出各种修改、增加和替换。

Claims (17)

1.一种包括晶体管的存储器，所述晶体管结构包括：
有源区，从半导体衬底的预定部分突出；
凹槽，形成于设置在所述有源区中的沟道区中；
场氧化物层，形成于所述半导体衬底之上，所述场氧化物层定位为低于所述凹槽处的所述有源区的上表面；
栅极电极，跨过所述有源区的上面部分延伸并且与所述凹槽重叠；
栅极绝缘层，置于所述栅极电极和所述有源区之间；及
源极和漏极区，每个形成于所述栅极电极一侧处的所述有源区中。
2.如权利要求1的存储器，其中所述栅极电极包括多晶硅栅极电极。
3.如权利要求1的存储器，其中所述栅极电极包括低电阻栅极电极。
4.如权利要求3的存储器，其中所述低电阻栅极电极包括由多晶硅构成的第一导电层和由低电阻材料构成并且沉积于所述第一导电层上的第二导电层，所述低电阻材料比多晶硅具有更小的电阻。
5.如权利要求4的晶体管结构，其中所述第二导电层由从包括W、WN、WSix和TiSix的组中选择的一种构成。
6.一种用于制造半导体存储器的方法，所述方法包括：
通过蚀刻半导体衬底而形成从所述半导体衬底的预定部分突出的有源区；
形成在所述半导体衬底中限定所述有源区的场氧化物层；
在设置于所述有源区中的沟道区中形成凹槽；
蚀刻所述场氧化物层，使得所述场氧化物层定位为比所述凹槽处的所述有源区的上表面低；
在其中的所述凹槽和所述有源区的上表面被暴露的所述有源区之上形成栅极绝缘层；及
在所述栅极绝缘层和所述场氧化物层之上形成栅极电极，使得所述栅极电极跨过所述有源区的上面部分延伸并且与所述凹槽重叠。
7.如权利要求6的方法，其中所述蚀刻步骤在所述形成凹槽的步骤之前进行。
8.如权利要求6的方法，其中所述场氧化物层的厚度为2000至
9.如权利要求6的方法，其中所述凹槽的深度为在所述形成场氧化物层的步骤中形成的所述场氧化物层的厚度的三分之一。
10.如权利要求6的方法，其中蚀刻所述场氧化物层，使得所述场氧化物层的厚度为在所述形成场氧化物层的步骤中形成的所述场氧化物层的厚度的三分之一。
11.如权利要求6的方法，其中所述栅极电极包括多晶硅栅极电极或低电阻栅极电极。
12.如权利要求11的方法，其中如果所述栅极电极为所述低电阻栅极电极，则所述形成栅极电极的步骤包括：
在所述栅极绝缘层和所述场氧化物层之上形成由多晶硅构成的第一导电层；
将所述第一导电层平整化；
在所述平整化了的第一导电层之上形成由低电阻材料构成的第二导电层；及
依序蚀刻所述第一和第二导电层的预定部分，
其中所述第二导电层比所述第一导电层更导电。
13.如权利要求12的方法，其中所述第二导电层由从包括W、WN、WSix、及TiSix的组中选择的一种构成。
14.如权利要求13的方法，其中所述第二导电层利用化学气相沉积法或物理气相沉积法形成。
15.如权利要求12的方法，其中所述第一导电层的厚度大于执行所述蚀刻所述场氧化物层之后暴露于外部的所述有源区的厚度。
16.如权利要求12的方法，其中所述第一导电层被平整化，使得具有300至1500
Figure C2005100921310003C1
厚度的第一导电层覆盖所述有源区的所述上表面。
17.如权利要求12的方法，其中所述第一导电层经由化学机械抛光工艺而被平整化。
CNB2005100921318A 2005-04-29 2005-08-19 存储器的晶体管结构及其制造方法 Active CN100456495C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR36056/05 2005-04-29
KR1020050036056A KR100691006B1 (ko) 2005-04-29 2005-04-29 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN1855539A CN1855539A (zh) 2006-11-01
CN100456495C true CN100456495C (zh) 2009-01-28

Family

ID=37085166

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100921318A Active CN100456495C (zh) 2005-04-29 2005-08-19 存储器的晶体管结构及其制造方法

Country Status (6)

Country Link
US (2) US7332755B2 (zh)
JP (2) JP2006310718A (zh)
KR (1) KR100691006B1 (zh)
CN (1) CN100456495C (zh)
DE (1) DE102005031702B4 (zh)
TW (1) TWI261303B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
KR100642384B1 (ko) 2005-09-15 2006-11-03 주식회사 하이닉스반도체 반도체 메모리소자의 트랜지스터 및 그 제조방법
KR100767399B1 (ko) * 2006-07-03 2007-10-17 삼성전자주식회사 핀-펫을 포함하는 반도체 장치의 제조 방법
KR100882797B1 (ko) * 2006-10-20 2009-02-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP4600837B2 (ja) * 2006-12-19 2010-12-22 エルピーダメモリ株式会社 半導体装置の製造方法
KR100806610B1 (ko) * 2007-03-13 2008-02-25 주식회사 하이닉스반도체 반도체 집적회로장치의 제조 방법
KR100871712B1 (ko) * 2007-07-10 2008-12-08 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조 방법
DE102007045734B3 (de) * 2007-09-25 2008-11-13 Qimonda Ag Verfahren zur Herstellung eines Integrierten Schaltkreises und damit hergestellter Integrierter Schaltkreis
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
KR20110069196A (ko) * 2009-12-17 2011-06-23 삼성전자주식회사 도전막 구조물의 형성 방법 및 리세스 채널 트랜지스터의 제조 방법
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
US8609499B2 (en) * 2012-01-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9653542B2 (en) * 2013-10-23 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having isolation structure and method of forming the same
CN105097535B (zh) * 2014-05-12 2018-03-13 中国科学院微电子研究所 FinFet器件的制造方法
KR102564385B1 (ko) * 2015-12-30 2023-08-08 에스케이하이닉스 주식회사 핀 트랜지스터, 핀 트랜지스터의 제조 방법 및 이를 포함하는 전자 장치
US10163900B2 (en) 2017-02-08 2018-12-25 Globalfoundries Inc. Integration of vertical field-effect transistors and saddle fin-type field effect transistors
CN107731833B (zh) * 2017-08-31 2018-12-14 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
US10777465B2 (en) 2018-01-11 2020-09-15 Globalfoundries Inc. Integration of vertical-transport transistors and planar transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5698902A (en) * 1994-12-19 1997-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device having finely configured gate electrodes
US6620662B2 (en) * 2000-02-14 2003-09-16 Raytheon Company Double recessed transistor
CN1505841A (zh) * 2001-05-01 2004-06-16 ÷˹���ɷݹ�˾ 具有不对称薄窗的eeprom单元
US20050042833A1 (en) * 2003-08-20 2005-02-24 Jong-Chul Park Method of manufacturing integrated circuit device including recessed channel transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5925895A (en) 1993-10-18 1999-07-20 Northrop Grumman Corporation Silicon carbide power MESFET with surface effect supressive layer
DE19928564A1 (de) * 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100458288B1 (ko) * 2002-01-30 2004-11-26 한국과학기술원 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
JP2004281761A (ja) 2003-03-17 2004-10-07 Seiko Epson Corp 半導体装置およびその製造方法
KR100517126B1 (ko) * 2003-04-21 2005-10-18 재단법인서울대학교산학협력재단 양자점 크기를 조절할 수 있는 단전자 트랜지스터와동일한 ｓｏｉ기판에 집적할 수 있는 단전자 트랜지스터및 이중게이트 ｍｏｓｆｅｔ과 그 각각의 제조방법
US7112483B2 (en) * 2003-08-29 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a device having multiple silicide types
JP2005086024A (ja) 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
US6787404B1 (en) * 2003-09-17 2004-09-07 Chartered Semiconductor Manufacturing Ltd. Method of forming double-gated silicon-on-insulator (SOI) transistors with reduced gate to source-drain overlap capacitance
WO2005038931A1 (ja) * 2003-10-20 2005-04-28 Nec Corporation 半導体装置及び半導体装置の製造方法
KR100621624B1 (ko) * 2004-04-09 2006-09-13 삼성전자주식회사 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5698902A (en) * 1994-12-19 1997-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device having finely configured gate electrodes
US5946563A (en) * 1994-12-19 1999-08-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US6620662B2 (en) * 2000-02-14 2003-09-16 Raytheon Company Double recessed transistor
CN1505841A (zh) * 2001-05-01 2004-06-16 ÷˹���ɷݹ�˾ 具有不对称薄窗的eeprom单元
US20050042833A1 (en) * 2003-08-20 2005-02-24 Jong-Chul Park Method of manufacturing integrated circuit device including recessed channel transistor

Also Published As

Publication number Publication date
US20060244055A1 (en) 2006-11-02
JP2012209572A (ja) 2012-10-25
US7601583B2 (en) 2009-10-13
KR20060113152A (ko) 2006-11-02
TW200638470A (en) 2006-11-01
DE102005031702B4 (de) 2012-06-21
CN1855539A (zh) 2006-11-01
US20080096355A1 (en) 2008-04-24
JP2006310718A (ja) 2006-11-09
JP5097306B2 (ja) 2012-12-12
DE102005031702A1 (de) 2006-11-02
KR100691006B1 (ko) 2007-03-09
TWI261303B (en) 2006-09-01
US7332755B2 (en) 2008-02-19

Similar Documents

Publication Publication Date Title
CN100456495C (zh) 存储器的晶体管结构及其制造方法
US8394699B2 (en) Memory arrays and methods of fabricating memory arrays
CN100416801C (zh) 在存储器件中制造三沟道晶体管的方法
US7977738B2 (en) Semiconductor memory device and manufacturing method thereof
US7759198B2 (en) Method of forming semiconductor devices having a vertical channel transistor
JP4773169B2 (ja) 半導体装置の製造方法
US8759844B2 (en) Semiconductor device having elevated source and drain
TWI693698B (zh) 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法
CN1983638A (zh) 晶体管、存储单元、存储单元阵列及其形成方法
JP2013058676A (ja) 半導体装置及びその製造方法、並びにデータ処理システム
CN101771047A (zh) 具有鞍鳍晶体管的半导体器件及其制造方法
US20070284639A1 (en) Transistor and Method for Manufacturing the Same
US20080157168A1 (en) Semiconductor memory device and method of manufacturing the same
US20120012922A1 (en) Semiconductor device and method for manufacturing the same
US8614481B2 (en) Semiconductor device and method for fabricating the same
US6498077B2 (en) Semiconductor device and method of manufacturing same
US7238573B2 (en) Method for fabricating a trench transistor of semiconductor device
CN114446965A (zh) 具有垂直沟道晶体管的存储器及其制造方法
US10109634B2 (en) Semiconductor device having air gap and method for manufacturing the same, memory cell having the same and electronic device having the same
US20100237406A1 (en) Semiconductor memory device and manufacturing method thereof
US20150236022A1 (en) Semiconductor device and manufacturing method thereof
US8658491B2 (en) Manufacturing method of transistor structure having a recessed channel
US6875666B2 (en) Methods of manufacturing transistors and transistors having an anti-punchthrough region
US20140021537A1 (en) Semiconductor device and method for manufacturing the same
JP2012079931A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant