DE102017101511A1 - Verfahren zur Herstellung eines Matrixsubstrats, Matrixsubstrat, Anzeigefeld und Anzeigevorrichtung - Google Patents

Verfahren zur Herstellung eines Matrixsubstrats, Matrixsubstrat, Anzeigefeld und Anzeigevorrichtung Download PDF

Info

Publication number
DE102017101511A1
DE102017101511A1 DE102017101511.6A DE102017101511A DE102017101511A1 DE 102017101511 A1 DE102017101511 A1 DE 102017101511A1 DE 102017101511 A DE102017101511 A DE 102017101511A DE 102017101511 A1 DE102017101511 A1 DE 102017101511A1
Authority
DE
Germany
Prior art keywords
layer
electrode layer
gate electrode
substrate
perforation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102017101511.6A
Other languages
English (en)
Other versions
DE102017101511B4 (de
DE102017101511B8 (de
Inventor
Chanzhi Xu
Zhengfang Xie
Xiongping Li
Xiaoyang Tong
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianma Microelectronics Co Ltd
Shanghai Tianma Microelectronics Co Ltd
Original Assignee
Tianma Microelectronics Co Ltd
Shanghai Tianma Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianma Microelectronics Co Ltd, Shanghai Tianma Microelectronics Co Ltd filed Critical Tianma Microelectronics Co Ltd
Publication of DE102017101511A1 publication Critical patent/DE102017101511A1/de
Publication of DE102017101511B4 publication Critical patent/DE102017101511B4/de
Application granted granted Critical
Publication of DE102017101511B8 publication Critical patent/DE102017101511B8/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/467—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/122—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode having a particular pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

Ein Verfahren zur Herstellung eines Matrixsubstrats, ein Matrixsubstrat, ein Anzeigefeld und eine Anzeigevorrichtung werden bereitgestellt, wobei das Verfahren folgendes umfasst: Ausbilden einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht auf einer Seite eines Substrats, wobei die Gateelektrodenschicht dieselbe Struktur aufweist wie die Halbleiterschicht; Ausbilden einer Ätzstoppschicht auf der Halbleiterschicht; Herstellen einer ersten, zweiten und dritten Durchlochung durch Strukturieren der Ätzstoppschicht; Ausbilden einer Sourceelektrodenschicht und einer Drainelektrodenschicht auf der Ätzstoppschicht, wobei die Sourceelektrodenschicht mittels der ersten Durchlochung mit der Halbleiterschicht elektrisch verbunden ist und die Drainelektrodenschicht mittels der zweiten Durchlochung mit der Halbleiterschicht elektrisch verbunden ist; Ausbilden einer Aktivschicht mittels Ätzens der Halbleiterschicht an der Stelle, die der dritten Durchlochung entspricht.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft das Gebiet der Flüssigkristallanzeigetechnologien, insbesondere ein Verfahren zur Herstellung eines Matrixsubstrats, ein Matrixsubstrat, ein Anzeigefeld und eine Anzeigevorrichtung.
  • HINTERGRUND
  • Mit der Entwicklung der Anzeigetechnologien hat sich die Anzeigewirkung von Flüssigkristallanzeigeprodukten zunehmend verbessert, so dass diese Produkte immer stärker zum Einsatz kommen.
  • Beim herkömmlichen Verfahren zur Herstellung eines Matrixsubstrats des Flüssigkristallanzeigeproduktes sind viele Arbeitsschritte erforderlich; für jede der Schichten muss eine Maske hergestellt werden, und die Schichten müssen ausgebildet, exponiert und geätzt werden, so dass ein komplexer Prozess erforderlich ist, der hohe Kosten verursacht.
  • ZUSAMMENFASSUNG
  • Die Offenbarung stellt ein Verfahren zur Herstellung eines Matrixsubstrats, ein Matrixsubstrat, ein Anzeigefeld und eine Anzeigevorrichtung bereit, wodurch die Herstellungskosten gesenkt und die Komplexität des Verfahrens zur Herstellung eines Matrixsubstrats verringert werden.
  • In einem ersten Aspekt stellt die Offenbarung ein Verfahren zur Herstellung eines Matrixsubstrats bereit, das folgendes umfasst: Ausbilden einer Gateelektrodenschicht auf einer Seite des Substrats, einer auf der Gateelektrodenschicht angeordneten Gateisolierschicht und einer auf der Gateisolierschicht angeordneten Halbleiterschicht, wobei die Gateelektrodenschicht dieselbe Struktur hat wie die Halbleiterschicht; Ausbilden einer Ätzstoppschicht auf der Halbleiterschicht; Herstellen einer ersten Durchlochung [Englischer Originaltext: through hole], einer zweiten Durchlochung und einer dritten Durchlochung durch Strukturieren der Ätzstoppschicht; Ausbilden einer Sourceelektrodenschicht und einer Drainelektrodenschicht auf der Ätzstoppschicht, wobei die Sourceelektrodenschicht mittels der ersten Durchlochung mit der Halbleiterschicht elektrisch verbunden ist und die Drainelektrodenschicht mittels der zweiten Durchlochung mit der Halbleiterschicht elektrisch verbunden ist; und Ausbilden einer Aktivschicht durch Ätzen der Halbleiterschicht an der Stelle, die der dritten Durchlochung entspricht, wobei die Gateelektrodenschicht einen ersten Bereich an der Stelle umfasst, die der dritten Durchlochung entspricht, und einen von dem ersten Bereich verschiedenen zweiten Bereich, wobei der zweite Bereich der Gateelektrodenschicht dieselbe Struktur hat wie die Aktivschicht.
  • In einem zweiten Aspekt stellt die Offenbarung ein Matrixsubstrat bereit, das folgendes umfasst: ein Substrat; eine auf dem Substrat ausgebildete Gateelektrodenschicht; eine auf der Gateelektrodenschicht angeordnete Gateisolierschicht; eine auf der Gateisolierschicht angeordnete Aktivschicht; eine auf der Aktivschicht angeordnete Ätzstoppschicht und eine auf der Ätzstoppschicht angeordnete Sourceelektrodenschicht und Drainelektrodenschicht; wobei die Ätzstoppschicht eine erste Durchlochung, eine zweite Durchlochung und eine dritte Durchlochung aufweist; wobei die Sourceelektrodenschicht mittels der ersten Durchlochung mit der Aktivschicht elektrisch verbunden ist und die Drainelektrodenschicht mittels der zweiten Durchlochung mit der Aktivschicht elektrisch verbunden ist; die Aktivschicht ist an der Stelle getrennt, die der dritten Durchlochung entspricht, die Gateelektrodenschicht umfasst einen ersten Bereich an einer Stelle, die der dritten Durchlochung entspricht, und einen von dem ersten Bereich verschiedenen zweiten Bereich, wobei der zweite Bereich der Gateelektrodenschicht dieselbe Struktur aufweist wie die Aktivschicht.
  • In einem dritten Aspekt stellt die Offenbarung ein Anzeigefeld bereit, welches das Matrixsubstrat gemäß einer Ausgestaltung der Offenbarung umfasst.
  • In vierten Aspekt stellt die Offenbarung eine Anzeigevorrichtung bereit, die das Anzeigefeld gemäß einer Ausgestaltung der Offenbarung umfasst.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Matrixsubstrats gemäß einer Ausgestaltung der Offenbarung;
  • 2A ist eine Draufsicht einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht gemäß einer Ausgestaltung der Offenbarung;
  • 2B ist eine Schnittdarstellung von 2A entlang einer Schnittlinie A-A;
  • 2C ist eine Prinzipdarstellung einer Gateisolierschicht gemäß einer Ausgestaltung der Offenbarung;
  • 2D ist eine Darstellung des Herstellungsprozesses einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht gemäß einer Ausgestaltung der Offenbarung;
  • 2E ist eine Darstellung des Herstellungsprozesses einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht gemäß einer weiteren Ausgestaltung der Offenbarung;
  • 2F ist eine Darstellung des Herstellungsprozesses einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht gemäß einer weiteren Ausgestaltung der Offenbarung;
  • 2G ist eine weitere Schnittdarstellung von 2A entlang einer Schnittlinie A-A;
  • 3A ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten Ätzstoppschicht;
  • 3B ist eine Schnittdarstellung von 3A entlang einer Schnittlinie B-B;
  • 4A ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten Source-Drainelektrodenschicht;
  • 4B ist eine Schnittdarstellung von 4A entlang einer Schnittlinie C-C;
  • 5A ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten Aktivschicht;
  • 5B ist eine Schnittdarstellung von 5A entlang einer Schnittlinie D-D;
  • 6 ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten Pixelelektrode;
  • 7 ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten gemeinsamen Elektrode;
  • 8 ist eine strukturelle Darstellung eines Anzeigefeldes gemäß einer Ausgestaltung der Offenbarung; und
  • 9 ist eine strukturelle Darstellung eines Anzeigefeldes gemäß einer Ausgestaltung der Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden wird die Offenbarung in Verbindung mit den Zeichnungen und Ausgestaltungen detailliert beschrieben. Dabei dienen die beschriebenen Ausgestaltungen nur der Erläuterung der Offenbarung, ohne diese zu einzuschränken. Zudem wird darauf hingewiesen, dass in den Zeichnungen aus Gründen einer praktischen Beschreibung nur die Elemente dargestellt sind, welche die Offenbarung betreffen, und nicht die gesamte Struktur.
  • Nach der verwandten Technik ist zur Herstellung eines Matrixsubstrats eine Reihe von Arbeitsschritten erforderlich. Für die Gateelektrodenschicht und eine Aktivschicht muss beispielsweise jeweils eine Maske hergestellt werden; anschließend ist das Ausbilden, Exponieren und Ätzen usw. erforderlich, d.h. viele Arbeitsschritte, die hohe Herstellungskosten verursachen. Überdies müssen die Gateelektrodenschicht und die Aktivschicht während des Herstellungsprozesses ausgerichtet werden, was hohe Anforderungen an das Verfahren stellt. Um das oben beschriebene Problem zu lösen, stellt diese Ausgestaltung ein Verfahren zur Herstellung eines Matrixsubstrats bereit.
  • 1 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Matrixsubstrats gemäß einer Ausgestaltung der Offenbarung. Wie in 1 dargestellt, umfasst das Verfahren folgende Schritte:
    Schritt 110: Auf einer Seite des Substrats werden eine Gateelektrodenschicht, eine auf der Gateelektrodenschicht angeordnete Gateisolierschicht und eine auf der Gateisolierschicht angeordnete Halbleiterschicht ausgebildet, wobei die Gateelektrodenschicht dieselbe Struktur hat wie die Halbleiterschicht.
  • 2A ist eine Draufsicht einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht gemäß einer Ausgestaltung der Offenbarung, und 2B ist eine Schnittdarstellung von 2A entlang einer Schnittlinie A-A. Wie in 2A und 2B dargestellt, weist eine Gateelektrodenschicht 210 dieselbe Struktur auf wie eine Halbleiterschicht 230, so dass zum Ausbilden der Halbleiterschicht 230 eine Gateelektrodenschicht Maske verwendet oder die Gateelektrodenschicht 210 als Maske benutzt werden kann. In der 2A wird keine Gateisolierschicht 220 dargestellt.
  • Wie in 2B dargestellt, wird die Gateelektrodenschicht 210 von einer Gateisolierschicht 220 bedeckt, die aus einem Siliziumoxid bestehen kann. 2C ist eine Prinzipdarstellung einer Gateisolierschicht gemäß einer Ausgestaltung der Offenbarung. Wie in 2C dargestellt, kann es sich bei der Gateisolierschicht 220 auch um eine Mehrschichtstruktur handeln, die eine erste Isolierschicht 221 und eine zweite Isolierschicht 222 aufweist. Die erste Isolierschicht 221 wird auf einer Seite der zweiten Isolierschicht 222 benachbart zu der Gateelektrodenschicht 210 angeordnet und kann aus Siliziumnitrid bestehen; die zweite Isolierschicht 222 kann aus einem Siliziumoxid, z.B. aus Siliziumdioxid, bestehen.
  • 2D ist eine Darstellung des Herstellungsprozesses einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht gemäß einer Ausgestaltung der Offenbarung. Wie in 2B und 2D dargestellt, können die Gateelektrodenschicht 210, die Gateisolierschicht 220 und die Halbleiterschicht 230 nach folgendem Verfahren hergestellt werden: Auf einem Substrat 200 wird eine erste Metallschicht ausgebildet und durch Strukturieren der ersten Metallschicht wird eine Gateelektrodenschicht 210 ausgebildet; auf der Gateelektrodenschicht 210 wird eine Gateisolierschicht 220 ausgebildet; auf der Gateisolierschicht 220 wird eine Halbleitermaterialschicht 231 ausgebildet und eine Halbleiterschicht 230 wird ausgebildet, indem die Halbleitermaterialschicht 231 mithilfe der Gateelektrodenschicht 210 als Maske strukturiert wird. Indem die Gateelektrodenschicht 210 als Maske verwendet wird, wird die Halbleitermaterialschicht 231 durch rückseitiges Belichten strukturiert (d.h., die Lichtquelle ist auf einer Seite der Gateelektrodenschicht 210, beabstandet zu dem Substrat 200, angeordnet), so dass die Halbleiterschicht 230 ausgebildet wird und keine zusätzliche Maske erforderlich ist, was Herstellungskosten spart. Überdies dient die Gateelektrodenschicht 210 als Maske, so dass die ausgebildete Halbleiterschicht 230 automatisch mit der Gateelektrodenschicht 210 ausgerichtet wird, was die Komplexität des Verfahrens und die Anzahl der Verfahrensschritte verringert.
  • 2E ist eine Darstellung des Herstellungsprozesses einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht gemäß einer weiteren Ausgestaltung der Offenbarung. Wie in 2B und 2E dargestellt, können die Gateelektrodenschicht 210, die Gateisolierschicht 220 und die Halbleiterschicht 230 auch nach folgendem Verfahren hergestellt werden: auf einem Substrat 200 wird eine erste Metallschicht ausgebildet, und durch Strukturieren der ersten Metallschicht wird eine Gateelektrodenschicht 210 ausgebildet; auf der Gateelektrodenschicht 210 wird eine Gateisolierschicht 220 ausgebildet; auf der Gateisolierschicht 220 wird eine Halbleitermaterialschicht 231 ausgebildet; und durch Strukturieren der Halbleitermaterialschicht 231 mithilfe der Gateelektrodenschicht-Maske 100, welche die Gateelektrodenschicht 210 bildet, wird eine Halbleiterschicht 230 ausgebildet.
  • Die Halbleiterschicht 230 wird mittels der Gateelektrodenschicht-Maske 100 hergestellt, so dass keine zusätzliche Maske erforderlich ist, was Herstellungskosten spart, zudem kann die mithilfe der Gateelektrodenschicht-Maske 100 ausgebildete Halbleiterschicht 230 automatisch mit der Gateelektrodenschicht 210 ausgerichtet werden, was wiederum die Komplexität des Prozesses und die Anzahl der Prozessschritte verringert.
  • Die 2B und 2C zeigen eine Schnittdarstellung der Gateelektrodenschicht, der Gateisolierschicht und der Halbleiterschicht, die nach dem in 2d oder 2e dargestellten Verfahren ausgebildet werden.
  • 2F ist eine Darstellung des Herstellungsprozesses einer Gateelektrodenschicht, einer Gateisolierschicht und einer Halbleiterschicht gemäß einer weiteren Ausgestaltung der Offenbarung. Wie in 2B und 2F dargestellt, können die Gateelektrodenschicht 210, die Gateisolierschicht 220 und die Halbleiterschicht 230 auch nach folgendem Verfahren ausgebildet werden: auf einem Substrat 200 werden eine erste Metallschicht 211, eine erste Isolierschicht 223 und eine Halbleitermaterialschicht 231 ausgebildet; und durch Strukturieren der ersten Metallschicht 211, der ersten Isolierschicht 223 und der Halbleitermaterialschicht 231 in einem einmaligen Strukturierungsprozess mithilfe der Gateelektrodenschicht Maske 100 werden eine Halbleiterschicht 230, eine Gateisolierschicht 220 und eine Gateelektrodenschicht 210 ausgebildet.
  • D.h., die Halbleiterschicht 230, die Gateisolierschicht 220 und die Gateelektrodenschicht 210 werden in einem einmaligen Strukturierungsprozess mithilfe der Gateelektrodenschicht-Maske 100 hergestellt, wobei für die Halbleiterschicht 230 und die Gateelektrodenschicht 210 dieselbe Maske verwendet wird, so dass keine Maske für jede einzelne Schicht benötigt wird, was die Prozesskosten senkt. Überdies können die Halbleiterschicht 230 und die Gateelektrodenschicht 210 automatisch zueinander ausgerichtet werden, was wiederum die Komplexität des Prozesses und die Anzahl der Prozessschritte verringert. Überdies hat die nach dem in 2F dargestellten Verfahren ausgebildete Gateisolierschicht 220 dieselbe Form wie die Gateelektrodenschicht 210 und die Halbleiterschicht 230. Die 2G, ist eine weitere Schnittdarstellung von 2A entlang einer Schnittlinie A-A.
  • Schritt 120: Auf der Halbleiterschicht 230 wird eine Ätzstoppschicht ausgebildet.
  • 3A ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten Ätzstoppschicht, und 3B ist eine Schnittdarstellung von 3a entlang einer Schnittlinie B-B. Wie in 3A und 3B dargestellt, wird die Halbleiterschicht 230 von einer Ätzstoppschicht 240 bedeckt. Da die Halbleiterschicht 230 während des Herstellungsprozesses eines Dünnschichttransistors beschädigt werden kann, wird auf der Halbleiterschicht zum Schutz eine Ätzstoppschicht 240 ausgebildet.
  • Schritt 130: Durch Strukturieren der Ätzstoppschicht 240A werden eine erste Durchlochung 241, eine zweite Durchlochung 242 und eine dritte Durchlochung 243 hergestellt.
  • Da die Ätzstoppschicht 240 ebenflächig ist, kann sie durch einmaliges Ätzen hergestellt werden; im Vergleich zu einer inselförmigen Ätzstoppschicht ist kein mehrmaliges Ätzen oder Veraschen erforderlich, so dass weniger Arbeitsschritte nötig sind und die Schwierigkeit des Herstellungsprozesses verringert wird.
  • Schritt 140: Auf der Ätzstoppschicht 240 werden eine Sourceelektrodenschicht und eine Drainelektrodenschicht ausgebildet.
  • 4A ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten Source-Drainelektrodenschicht, und 4B ist eine Schnittdarstellung von 4A entlang einer Schnittlinie C-C. Wie in 4A und 4B dargestellt, ist eine Sourceelektrodenschicht 251 mittels der ersten Durchlochung 241 mit der Halbleiterschicht 230 elektrisch verbunden, und eine Drainelektrodenschicht 252 ist mittels der zweiten Durchlochung 242 mit der Halbleiterschicht 230 elektrisch verbunden. D.h., die Sourceelektrodenschicht 251 und die Drainelektrodenschicht 252 sind mittels der entsprechenden Durchlochungen jeweils mit der Halbleiterschicht 230 elektrisch verbunden, wobei die Länge des Kanalbereichs des Dünnschichttransistors leicht angepasst werden kann, indem der Abstand zwischen der ersten Durchlochung 241 und der zweiten Durchlochung 242 angepasst wird. Da überdies bei der Herstellung der Durchlochungen die Präzision der Größenkontrolle sichergestellt ist, kann die Größe der Durchlochungen genau angepasst werden, so dass der Kontaktwiderstand zwischen der Sourceelektrodenschicht 251 und der Halbleiterschicht 230 und der Kontaktwiderstand zwischen der Drainelektrodenschicht 252 und der Halbleiterschicht 230 präzise eingestellt werden kann, wodurch die Fertigungsgenauigkeit des Dünnschichttransistors und des Matrixsubstrats verbessert wird. Überdies werden die Sourceelektrodenschicht 251 und die Drainelektrodenschicht 252 auf der ebenflächigen Ätzstoppschicht 240 ausgebildet, so dass nach der Ausbildung der Schicht für das Belichten und Ätzen eine gewöhnliche gemeinsame Maske verwendet werden kann und keine kostenintensive Halbtonmaske erforderlich ist, was die Herstellungskosten und die Prozesskomplexität verringert.
  • Schritt 150: Mittels Ätzens der Halbleiterschicht 230 an der Stelle, die der dritten Durchlochung 243 entspricht, wird eine Aktivschicht ausgebildet.
  • 5A ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten Aktivschicht, und 5B ist eine Schnittdarstellung von 5A entlang einer Schnittlinie D-D. Wie in 5A und 5B dargestellt, umfasst die Gateelektrodenschicht 210 einen ersten Bereich 212 an der Stelle, die der dritten Durchlochung 243 entspricht, und einen von dem ersten Bereich 212 verschiedenen zweiten Bereich 213. Der zweite Bereich 213 der Gateelektrodenschicht 210 hat dieselbe Struktur wie die Aktivschicht 230a. Da die Halbleiterschicht 230 und die Gateelektrodenschicht 210 dieselbe Form haben und automatisch ausgerichtet werden, weist die nach dem Ätzen der Halbleiterschicht 230 an der Stelle, die der dritten Durchlochung 243 entspricht, ausgebildete Aktivschicht 230a dieselbe Struktur auf wie der zweiten Bereich 213 der Gateelektrodenschicht 210, wobei die Gateelektrodenschicht 210 und die Aktivschicht 230a automatisch ausgerichtet werden, wodurch die Anzahl der Arbeitsschritte und die Prozesskomplexität verringert werden.
  • In dieser Ausgestaltung weist die Gateelektrodenschicht dieselbe Form auf wie die Halbleiterschicht, wobei auf der Ätzstoppschicht eine erste Durchlochung, eine zweite Durchlochung und eine dritte Durchlochung vorgesehen sind; die Sourceelektrodenschicht ist mittels der ersten Durchlochung mit der Halbleiterschicht elektrisch verbunden, die Drainelektrodenschicht ist mittels der zweiten Durchlochung mit der Halbleiterschicht elektrisch verbunden, und mittels Ätzens der Halbleiterschicht an der Stelle, die der dritten Durchlochung entspricht, wird eine Aktivschicht ausgebildet, so dass der Herstellungsprozess der Aktivschicht vereinfacht werden kann; folglich wird keine zusätzliche Aktivschicht-Maske benötigt, was die Herstellungskosten senkt; überdies können die Aktivschicht und die Gateelektrodenschicht automatisch ausgerichtet werden, was wiederum die Prozesskomplexität verringert.
  • Optional kann es sich bei dem Material der Aktivschicht 230a um einen Metalloxidhalbleiter handeln. In der Halbleiterschicht 230 kann durch Entfernen der Halbleiterschicht 230, die an der Stelle freiliegt, die der dritten Durchlochung 243 entspricht, mittels einer ersten Ätzlösung zur Ausbildung der Sourceelektrodenschicht 251 und der Drainelektrodenschicht 252 oder mittels einer Metalloxid-Halbleiter-Ätzlösung eine Bruchstruktur gebildet werden, so dass die Aktivschicht 230a ausgebildet wird.
  • Nach der Ausbildung der Sourceelektrodenschicht 251 und der Drainelektrodenschicht 252 kann die Stelle der Halbleiterschicht 230, die der dritten Durchlochung 243 entspricht, mithilfe der ersten Ätzlösung, die zur Ausbildung der Sourceelektrodenschicht 251 und der Drainelektrodenschicht 252 verwendet wurde, durch kontinuierliches Ätzen abgeätzt werden. Wenn die erste Ätzlösung die Halbleiterschicht 230 nicht abätzen kann oder wenn zur Ausbildung der Sourceelektrodenschicht 251 und der Drainelektrodenschicht 252 Trockenätzen usw. angewandt wird, kann zur Entfernung der Halbleiterschicht 230, die an der Stelle freiliegt, die der dritten Durchlochung 243 entspricht, eine Metalloxid-Halbleiter-Ätzlösung verwendet werden.
  • Optional kann es sich bei dem Material der Aktivschicht 230a um Indium-Gallium-Zink-Oxid (IGZO) handeln. IGZO ist ein amorphes Oxid, das Indium, Gallium und Zink enthält und dessen Trägerbeweglichkeit das 20~30-fache der von amorphem Silizium beträgt, so dass die Lade- und Entladegeschwindigkeit des Dünnschichttransistors auf der Pixelelektrode erheblich verbessert werden kann, die Antwortgeschwindigkeit des Pixels kann hinsichtlich einer höheren Bildwiederholrate verbessert werden und auch die Zeilenabtastgeschwindigkeit der Pixel kann aufgrund der schnelleren Reaktion erheblich verbessert werden.
  • Wie in 4A dargestellt, ist optional entlang einer Richtung senkrecht zu der Erstreckungsrichtung der Gateelektrodenschicht 210 die Länge a der dritten Durchlochung 243 größer als die Länge b der Halbleiterschicht 230, die an der Stelle freiliegt, die der dritten Durchlochung 243 entspricht. Da die Länge a der dritten Durchlochung 243, wie in 5A dargestellt, größer bemessen ist als die Länge b der Halbleiterschicht 230, kann die Halbleiterschicht 230 an der Stelle, die der dritten Durchlochung 243 entspricht, vollständig freiliegen, wodurch sichergestellt ist, dass die Halbleiterschicht 230 beim Ätzen vollständig abgeätzt wird, so dass eine Vielzahl von Dünnschichttransistoren gebildet werden.
  • Wie in 4A dargestellt, ist optional entlang einer Richtung senkrecht zur Erstreckungsrichtung der Gateelektrodenschicht 210 die Bereichsdifferenz d zwischen der vertikalen Projektion der Umrandung der dritten Durchlochung 243 auf das Substrat 200 und der vertikalen Projektion der Umrandung der Halbleiterschicht 230 auf das Substrat 200 größer oder gleich 1,5μm. Dadurch können die zwei Umrandungen der Halbleiterschicht 230 an der Stelle, die der dritten Durchlochung 243 entspricht, beide freiliegen, so dass sichergestellt, ist, dass die Halbleiterschicht 230 beim Ätzen vollständig abgeätzt wird; zudem kann die Konfiguration, bei der d größer oder gleich 1,5μm ist, bei diesem Verfahren leicht realisiert werden, so dass die Prozesskomplexität verringert wird.
  • Wie in 5A dargestellt, ist die vertikale Projektion der Aktivschicht 230a auf das Substrat 200 optional innerhalb der vertikalen Projektion der Gateelektrodenschicht 210 auf das Substrat 200 angeordnet. Dadurch kann die Gateelektrodenschicht 210 die Aktivschicht 230a vollständig blockieren, wodurch verhindert wird, dass aufgrund der Strahlung der Lichtquelle des Anzeigefeldes auf die Aktivschicht Photostrom erzeugt wird, so dass der Ableitstrom des Dünnschichttransistors verringert wird. Insbesondere kann die Größe der Halbleiterschicht 230 während des Ausbildens der Halbleiterschicht 230 angepasst werden, indem die Belichtungsintensität, die Belichtungsdauer, die Konzentration der Ätzlösung oder die Ätzdauer usw. angepasst werden, wodurch die Größe der Aktivschicht 230a angepasst werden kann, um sicherzustellen, dass die vertikale Projektion der Aktivschicht 230a auf das Substrat 200 innerhalb der vertikalen Projektion der Gateelektrodenschicht 210 auf das Substrat 200 angeordnet ist.
  • Wie in 5A dargestellt, ist der Bereichsdifferenz s zwischen der vertikalen Projektion der Umrandung der Gateelektrodenschicht 210 auf das Substrat 200 und der vertikalen Projektion der Umrandung der Aktivschicht 230a auf das Substrat 200 optional größer oder gleich 1μm. Dadurch ist sichergestellt, dass die vertikale Projektion der Aktivschicht 230a auf das Substrat 200 innerhalb der vertikalen Projektion der Gateelektrodenschicht 210 auf das Substrat 200 liegt, wodurch sichergestellt ist, dass die Gateelektrodenschicht 210 die Aktivschicht 230a vollständig blockiert, was verhindert, dass aufgrund der Strahlung der Lichtquelle des Anzeigefeldes auf die Aktivschicht Photostrom erzeugt wird, so dass der Ableitstrom des Dünnschichttransistors verringert wird.
  • 6 ist eine Draufsicht einer gemäß einer Ausgestaltung der Offenbarung ausgebildeten Pixelelektrode. Wie in 6 dargestellt, wird nach der Ausbildung der Aktivschicht 230a eine Pixelelektrode 260 auf der Drainelektrodenschicht 252 ausgebildet, wobei die Pixelelektrode 260 ebenflächig und mit der Drainelektrodenschicht 252 elektrisch verbunden ist.
  • 7 ist eine Draufsicht einer gemeinsamen Elektrode, die gemäß einer Ausgestaltung der Offenbarung ausgebildet ist. Wie in 7 dargestellt, wird nach dem Ausbilden der Pixelelektrode 260 eine gemeinsame Elektrode 270 auf der Pixelelektrode 260 ausgebildet, wobei die gemeinsame Elektrode 270 einen streifenförmigen Schlitz aufweist, um mit der Pixelelektrode 260 die durch das elektrische Feld gesteuerten Flüssigkristalle zu erzeugen.
  • In 7 ist die Form der gemeinsamen Elektrode 270 nur beispielhaft dargestellt, ohne dass die Offenbarung darauf beschränkt ist. Überdies ist diese Ausgestaltung nur ein Beispiel dafür, dass die gemeinsame Elektrode 270 an einer Seite der Pixelelektrode 260 beabstandet von dem Substrat 200 angeordnet ist, wobei die Offenbarung nicht darauf beschränkt ist. In einer anderen Ausgestaltung kann die Pixelelektrode 260 auch an einer Seite der gemeinsamen Elektrode 270 beabstandet von dem Substrat 200 angeordnet sein, wobei die Pixelelektrode 260 auch auf derselben Schicht wie die gemeinsame Elektrode 270 angeordnet sein kann.
  • In dieser Ausgestaltung wird zudem ein Matrixsubstrat bereitgestellt. Wie in 5A und 5B dargestellt, umfasst das Matrixsubstrat: ein Substrat 200, eine auf dem Substrat 200 ausgebildete Gateelektrodenschicht 210, eine auf der Gateelektrodenschicht 210 ausgebildete Gateisolierschicht 220, eine auf der Gateisolierschicht 220 ausgebildete Aktivschicht 230a, eine auf der Aktivschicht 230a ausgebildete Ätzstoppschicht 240 und eine auf der Ätzstoppschicht 240 ausgebildete Sourceelektrodenschicht 251 und Drainelektrodenschicht 252.
  • Die Ätzstoppschicht 240 weist eine erste Durchlochung 241, eine zweite Durchlochung 242 und eine dritte Durchlochung 243 auf. Die Sourceelektrodenschicht 251 ist mittels der ersten Durchlochung 241 mit der Aktivschicht 230a verbunden, und die Drainelektrodenschicht 252 ist mittels der zweiten Durchlochung 242 mit der Aktivschicht 230a verbunden. Die Aktivschicht 230a ist an der Stelle getrennt, die der dritten Durchlochung 243 entspricht, wobei die Gateelektrodenschicht 210 einen ersten Bereich 212 an der Stelle aufweist, die der dritten Durchlochung 243 entspricht, und einen von dem ersten Bereich 212 verschiedenen zweiten Bereich 213, wobei der zweite Bereich 213 der Gateelektrodenschicht 210 dieselbe Struktur hat wie die Aktivschicht 230a.
  • Zudem kann die vertikale Projektion der Aktivschicht 230a auf das Substrat 200 innerhalb der vertikalen Projektion der Gateelektrodenschicht 210 auf das Substrat 200 liegen.
  • Überdies kann die Bereichsdifferenz s zwischen der vertikalen Projektion der Umrandung der Gateelektrodenschicht 210 auf das Substrat 200 und der vertikalen Projektion der Umrandung der Aktivschicht 230a auf das Substrat 200 größer oder gleich 1μm sein.
  • Überdies kann es sich bei dem Material der Aktivschicht 230a optional um einen Metalloxidhalbleiter handeln.
  • Überdies kann es sich bei dem Material der Aktivschicht 230a optional um Indium-Gallium-Zink-Oxid handeln.
  • In einer Ausgestaltung der Offenbarung wird zudem ein Anzeigefeld bereitgestellt. 8 ist eine strukturelle Darstellung eines Anzeigefeldes gemäß einer Ausgestaltung der Offenbarung. Wie in 8 dargestellt, umfasst das Anzeigefeld ein Matrixsubstrat 300 gemäß einer Ausgestaltung der Offenbarung. Das Anzeigefeld umfasst zudem ein Farbfiltersubstrat 400, das dem Matrixsubstrat 300 gegenüberliegend angeordnet ist, und eine zwischen dem Matrixsubstrat 300 und dem Farbfiltersubstrat 400 ausgebildete Flüssigkristallschicht 500.
  • In einer Ausgestaltung der Offenbarung wird zudem eine Anzeigevorrichtung bereitgestellt. 9 ist eine strukturelle Darstellung eines Anzeigefeldes gemäß einer Ausgestaltung der Offenbarung. Wie in 9 dargestellt, umfasst die Anzeigevorrichtung ein Anzeigefeld 600 gemäß einer Ausgestaltung der Offenbarung.
  • Das Matrixsubstrat gemäß dieser Ausgestaltung und das Verfahren zur Herstellung eines Matrixsubstrats gemäß einer Ausgestaltung der Offenbarung betreffen ein und dasselbe Erfindungskonzept und haben die entsprechenden Vorteile. Was die technischen Details betrifft, die in dieser Ausgestaltung nicht im Detail beschrieben sind, wird auf das Verfahren zur Herstellung eines Matrixsubstrats gemäß einer Ausgestaltung der Offenbarung verwiesen.
  • Die obige Beschreibung enthält nur einige der bevorzugten Ausgestaltungen der Erfindung und der angewandten technischen Prinzipien. Fachleute werden erkennen, dass die Erfindung nicht auf die speziellen beschriebenen Ausgestaltungen beschränkt ist, sondern dass verschiedene Änderungen, Anpassungen und Ersetzungen vorgenommen werden können, ohne dass von dem Schutzumfang der Erfindung abgewichen wird. Daher ist die Erfindung, obwohl sie anhand der obigen Ausgestaltungen detailliert erläutert wurde, nicht auf die obigen Ausgestaltungen beschränkt, so dass weitere gleichwertige Ausgestaltungen aufgenommen werden können, ohne dass dadurch vom Konzept der Erfindung abgewichen wird.

Claims (18)

  1. Ein Verfahren zur Herstellung eines Matrixsubstrats, umfassend: Ausbilden (110) einer Gateelektrodenschicht (210) auf einer Seite eines Substrats (200), einer auf der Gateelektrodenschicht (210) angeordneten Gateisolierschicht (220) und einer auf der Gateisolierschicht (220) angeordneten Halbleiterschicht (230), wobei die Gateelektrodenschicht (210) dieselbe Struktur aufweist wie die Halbleiterschicht (230); Ausbilden (120) einer Ätzstoppschicht (240) auf der Halbleiterschicht (230); Herstellen (130) einer ersten Durchlochung (241), einer zweiten Durchlochung (242) und einer dritte Durchlochung (243) in der Ätzstoppschicht (240) durch Strukturieren der Ätzstoppschicht (240); Ausbilden (140) einer Sourceelektrodenschicht (251) und einer Drainelektrodenschicht (252) auf der Ätzstoppschicht (240), wobei die Sourceelektrodenschicht (251) mittels der ersten Durchlochung (241) mit der Halbleiterschicht (230) elektrisch verbunden ist und die Drainelektrodenschicht (252) mittels der zweiten Durchlochung (242) mit der Halbleiterschicht (230) elektrisch verbunden ist; und Ausbilden (150) einer Aktivschicht (230a) mittels Ätzens der Halbleiterschicht (230) an einer Stelle, die der dritten Durchlochung (243) entspricht, wobei die Gateelektrodenschicht (210) einen ersten Bereich an der Stelle umfasst, die der dritten Durchlochung (243) entspricht, und einen von dem ersten Bereich verschiedenen zweiten Bereich, wobei der zweite Bereich der Gateelektrodenschicht (210) dieselbe Struktur aufweist wie die Aktivschicht (230a).
  2. Verfahren nach Anspruch 1, wobei das Ausbilden einer Gateelektrodenschicht (210) auf einer Seite eines Substrats (200), einer auf der Gateelektrodenschicht (210) angeordneten Gateisolierschicht (220) und einer auf der Gateisolierschicht (220) angeordneten Halbleiterschicht (230) folgendes umfasst: Ausbilden einer ersten Metallschicht auf dem Substrat (200) sowie Ausbilden der Gateelektrodenschicht (210) durch Strukturieren der ersten Metallschicht; Ausbilden der Gateisolierschicht (220) auf der Gateelektrodenschicht (210); Ausbilden einer Halbleitermaterialschicht (231) auf der Gateisolierschicht (220); und Ausbilden der Halbleiterschicht (230) durch Strukturieren der Halbleitermaterialschicht (231), indem die Gateelektrodenschicht (210) als Maske verwendet wird.
  3. Verfahren nach Anspruch 1, wobei das Ausbilden einer Gateelektrodenschicht (210) auf einer Seite des Substrats (200), einer auf der Gateelektrodenschicht (210) angeordneten Gateisolierschicht (220) und einer auf der Gateisolierschicht (220) angeordneten Halbleiterschicht (230) folgendes umfasst: Ausbilden einer ersten Metallschicht auf dem Substrat (200) sowie Ausbilden der Gateelektrodenschicht (210) durch Strukturieren der ersten Metallschicht; Ausbilden der Gateisolierschicht (220) auf der Gateelektrodenschicht (210); Ausbilden einer Halbleitermaterialschicht (231) auf der Gateisolierschicht (220); und Ausbilden der Halbleiterschicht (230) durch Strukturieren der Halbleitermaterialschicht (231) mithilfe einer Maske, die zur Ausbildung der Gateelektrodenschicht (210) verwendet wird.
  4. Verfahren nach Anspruch 1, wobei das Ausbilden einer Gateelektrodenschicht (210) auf einer Seite des Substrats (200), einer auf der Gateelektrodenschicht (210) angeordneten Gateisolierschicht (220) und einer auf der Gateisolierschicht (220) angeordneten Halbleiterschicht (230) folgendes umfasst: Ausbilden einer ersten Metallschicht, einer ersten Isolierschicht (221) und einer Halbleitermaterialschicht (231) auf dem Substrat (200); und Ausbilden der Halbleiterschicht (230), der Gateisolierschicht (220) und der Gateelektrodenschicht (210) durch Strukturieren der ersten Metallschicht, der ersten Isolierschicht (221) und der Halbleitermaterialschicht (231) in einem einmaligen Strukturierungsprozess mittels einer Gateelektrodenschicht-(210)-Maske.
  5. Verfahren nach Anspruch 1, wobei eine Länge der dritten Durchlochung (243) entlang einer Richtung senkrecht zur Erstreckungsrichtung der Gateelektrodenschicht (210) größer ist als eine Länge der Halbleiterschicht (230), die an der Stelle freiliegt, die der dritten Durchlochung (243) entspricht.
  6. Verfahren nach Anspruch 5, wobei die Bereichsdifferenz entlang einer Richtung senkrecht zur Erstreckungsrichtung der Gateelektrodenschicht (210) zwischen einer vertikalen Projektion einer Umrandung der dritten Durchlochung (243) auf das Substrat (200) und einer vertikalen Projektion einer Umrandung der Halbleiterschicht (230) auf das Substrat (200), die an der Stelle freiliegt, die der dritten Durchlochung (243) entspricht, größer oder gleich 1,5μm ist.
  7. Verfahren nach Anspruch 1, wobei eine vertikale Projektion der Aktivschicht (230a) auf das Substrat (200) innerhalb einer vertikalen Projektion der Gateelektrodenschicht (210) auf das Substrat (200) liegt.
  8. Verfahren nach Anspruch 7, wobei eine Bereichsdifferenz zwischen einer vertikalen Projektion einer Umrandung der Gateelektrodenschicht (210) auf das Substrat (200) und einer vertikalen Projektion einer Umrandung der Aktivschicht (230a) auf das Substrat (200) größer oder gleich 1μm ist.
  9. Verfahren nach einem der Ansprüche 1–8, wobei die Aktivschicht (230a) aus einem Metalloxidhalbleiter besteht.
  10. Verfahren nach Anspruch 9, wobei die Aktivschicht (230a) aus Indium-Gallium-Zink-Oxid besteht.
  11. Verfahren nach Anspruch 9, wobei das Ausbilden der Aktivschicht (230a) mittels Ätzens der Halbleiterschicht (230) an der Stelle, die der dritten Durchlochung (243) entspricht, folgendes umfasst: Ausbilden einer Bruchstruktur in der Halbleiterschicht (230) durch Entfernen der Halbleiterschicht (230), die an der Stelle freiliegt, die der dritten Durchlochung (243) entspricht, mittels einer ersten zum Ausbilden der Sourceelektrodenschicht (251) und der Drainelektrodenschicht (252) verwendeten Ätzlösung oder mittels einer Metalloxid-Halbleiter-Ätzlösung, so dass die Aktivschicht (230a) ausgebildet wird.
  12. Ein Matrixsubstrat, das folgendes umfasst: ein Substrat (200); eine auf dem Substrat (200) ausgebildete Gateelektrodenschicht (210); eine auf der Gateelektrodenschicht (210) ausgebildete Gateisolierschicht (220); eine auf der Gateisolierschicht (220) ausgebildete Aktivschicht (230a); eine auf der Aktivschicht (230a) ausgebildete Ätzstoppschicht (240); und eine auf der Ätzstoppschicht (240) ausgebildete Sourceelektrodenschicht (251) und Drainelektrodenschicht (252); wobei die Ätzstoppschicht (240) eine erste Durchlochung (241), eine zweite Durchlochung (242) und eine dritte Durchlochung (243) aufweist; die Sourceelektrodenschicht (251) mittels der ersten Durchlochung (241) mit der Aktivschicht (230a) verbunden ist und die Drainelektrodenschicht (252) mittels der zweiten Durchlochung (242) mit der Aktivschicht (230a) verbunden ist; die Aktivschicht (230a) ist an einer Stelle getrennt, die der dritten Durchlochung (243) entspricht, die Gateelektrodenschicht (210) umfasst einen ersten Bereich an der Stelle, die der dritten Durchlochung (243) entspricht, und einen von dem ersten Bereich verschiedenen zweiten Bereich, wobei der zweite Bereich der Gateelektrodenschicht (210) dieselbe Struktur aufweist wie die Aktivschicht (230a).
  13. Matrixsubstrat nach Anspruch 12, wobei eine vertikale Projektion der Aktivschicht (230a) auf das Substrat (200) innerhalb einer vertikalen Projektion der Gateelektrodenschicht (210) auf das Substrat (200) liegt.
  14. Matrixsubstrat nach Anspruch 13, wobei eine Bereichsdifferenz zwischen einer vertikalen Projektion einer Umrandung der Gateelektrodenschicht (210) auf das Substrat (200) und einer vertikalen Projektion einer Umrandung der Aktivschicht (230a) auf das Substrat (200) größer oder gleich 1μm ist.
  15. Matrixsubstrat nach einem der Ansprüche 12–14, wobei die Aktivschicht (230a) aus einem Metalloxidhalbleiter besteht.
  16. Matrixsubstrat nach Anspruch 15, wobei die Aktivschicht (230a) aus Indium-Gallium-Zink-Oxid besteht.
  17. Ein Anzeigefeld (600), welches das Matrixsubstrat nach einem der Ansprüche 12–16 umfasst.
  18. Eine Anzeigevorrichtung, die das Anzeigefeld (600) nach Anspruch 17 umfasst.
DE102017101511.6A 2016-09-23 2017-01-26 Verfahren zur Herstellung eines Matrixsubstrats, Matrixsubstrat, Anzeigefeld und Anzeigevorrichtung Active DE102017101511B8 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201610848316.5A CN106298810B (zh) 2016-09-23 2016-09-23 阵列基板制造方法、阵列基板、显示面板及显示装置
CN201610848316.5 2016-09-23

Publications (3)

Publication Number Publication Date
DE102017101511A1 true DE102017101511A1 (de) 2018-03-29
DE102017101511B4 DE102017101511B4 (de) 2021-04-29
DE102017101511B8 DE102017101511B8 (de) 2021-09-16

Family

ID=57714838

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017101511.6A Active DE102017101511B8 (de) 2016-09-23 2017-01-26 Verfahren zur Herstellung eines Matrixsubstrats, Matrixsubstrat, Anzeigefeld und Anzeigevorrichtung

Country Status (3)

Country Link
US (2) US10056410B2 (de)
CN (1) CN106298810B (de)
DE (1) DE102017101511B8 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI591411B (zh) * 2017-01-25 2017-07-11 友達光電股份有限公司 畫素結構及其製造方法
CN109634004A (zh) * 2018-11-12 2019-04-16 惠科股份有限公司 一种显示面板、制作方法和显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2590360B2 (ja) * 1988-03-31 1997-03-12 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
JPH06337436A (ja) * 1993-05-27 1994-12-06 Fujitsu Ltd 薄膜トランジスタマトリクスの製造方法
JP2674516B2 (ja) * 1994-07-21 1997-11-12 日本電気株式会社 アクティブマトリクス基板およびその製造方法
JP3607016B2 (ja) * 1996-10-02 2005-01-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに携帯型の情報処理端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、カメラおよびプロジェクター
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
EP1981085A4 (de) * 2006-01-31 2009-11-25 Idemitsu Kosan Co Tft-substrat, reflektives tft-substrat und herstellungsverfahren für derartige substrate
JP2007258675A (ja) * 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
KR101960796B1 (ko) 2012-03-08 2019-07-16 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 기판의 제조 방법 및 표시 기판
KR102092845B1 (ko) * 2013-06-21 2020-03-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조방법
CN103354218B (zh) * 2013-06-28 2016-12-28 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
CN103762244A (zh) * 2013-11-29 2014-04-30 深圳市华星光电技术有限公司 薄膜晶体管及其制造方法、薄膜晶体管阵列基板及液晶面板
TWI535034B (zh) * 2014-01-29 2016-05-21 友達光電股份有限公司 畫素結構及其製作方法
CN105047722A (zh) * 2015-08-19 2015-11-11 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示面板

Also Published As

Publication number Publication date
US20180323221A1 (en) 2018-11-08
DE102017101511B4 (de) 2021-04-29
US10056410B2 (en) 2018-08-21
US10431601B2 (en) 2019-10-01
CN106298810B (zh) 2019-06-11
CN106298810A (zh) 2017-01-04
DE102017101511B8 (de) 2021-09-16
US20170148825A1 (en) 2017-05-25

Similar Documents

Publication Publication Date Title
DE69124009T2 (de) Dünnfilmtransistor und Verfahren zur Herstellung
DE102008050200B4 (de) Flüssigkristallanzeige und Verfahren zum Herstellen derselben
DE102006057773B4 (de) Matrixsubstrat für eine In-Plane-Switching LCD-Vorrichtung, In-Plane Switching LCD-Vorrichtung und Verfahren zu dessen Herstellung
DE3587485T2 (de) Flüssigkristall-anzeige-element und dessen herstellung.
DE10150432B4 (de) Arraysubstrat für eine Flüssigkristallanzeige und Verfahren zu dessen Herstellung
DE19814676C2 (de) Flüssigkristallanzeige und Herstellungsverfahren dafür
DE68921567T2 (de) Flüssigkristallanzeigetafel mit verminderten Pixeldefekten.
DE4344897B4 (de) Verfahren zur Herstellung von Dünnfilmtransistoren
DE68917654T2 (de) Anzeigevorrichtung.
DE102005029418B4 (de) Flüssigkristalldisplay und Verfahren zu dessen Herstellung
DE19610283A1 (de) Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung
DE102014205131B4 (de) Substrat für ein TFT-Array, Herstellungsverfahren davon und Bildschirm
DE2312413B2 (de) Verfahren zur herstellung eines matrixschaltkreises
DE19906815A1 (de) Flüssigkristallanzeige und Verfahren zur Herstellung derselben
DE102016112646A1 (de) Arraysubstrat, anzeige und elektronische vorrichtung
DE102004024924B4 (de) Verfahren zum Herstellen polykristallinen Siliciums, Verfahren zum Herstellen einer Ausrichtungsmarkierung, sowie Verfahren zum Herstellen eines Schaltelements
DE102014108184B4 (de) Array-Substrat, Anzeigefeld und Display
DE3714164A1 (de) Fluessigkristallanzeige
DE102004031441B4 (de) Verfahren zum Herstellen einer Schicht aus kristallinem Silicium, Verfahren zum Herstellen einer aktiven Schicht aus einer solchen Schicht, Verfahren zum Herstellen eines Schaltelements aus einer solchen aktiven Schicht sowie Schaltelement mit einer Schicht aus kristallinem Silicium
DE60124704T2 (de) Verfahren zur musterbildung
DE102004048723B4 (de) Herstellverfahren für ein Dünnschichttransistorarray-Substrat
DE2028146A1 (de) Transistoren und Verfahren zu deren Herstellung
DE10297732T5 (de) Mehrdomänen-Flüssigkristallanzeige und ein Dünnfilmtransistorsubstrat derselben
DE102014104647A1 (de) Flüssigkristallanzeige, Array-Substrat in einem In-Plane-Switching-Modus und Herstellverfahren dafür
DE69324717T2 (de) Verfahren zur Herstellung von Dünnfilm-Strukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final