DE2752335B2 - Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors mit einem vertikalen Kanal - Google Patents
Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors mit einem vertikalen KanalInfo
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung
eines Sperrschicht-Feldeffekttransistors mit einem vertikalen Kanal, mit eirer stark dotierten
Drain-Zone eines ersten Leitungstyps, die an einer Oberfläche eines Halbleiterplättchens angeordnet ist,
mit einer an die Drain-Zone angrenzenden, schwach dotierten Schicht des ersten Leitungstyps, die an einer
Oberfläche eines Halbleiterplättchens angeordnet ist, mit einer an die Drain-Zone angrenzenden, schwach
dotierten Schicht des ersten Leitungstyps, mit einer in die freie Oberfläche der schwach dotierten Schicht
eingebrachten stark dotierten Sourcc-Zonc des ersten Leitungstyps, mit einer ebenfalls in die freie Oberfläche
der schwach dotierten Schicht eingebrachten, die Source-Zone in der Oberfläche vollständig umgebenden
Gate-Zone des entgegengesetzten Leitungstyps, mit Drain-, Source- und Gate-Elektroden und mit einer
zur Source-Elektrodc führenden Zuleitung, die einen Teil der Gate-Zone überquert und von dieser
durch eine Isolierschicht getrennt ist.
Ein derartiger Sperrschicht-Feldeffekttransistor ist beispielsweise aus der britischen Patentschrift
1 279395 bekannt. Zur Herstellung eines derartigen Feldeffekttransistors wird ein Verfahren verwendet,
hcidem zur Herstellung der jeweiligen Zonen Masken
verwendet «erden. Dabei wird auf die Oberfläche eines Halbleiterplättchens eine Oxidschicht aufgebracht,
von der wieder ein Teil selektiv entfernt wird, um die Oberfläche des Halbleiterplättchens netzartig
freizusetzen. Durch iiindiffundieren von entsprechenden
Doticriingsstoffen wird zunächst die Gate-Zone gebildet. Nach dem vollständigen Entfernen tier
Oxidschicht wird eine neue Oxidschicht aufgebracht und an den Stellen geätzt, an denen die Source-Zone
entstehen soll. Dann wird ein Teil der die Gate-Zone
überdeckenden zweiten Isolierschicht entfernt, um die
Gate-Elektroden und die Source-Elektroden anbringen zu können. Die Schwierigkeit dabei ist, daß die
Öffnungen in der zweiten Isolierschicht für das Anbringen
der Gate-Elektroden nicht exakt an der Stelle der Öffnungen in der ersten Isolierschicht angeordnet
werden können, die zur Herstellung der Gate-Zone dienten. Wegen dieses Fehlers ist es notwendig, die
Gate-Zone entsprechend größer zu machen, so daß die zum Anbringen der Gate-Elektroden dienenden
öffnungen in der zweiten Isolierschicht auf alle Fälle in den Oberflächenbereich der Gate-Zone fallen.
Durch diese Vergrößerung dar Gate-Zone wird die Gate-Drain-Kapazität erhöht, wodurch sich die
Hochfrequenzeigenschaften des Feldeffekttransistors verschlechtern. Im Hinblick auf eine kompakte Gestaltung
und eine höhere Integration ist es außerdem nicht erwünscht, die Gate-Zone unnötigerweise auszuweiten.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors
der eingangs genannten Art zu schaffen, bei dem die für die Gate-Zone erforderlichen Flächen
so klein wie möglich sind, um die Kapazität zwischen Gate und Drain zu verringern und die Hochfrequenzeigenschaften
des Feldeffekttransistors zu verbessern.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß
1. auf ein stark dotiertes Halbleiterplättchen vom
ersten Leitungstyp, das die Drain-Zone bildet, die schwach dotierte Schicht vom ersten Leitungstyp
als epitaktische Schicht abgeschieden wird, daß
2. in die Oberfläche der epitaktischen Schicht der
Teil der Gate-Zone eingebracht wird, der von der Zjleitung zur Source-Elektrode überquert
wird, daß
3. auf der Oberfläche der epitaktischen Schicht eine
Isolierschicht gebildet wird, daß
4. in der Isolierschicht eine öffnung gebildet wird,
die in ihrem Verlauf dem restlichen Teil der herzustellenden Gate-Zone entspricht und deren
Enden den bereits hergestellten Teil der Gate-Zone überlappen, daß
5. der restliche Teil der Gate-Zone in der Oberfläche der epitaktistrten Schicht hergestellt wird,
indem man einen Doticrungsstoff des dem ersten Leitungstyp entgegengesetzten Leitungstyps
durch die in der Isolierschicht ausgebildete Öffnung einführt, und daß in die öffnung der Isolierschicht
eine Maskenschicht aus einer Substanz, die durch Ätzen ohne Beschädigung der
Isolierschicht entfernt werden kann, eingebracht wird, um den restlichen Teil der Gate-Zone abzudecken,
daß
ft. in dem von der Gate-Zone umschlossenen Oberflächcnbcrcich die Isolierschicht mit einer öffnung
verschen wird und daß durch diese öffnung
ein Doticrungsstoff zur Bildung der Sourcc-Zone
in die Oberfläche der epitaktischen Schicht eingebracht wird, daß
7. die in Schritt .1. hergestellte Maskenschicht entferntwird,
um die Oberfläche des restlichen Teils tier Gate-Zone freizulegen, und daß
8. auf dem restlichen Teil der Gate-Zone die Gafe-EIektrode bzw. auf der Source-Zone die
Source-Elektrode und über dem zuerst gebildeten Teil der Gate-Zone die Zuleitung zur
> Source-Elektrode angebracht wird.
Dadurch, daß dieselbe öffnung in der Isolierschicht zur Herstellung der Gate-Zone und zum Anbringen
der Gate-Elektrode verwendet wird, entsteht das vorher angesprochene Problem nicht, und die Gate-Zone
in kann sehr schmal gemacht werden. Diese schmale
Gate-Zone führt zu einer verringerten Kapazität und zu besseren Hochfrequenzeigenscharten des Feldeffekttransistors.
Einzelne der vorstehend genannten Verfahrens-■>
schritte sind zwar aus der DE-OS 2539021 bekannt,
jedoch werden auch bei dem dort beschriebenen Verfahren die öffnungen, die zum Anbringen der Gate-Elektroden
dienen, erst nach der Herstellung der Gate-Zone in der Isolierschicht angebracht, wodurch
-'" aufgrund des damit verbundene/ Fehlers wiederum
die Gate-Zone breiler gemacht wernen muß, ais es für eine Verbindung mit der Gate-Elektrode notwendig
wäre.
In der folgenden Beschreibung wird in Verbindung
."> mit den Zeichnungen die Erfindung anhand von Ausführungsbeispielen
erläutert. Es zeigen
Fig. IA bis IE schematische Darstellungen zur
Erläuterungeines bekannten Verfahrens zur Herstellung
eines Feldeffekttransistors, wt>bei die Fig. IE
«i eine Draufsicht auf die in der Fig. ID gezeigte Ausführungsform
darstellt,
Fig. 2 A bis 21 schematische Darstellungen zur Erläuterung
des erfindungsgemäßen Verfahrens zur Herstellung von Feldeffekttransistoren gemäß einer
ι- ersten Ausführungsform der Erfindung, wobei die Fig. 2C, 2E, 2G und 21 Draufsichten bezüglich der
Fig. 2B, 2D, 2F und 2H darstellen, und
Fig. 3 A bis 3G schematische Darstellungen zur
Erläuterung einer zweiten Ausführungsform des er-
Hi findungsgemäßen Verfahrens in seinen einzelnen
Vcifahrensstufen.
Zunächst soll ein bekanntes Verfahren zur Herstellung von Feldeffekttransistoren anhand der Fig. I A
bis I E kurz dargestellt werden.
ι. Zunächst wird eine n-Siliciumschicht 12 mit niedriger
Störstellenkonzentration auf einem n^-Siliciumsubstrat
11 unter Ausbildung einer Drain-Zone mittels des Aufwachsverfahrens gebildet. Danach wird
die Oberfläche der n-Siliciumschicht 12 unter Bildung
.(i einesSiliciumoxidfilmsl3oxidiert(Fig. 1 A). Danach
wird ein Teil des Siliciumoxidfilms 13 selektiv entfernt, um die n-Siliciumschicht 12 netzartig freizusetzen.
Hierauf werden p-Dotierungsstoffe, wie Bor, eindiffundiert, um in der Siliciumschicht 12 eine pf-
ii Schicht 14 mit !κ her Störstellenkonzeniration unter
Bildung einer Gate-Zone zu erhalten. Dies ist in Fig. IB dargestellt. Nach der vollständigen Entfernung
der Maske aus dem Siliciumoxidfilm 13 von dct
Oberfläche der Siliciumschicht 12 wird ein anderer
η Siliciumoxidfilm 15 neu auf die Siliciumschicht 12
aufgebracht. Danach werden Teile des Siliciumoxidf ilms 15, die von der Gate-Zone umgeben sind, jeweils
in Form eines Streifens entfernt und n-Dotierungsstoffe, wie beispielsweise Arsen, durch die entfernten
.. Teile cindiffundiert, wobei der Siliciumoxidfilm 15 als
Maske dien*. Dadurch bildet sich auf der Oberfläche der n-Siliciumschicht 12 eine η' -Schicht 16 mit hoher
Störstcllenkon/.cntration aus, die eine Source-Zone
bildet. Dies ist aus Fig. IC ersichtlich. Ein Teil des
die Gate-Zone 14 überdeckenden Siliciumoxidfilms
15 wird dann selektiv geätzt und entfernt. Danach werden Gate-Elektroden 14a und Source-Elektroden
16a an der Gate-Zone 15 und an der Source-Zone J.6 angebracht. Dies zeigt die Fig. ID. Dies erfolgt
durch die entfernten Teile oder Offnungen zur Bildung der Source-Zone. Bei solchermaßen hergestellten Halbleiteranordnungen sind, wie aus Fig. I E ersichtlich ist, die eine Draufsicht zeigt, die Gate-Elektroden 14a und die Source-Elektroden 16a in Form
von ineinandergreifenden Kämmen ausgebildet. Ferner ist im Drain-Bereich 11 auch eine Elektrode 11a
angeordnet, wie dies Fig. 1D zeigt. Bei dem vorstehend beschriebenen Verfahren zur Herstellung eines
Feldeffekttransistors mit vertikalem Kanal ist für die Bildung der Source-Zone eine Öffnung im Siliciumoxidfilm für die Diffusion gleich groß wie die zur Anordnung der Elektroden benötigte Öffnung, so daß
ihre Breite auf die MinirnaigröSe für die SoüfCe-Zune
reduziert werden kann. Für die Gate-Zone 14 muß jedoch der Oxidfilm 15 nach dem Eindiffundieren der
Dotierungsstoffe zur Bildung der Gate-Zone neu ausgebildet werden. Dies erfordert die Bildung einer Öffnung zum Anbringen der Elektrode im Oxidfilm durch
ein Fotoätzverfahren. Das bedeutet, daß die Öffnung in dem zur Herstellung der Gate-Zone 14 dienenden
Oxidfilm eine andere ist als jene Öffnung, die zum Anbringen der Elektroden dient. Aus diesem Grunde
muß die zur Herstellung der Gate-Zone dienende erste Öffnung um einen Betrag größer gewählt werden,
der den Fehler bei der Lokalisierung der zum Anbringen der Elektrode dienenden Öffnung entspricht
(Maskenausrichtungsfehler). Ist beispielsweise die Minimalgröße für die Herstellung der jeweiligen Zone
1,5 μπι und der Maskenausrichtungsfehler ±1,0 μπι,
dann kann die Öffnung im Bereich der Source-Zone
16 1,5 μΐπ betragen, während die Öffnung im Bereich
der Gate-Zone 14 wenigstens 3,5 μτη betragen sollte. Aus diesem Grunde wird die Fläche der Gate-Zone
vergrößert, wodurch sich die Gate-Drain-Kapazität erhöht und das Hochfrequenzverhalten verschlechtert.
Anhand der Fi g. 2 A bis 2 I soll nun eine erste Ausführungsform des erfindungsgemäßen Verfahrens zur
Herstellung eines Feldeffekttransistors beschrieben werden.
Eine n-Siliciumschicht 22 mit einer Stärke von etwa
5 um und einer niedrigen Störstellenkonzentration (beipielsweise so niedrig wie 1 X 10" cm"3) wird auf
einem n+-Siliciumsubstrat 21 mit einer Stärke von etwa 200 μπι und einer hohen Störstellenkonzentration, welche die Drain-Zone darstellt, als epitaktische
Schicht aufgebracht. Die Oberfläche der Siliciumschicht 22 wird unter Bildung eines Siliciumdioxidfilms 23 mit einer Dicke von etwa 300 nm oxidiert.
Dies ist in Fig. 2 A dargestellt Anschließend wird ein Teil des Oxidfilms 23 seitlich entfernt, und zwar in
Form eines Streifens unter Bildung einer Öffnung 23a
und Freilegung eines Teils der Siliciumschicht 22. Unter Verwendung des Oxidfilms 23 als Maske wird ein
p-Dotieningsstoff, wie Bor, in die Siliciumschicht 22
unter Bildung einer ρ+-Schicht 24a mit hoher Störstellenkonzentration eindiffundiert, die einen Teil einer Gate-Zone bildet, wie dies aus Fig. 2B und 2C
ersichtlich ist. Anschließend wird der Oxidfilm 23 ganz von der Oberfläche der Siliciumschicht 22 entfernt und ein anderer Siliciumdioxidfilm 25 neu auf
der freigelegten Oberfläche der Siliciumschicht 22
ausgebildet. Ein Teil des Oxidfilms 25 wird selektiv geätzt und in Form eines umgedrehten Buchstabens E
entfernt, dessen Enden über der p^-Schicht 24a liegen, wodurch ein Teil der Siliciumschicht 22 freigelegt
wird. Auf dem Oxidfilm 25 sowie auf dem freigelegten Teil der Siliciumschicht 22 wird ein mit Bor dotierter
Siliciumoxidfilm (BSG) 20 ausgebildet, der erhitzt wird, damit das Bor des dotierten Oxidfilms 20 in die
Siliciumschicht 22 durch die entfernten Teile des Oxidfilms 25 diffundiert und auf diese Weise eine
ρ'-Schicht 24b in Form eines umgedrehten Buchstaben E bildet, dessen Endteile die ρ+ -Schicht 24a
überlappen. Dies ist in Fig. 2D und 2E illustriert. Diese p+-Schicht 24b und die vorgenannte ρ+-Schicht
24o bilden eine gitterförmige Gate-Zone 24. Danach werden Teile beider Oxidfilme 20 und 25, die von
der Gate-Zone 24 umgeben sind, jeweils selektiv in Form eines Streifens entfernt, um die Siliciumschicht
22 freizulegen. Ein n-Siörslöii, wie Arsen, wird durch
diese entfernten Teile in die Siliciumschicht 22 eindiffundiert, wodurch sich η+-Schichten 26 mit hoher
Störstoffkonzentration (10" cm"1 und darüber) unter
Bildung einer Source-Zone ergeben. Dies ist in Fig. 2F und 2G gezeigt. Anschließend wird die
BSG-Schicht 20 von der Oberfläche des Oxidfilms 25 und der ρ+-Schicht 246 entfernt, und Source-Elektroden 27 und Gate-Elektroden 28 werden auf der
gesamt en Oberfläche der Source-Zone 26 und des Teils 14b der Gate-Zone ausgebildet. Dies ist aus
Fig. 2H und 21 ersichtlich. Die Source-Elektroden 27 erstrecken sich über den TeK 24a der Gate-Zone,
von dem sie durch den OxidfilnJ 25 getrennt sind, und sind zu einer gemeinsamen Elektrodenbahn 27a verbunden. Die Gate-Elektroden 28 erstrecken sich in
umgekehrter Richtung wie die Source-Elektroden und sind zu einer gemeinsamen Elektrodenbahn 28a
verbunden. In Fig. 2H bezeichnet 29 eine Drain-Elektrode, die auf der Unterseite der Drain-Zone 21
vorgesehen ist.
Bei der vorbeschriebenen Herstellungsweise wird eine Öffnung zur Bildung des Teils 24b der Gate-Zone auch zur Bildung der Gate-Elektroden 28 verwendet, so daß die Breite des größeren Teils 24b der
Gate-Zone im wesentlichen auf dieselbe Breite wie die der Source-Zone reduziert werden kann. Eine
Halbleiteranordnung mit einer so schmalen Gate-Zone webt eine verringerte Kapazität und bessere
Hochfrequenzeigenschaften auf.
Nachstehend wird eine andere Ausführungsform des erfindungsgemäßen Verfahrens unter Bezugnahme auf Fig. 3 A bis 3G beschrieben.
In gleicher Weise wie bei der vorgenannten Ausf ühningsform wird eine n-Silkiumschicht 32 mit niedriger Störstellenkonzentration auf einem rt+-Siliciumsubstrat 31, das eine Drain-Zone darstellt, als
epitaktische Schicht aufgebracht. Anschließend wird die Oberfläche der Siüciumscnicht 32 unter Bildung
eines Sfliciumoxidfflms 33 mit einer Dicke von etwa 300 nm ausgebildet. Dies ist in Fig. 3 A gezeigt. Ein
Tefl des Oxidfilms 33 wird in Form eines Streifens entfernt, um einen korrespondierenden Teil auf der
Sflidumschkbt 32 freizulegen. Unter Verwendung des
Oxidfilms 33 als Maske werden p-Dotierungsstoffe, wie Bor, in die Siliciumschicht 32 unter Bildung einer
p+-Zone 34a eindiffundiert, wodurch ein Teil der
Gate-Zone gebildet wird. Dies ist in Fig. 3 B gezeigt. Danach wird der Oxidfilm 33 inseesamt von der
Oberfläche der Silieiumschichl 32 entfernt und ein Siliciumnitridfilm
(Si1N4-FiIm) 35 auf die gesamte
Oberfläche der Schicht 32 aufgedampft. Anschließend werden die Teile des Si,N4-F;ilms 35 außer auf den
Teilen, die später die Source-Zone und eine zweite ρ'-Zone zur Bildung der restlichen Gate-Zone bilden,
geätzt und von der Oberfläche der .Silieiumschichl 32entffrnt,wiediesinFig. 3C gezeigt ist. Unter Verwendung
des Si,N4-FiImS 35 als Maske wird die freiliegende
Oberfläche der Siliciumschicht 32 einschließlich der Oberseite der ersten ρv-Zone 34a bis
zu einer Tiefe von etwa 0,3 (im geätzt, wie dies aus Fig. 3D ersichtlich ist. Anschließend wird der abgeätzte
Teil oxidiert, um einen selektiven SiO2-FiIm 36 oberhalb der Siliciumschicht 32 zu bilden. Anschließend
wird der Teil des Si,N4-Films 35 oberhalb jener Teile außer jenem, der nachher die Source-Zone bildet,
geätzt und entfernt. Folglich ist die Siliciumschicht 32 in Form eines Buchstaben E freigelegt, in der die
zweite ρ'-Zone nachträglich gebildet wird. Auf die
Isolierfilme 35 und 36 sowie auf den freigelegten Teil der Siliciumschicht 32 wird ein mit Bor dotierter SiIiciumoxidfilm
(BSG-FiIm) 37 aufgedampft, der erhitzt wird, damit das im BSG-FiIm 37 enthaltene Bor in
die Siliciumschicht 32 diffundiert und auf diese Weise die zweite p*-Zone 34fr bildet. Dies ist in Fig. 3E
dargestellt. Die zweite ρ *-Zone 34b hat die Form des Buchstabens E und bildet die Gate-Zone in geschlossener
Form zusammen mit der streifenförmigen ersten ρ+ -Zone 34fl. Anschließend werden Teile der Isolierfilme
35 und 27, die von der Gate-Zone umgeben werden, in Form eines Streifens entfernt, um die SiIiuumschicht
32 teilweise freizulegen. Ein n-Dotierungsstoff, wie Arsen, wird durch diese entfernten
Teile in die Siliciumschicht 32 diffundiert, wodurch sich eine η+ -Schicht 38 als Source-Zone ausformt.
Dies ist in Fig. 3F gezeigt. Ferner wird die BSG-Schicht 37 auf der zweiten ρ+-Zone 34i>
der Gate-Zone entfernt, um die Zone 34b freizulegen, und Gate-Elektroden 39 und Source-Elektroden 40 werden,
wie dies aus Fig. 3G ersichtlich ist, auf der Zone 34b der Gate Zone bzw. der Source-Zone 38 ausgebildet.
Eine Drain-Elektrode 41 wird auf der Unterseite des Substrates 31 vor oder nach der Ausbildung
der Source- und Gate-Elektroden vorgesehen und auf diese Weise der Kanal-FET vervollständigt.
Bei dem vorgenannten Herstellungsverfahren wird eine Gate-Zone erhalten, die aus einem ersten Teil
besteht, der sich quer zu den Source-Elektroden erstreckt, und einem zweiten Teil, der praktisch als Gate
wirkt. Diese Teile werden in unterschiedlichen Verfahrensstufen gebildet. Der erste Teil bewirkt nur die
Verhinderung des Einfließens eines unkontrollierten Stroms von der Seite. Deshalb brauchen die Diffusionsverfahren
zur Ausbildung der respektiven Teile nicht unter gleichen Bedingungen durchgeführt zu
werden und es können unterschiedliche Diffusionsarbeitsweisen, Dotierungsstoffe, Konzentrationen und
Diffusionstiefen angewandt werden. Beispielsweise liegt die Dotierungsstoff konzentration der Gate-Zone
im allgemeinen hei einem ziemlich hohen Wert (etwa
I χ |0;" cm '), obwohl eine sehr hohe Konzentration
für die erste Diffusion, d. h. für den ersten Teil, nicht erforderlich ist. Bei dem zweiten beschriebenen Verfahren
wird, wenn eine hohe Konzentration bei der ersten Diffusion angewandt wird und das Silicium mittels
einer oft angewandten Lösungsmischung aus Flußsäure, Salpetersäure und Essigsäure, geätzt wird,
die Ätzgeschwindigkeit in den Diffusionsteilen allein erhöht, was zu einer Niveaudifferenz zwischen diesen
Diffusionssteilen und der Siliciumschicht führt. Dies führt zu unerwünschten Ergebnissen. Folglich sollte
die Dotierungsstoffkonzentration des ersten Teils der Gate-Zone vorzugsweise niedriger sein als jene für
den zweiten Teil. Bei einem Hochfrequenz-Feldeffekttransistor wird der Spalt zwischen Gate und Drain
oftmals soweit wie möglich verringert, um die erforderliche Widerstandsspannung zu erhalten. Wird die
erste Diffusion im Vergleich zur zweiten zu tief durchgeführt, wird der Abstand zwischen Gate und
Drain in unerwünschter Weise reduziert. Aus diesem Grund sollte die erste Diffusion vorzugsweise etwas
weniger tief als die zweite Diffusion ausgeführt werden.
Obwohl bei beiden vorgenannten Ausführungsformen des Verfahrens ein BSG-FiIm als Diffusionsquelle
für den zweiten Teil der Gate-Zone verwendet wurde, kann jedoch auch Bornitrid (BN) oder das Ionenimplantationsverfahren
für diesen Zweck angewandt werden. In diesen Fällen muß jedoch die Oberfläche der Gate-Zone mit BSG oder einer anderen
Substanz bedeckt werden, die durch Ätzen ohne Beschädigung des Oxidfilms entfernt werden kann, damit
nicht die Dotierangsstoffe beim späteren Diffusionsprozeß zur Bildung der Source-Zone auch in die
Gate-Zone diffundieren. Da die Source-Diffusion wesentlich weniger tief als die Gate-Diffusion durchgeführt
wird, wird jedoch kein wesentlicher nachteiliger Effekt verursacht, wenn die n-Dotierungsstoffe
mehr oder weniger aufgrund eines unvollständigen Maskierungseffektes in einen Teil der Gate-Zone eindiffundieren.
Die Dotierungsstoffe für das Gate sind nicht auf Bor beschränkt, es können auch Gallium und
andere geeignete Substanzen eingesetzt werden. Bei dem Verfahren gemäß der zweiten Ausführungsform
ist es wünschenswert, daß ein SiO2-FiIm mit sehr geringer
Dicke von 50 bis 100 nm zwischen dem Si3N4-FiIm
und der Siliciumschicht ausgebildet wird, um zu verhindern, daß die Siliciumschicht durch den Unterschied
der Koeffizienten der thermischen Ausdehnung zwischen Film und Schicht zerstört wird. Bei dieser
Ausführungsform ist es nicht erforderlich, daß die Oberfläche der Siliciumschicht geätzt wird.
Obwohl das erfindungsgemäße Verfahren hier im Detail nur unter Bezugnahme auf n-Kanal-FETs beschrieben
wurde, ist es offensichtlich, daß auch Feldeffekttransistoren mit p-Kanälen hergestellt werden
können und umfaßt werden. In diesem Fall sind phosphordotierte Oxide oder arsendotierte Oxide als Diffusionsquelle
für das Gate geeignet.
Hierzu 4 Blatt Zeichnungen
Claims (8)
1. auf ein stark dotiertes Halbleiterplättchen
(21) vom ersten Leitungstyp, das die Drain-Zone bildet, die schwach dotierte Schicht
vom ersten Leitungstyp als epitaktische Schicht (22) abgeschieden wird, daß
2. in die Oberfläche der epitaktischen Schicht
(22) der Teil (24a) der Gate-Zone (24) eingebracht
wird, der von der Zuleitung zur Source-EIektrode (27) überquert wird, daß
3. auf der Oberfläche der epitaktischen Schicht (22) eine Isolierschicht (25) gebildet wird,
daß
4. in der Isolierschicht (25) Jne öffnung gebildet
wird, die in ihrem Verlauf dem restlichen Teil (24b) der herzustellenden Gate-Zone
(24) entspricht und deren Enden den bereits hergestellten Teil (24a) der Gate-Zone (24)
überlappen, daß
5. der restliche Teil (24b) der Gate-Zone (24)
in der Oberfläche der epitaktischen Schicht (22) hergestellt wird, indem man einen Dotierungsstoff
des dem ersten Leitungstyp entgegengesetzten Leitungstyps durch die in der Isolierschicht (25) ausgebildete öffnung einführt,
und daß in die öffnung der Isolierschicht eine Maskenschicht (20) aus einer
Substanz, die durch Ätzen ohne Beschädigung der Isolierschicht (25) entfernt werden
kann, eingebracht wird, um den restlichen Teil (24b) der Gate-Zone (24) abzudecken,
daß
6. indem von der Gate-Zone (24) umschlossenen
Oberflächenbereich die Isolierschicht
(25) mit einer öffnung verschen wird und
daß durch diese öffnung ein Doticrungsstoff zur Bildung der Source-Zone (26) in die
Oberfläche der epitaktischen Schicht eingebracht wird, daß
7. die in Schritt 5. hergestellte Maskenschicht (20) entfernt wird, um die Oberfläche 'es
restlichen Teils (24h) der Gate-Zone (24) festzulegen, und daß
8. auf dem restlichen Teil (24h) der Gate-Zone
(24) die Gateelektrode bzw. auf der Sourcc-Zone
(26) die Sourcc-Elcktrodc und über dem zuerst gebildeten Teil (24«) der Gate-Zone
(24) die Zuleitung zur Source-EIektrode angebracht wird.
2, Verfahren nach Anspruch I, dadurch gekennzeichnet,
daß nach dem Verfahrensschritt 2. in einem Verfahrensschritt
2a auf die Oberfläche der epitaktischen Schicht (22) eine Si^N4-Schicht in einem Bereich aufgebracht
wird, in dem die Source-Zone (26) und der restliche Teil der Gate-Zone (24)
gebildet werden, daß
2b der von der Si^-Schicht freie Teil der epitaktischen
Schicht (22) unter Einschluß des bereits gebildeten Teils (24a) der Gate-Zone (24) oberflächlich abgeätzt wird, daß
3' auf der abgeätzten Oberfläche der epitaktischen Schicht (22) eine Oxidschicht gebildet
wird, und daß
4' die dem restlichen Teil der Gate-Zone (24) entsprechende öffnung nicht in der Oxidschicht
angebracht wird, sondern durch Entfernen des außerhalb der Source-Zone (26) liegenden Teils der Si3N4-Schicht hergestellt
wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß als Maskenschicht eine Schicht verwendet wird, die einen Dotierungsstoff enthält,
der den zum eisten Leitungstyp entgegengesetzten Leitungstyp erzeugt, und daß durch Erwärmen der
Dotierungsstoff zur Bildung des restlichen Teils (24b) der Gate-Zone (24) in die Oberfläche der
'jpitaktischen Schicht (22) eindiffundiert wird.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14021476A JPS5365078A (en) | 1976-11-24 | 1976-11-24 | Production of junction type field effect transistor |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2752335A1 DE2752335A1 (de) | 1978-06-01 |
| DE2752335B2 true DE2752335B2 (de) | 1980-06-19 |
| DE2752335C3 DE2752335C3 (de) | 1981-02-26 |
Family
ID=15263563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2752335A Expired DE2752335C3 (de) | 1976-11-24 | 1977-11-23 | Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors mit einem vertikalen Kanal |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPS5365078A (de) |
| DE (1) | DE2752335C3 (de) |
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| US4175317A (en) | 1979-11-27 |
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| JPS5365078A (en) | 1978-06-10 |
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