DE3133759A1 - Feldeffekttransistor - Google Patents

Feldeffekttransistor

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Description

Die Erfindung bezieht sich auf einen Feldeffekttransistor, insbesondere einen solchen nach dem Oberbegriff des Patentanspruchs 1, und auf Verfahren zur Herstellung dieses Feldeffekttransistors.
Bei der Fertigung von Feldeffekttransistoren, wie z.B. MOS- und V-MOS-Feldeffekttransistoren sind im allgemeinen eine große Zahl von Maskierungs- und Diffusionsvorgängen erforderlich. Die Zahl der während des Herstellungsverfahrens möglicherweise eingeführten Fehler nimmt zu mit der Anzahl von Verfahrensschritten. Fehler haben in aller Regel den Ausfall des Fertigungserzeugnisses und eine Her absetzung der Ausstoßziffern zur Folge, d.h. der Zahl brauchbarer Transistoren, die bei dem Herstellungsprozeß auf einem Plättchen gebildet werden. Dadurch werden natur gemäß die Kosten der einzelnen Stücke erhöht, weil ein we sentlicher Kostenanteil auf das Halbleiterplättchen entfällt, in dem die Halbleiteranordnungen gebildet werden. Durch die Zahl der Verfahrensschritte werden auch die Herstellungskosten erhöht, da zusätzliche Einrichtungen oder ein längerer Gebrauch der Einrichtungen und zusätzli cher Arbeitsaufwand erforderlich werden. Zur Diffusion werden kostspielige Einrichtungen benötigt. Daher werden durch Kleinhaltung der Zahl von Diffusionsvorgängen die Herstellungskosten der Halbleiteranordnungen herabgesetzt.
Die bisher üblichen V-MOS-Anordnungen enthalten eine Source-Zone, die einen Übergang mit dem Halbleiterkörper bildet, der durch Zusammenwirken mit den übrigen Zonen
zur Entstehung eines parasitären Transistors führen kann. Dadurch entstehen dv/dt-Probleme und Schwierigkeiten hinsichtlich der Betriebssicherheit und der Verriegelung (latching).
Der Erfindung liegt die Aufgabe zugrunde, einen Feldeffekttransistor der zur Rede stehenden Art zu schaffen, dessen Herstellung eine möglichst kleine Zahl von Maskierungsvorgängen und, jedenfalls bei vielen-Ausführungsformen, keine Diffusionen erfordert, so daß ein hoher Ausstoß an brauchbaren Fertigungsstücken bei besonders geringem Aufwand an Arbeit und Fertigungseinrichtungen erreicht wird. Ein solcher Feldeffekttransistor soll eine zugleich als Maske während des Herstellungsvorgangs verwendete metallene Source-Zone haben. Er soll ferner die Möglichkeit bieten, als Mehrzellen-(Leistungs-Feldeffekttransistor ausgebildet zu werden, aer.-Maskendefekte akkommodiert.
Diese Aufgabe wird erfindungsgemäß mit den in dem Patentanspruch 1 angegebenen Merkmalen gelöst.
Der Feldeffekttransistor weist einen Körper aus HaIbleitermaterial von einem Leitfähigkeitstyp auf mit einer Drain-Zone, die mindestens einen gleichrichtenden übergang mit dem Halbleiterkörper bildet. Eine metallene Source-Zone steht mit dem Halbleiterkörper auf einer Seite des
\
Überganges und in einem Abstand von diesem in Berührung.
Die Drain-Zone dient zum Auffangen von Ladungsträgern, welche durch einen in dem Halbleiterkörper zwischen Source-Zone und Drain-Zone induzierten Kanal fließen. Eine isolierende Schicht über und zwischen der Source-Zone und dem Über-
gang ist von einer Gate-Elektrode überlagert, die einen Inversionsbereich oder -kanal in dem Halbleiterkörper zwischen der Source-Zone und dem übergang induziert.
Die Erfindung betrifft ferner ein Verfahren zur Herstellung eines Feldeffekttransistors, bei dem die metallene Source-Zone beim Herstellungsprozeß als Maske verwendet wird.
Im folgenden ist die Erfindung anhand der in den Zeichnungen dargestellten Ausführungsbeispiele näher erläutert. F i g . 1 zeigt die perspektivische Ansicht, teilweise im Schnitt, einer möglichen Ausfuhrungsform eines Feldeffekttransistors gemäß der Erfindung;
Fig. 2A bis 2N veranschaulichen Verfahrensschritte bei der Herstellung der Ausführungsform nach Fig. 1 gemaß dem Verfahren nach der Erfindung;
Fig. 3 ist die Schnittansicht einer weiteren Ausführungsform eines Feldeffekttransistors nach der Erfindung,
Fig. h eine Schnittansicht einer ähnlichen Ausführungsform wie der von Fig. 3> jedoch mit einer zusätzlichen diffundierten Zone, die einen verbesserten Kontakt zwischen Source-Zone und Halbleiterkörper ergibt,
Fig. 5 die Schnittansicht einer ähnlichen Ausführungsform wie Fig. 3, jedoch mit Vertauschung des Leitfähigkeitstyps der Zonen des Halbleiterkörpers;
Fig. 6a bis 6F zeigen eine andere Anordnung und veranschaulichen die Verfahren zu deren Herstellung gemäß einer weiteren Ausführungsform der Erfindung;
Fig. 7 ist die Schnittansicht wiederum einer anderen Ausführungsform gemäß der Erfindung;
Fig. 8A bis 8D veranschaulichen die Auswirkung von Defekten bei einem Mehrzellen-Feldeffekttransistor gemäß der Erfindung.
Bei der in Fig. 1 perspektivisch dargestellten Ausführungsform besteht das Substrat 11 aus hochdotiertem Material von einem Leitfähigkeitstyp, und zwar vom p++ Typ. Eine leichtdotierte Zone 12 vom gleichen Leitfähigkeitstyp, aber diesmal vom p- Typ, ist auf der einen Seite des Substrats angebracht. Eine leichtdotierte Zone 13 vom entgegengesetzten Leitfähigkeitstyp, n-, bildet einen Übergang 14 mit der Zone 12. Der das Substrat bildende Halbleiterkörper 11 dient zur Leitung von Ladungsträgern zu der darunterliegenden Drain-Elektrode 16. Eine metallene Source-Zone 17 steht in inniger Berührung mit der Schicht 13. Die Source-Zone 17 besteht aus einem Metall, das einen ohmschen Kontakt mit der Schicht 13 bildet.. Eine Isolierschicht 18 überlagert die gesamte Oberseite der Anordnung. 2n Auf der Isolierschicht ist eine leitende Gate-Zone 19 so angeordnet, daß sie sich über die Source-Zone 17 und den übergang 14 hinaus erstreckt. Die Schicht 19 induziert einen leitfähigen Kanal (Inversionsschicht) in der n- Zone, die eine ohmsche Verbindung zwischen dem Source-Metall 17 und der Schicht 12 herstellt, sobald eine Gate-Spannung angelegt wird. Gegen Kratzer \x. dgl. ist die Anordnung durch eine Schutzschicht 21 geschützt. Durch das Isoliermaterial 21, die Gate-Zone 19, die Isolierschicht 18 hin-
durch ist eine Source-Elektrodenöffnung 22 ausgebildet. Diese ermöglicht einen leitenden Anschluß an die Source-Zone 17. Ferner ist in der Isolierschicht 21 eine Gateöffnung 23 ausgebildet, um einen Elektrodenanschluß an die Gate-Zone 19 herzustellen. Es besteht ein ohmscher Kontakt zwischen dem Drain-Anschluß 16 und dem Halbleiterkörper 11.
Die Anordnung arbeitet in der Weise, daß eine Spannung zwischen Source- und Drain-Elektrode angelegt und die Ladungsträgerströmung durch den induzierten Kanal gesteuert oder gegattert wird, indem die Spannung an der Gate-Elektrode 19 verändert wird, wodurch ein Entleerungskanal in der Schicht 13 gebildet wird. Dabei ist zu beachten, daß ein Kanal in der Schicht 13 sowohl an der Nut als auch an den schrägen Seitenwänden des Mesa-Aufbaues induziert wird. Eine solche Anordnung unterscheidet sich offensichtlich von einem gewöhnlichen Feldeffekttransistor insofern als er nur Zonen aus Halbmaterial vom n- Typ und vom p- Typ, die einen einzigen übergang bilden, und eine metallene Source-Zone aufweist. Dies steht im Gegensatz zu einem normalen Feldeffekttransistor, bei dem drei Zonen und zwei Übergänge vorhanden sind.
Es ist ferner zu sehen, daß der Gate-Leiter sich an den Seitenwänden des Mesa-Aufbaues erstreckt und eine FeIdplatte bildet, die auch die Induzierung eines Kanals bewirkt. Wenn die Gate-Zone dasselbe Potential hat wie die Source-Zone, wirkt sie als Feldplatte. Wenn sie negativ
: ι * » s .si t -.
gemacht wird, als ρ- Kanalvorrichtung, wirkt sie als MOS-Vorrichtung mit vorgegebenen Schwellen- und ID_-Eigenschaften.
Mit dem Feldeffekttransistor gemäß der Erfindung werden verschiedene Schwierigkeiten überwunden, die bei den bisherigen Feldeffekttransistoren auftraten. Es ist kein Emitter vorhanden, der einen parasitären Transistor bilden könnte. Es besteht ein bedeutend größerer Bereich sicherer Arbeitsweise. Die Zahl der Bearbeitungsstufen ist wesentlich kleiner als bei der Fabrikation der üblichen Anordnungen. .
Anhand der Fig. 2A bis 2N seien im folgenden die Stufen der Herstellung einer Vorrichtung, wie sie in Fig. 1 gezeigt ist, beschrieben und erläutert. Nach Fig. 2A dient als Ausgangsmaterial ein Siliziumsubstrat 11. Das Silizium ist 100 orientiert und hochdotiert. Das plattchenförmige Siliziumsubstrat ist mit p++ gekennzeichnet. Das Dotierungsmaterial ist vorzugsweise ein langsamer Diffusor.
Das Dotierungsmaterial kann z.B. Bor sein bis zu einer 20 Dotierungskonzentration von mehr als 10 . Diese schwere Dotierung verkleinert den Widerstand der Vorrichtung, wenn sie eingeschaltet wird,und hilft mit bei der Herstellung eines rückseitigen ohmschen Drain-Anschlusses 16.
Der nächste Schritt bei der Ausbildung der Vorrichtung besteht darin, eine epitaxiale Zone 12 gemäß Fig. 2B auf der Oberseite des Substrates 11 zu ziehen. Die epitaxiale Zone wird mit einer niedrigen Dotierungskonzentration ge-
ΛΛ
zogen, um eine p- Zone auszubilden. Die Zone kann z.B. Bor als Dotierungsmittel bis zu einer Konzentration von zwisehen 10 und 10 ' enthalten. Für Vorrichtungen, bei denen der Widerstand nicht von größerer Wichtigkeit ist, kann diese Schicht dadurch eliminiert werden, daß ein leicht dotiertes Substrat 11 benutzt wird. Für Vorrichtungen, bei denen die Durchbruchsspannung niedrig ist, ist diese Schicht auch nicht erforderlich. Ferner kann, um sehr leicht dotierte epitaxiale Schichten auf einem sehr stark dotierten Substrat zu erhalten, eine Zwischensicht von mäßig schwerer Dotierung vorgesehen werden. Diese Auswahlen können von dem Fachmann aufgrund der Kenntnis der Arbeitseigenschaften der Vorrichtung getroffen werden. Es genügt zu sagen, daß in der beschriebenen Vorrichtung das Substrat hochdotiert und mit einer leicht dotierten Epitaxialsehicht versehen ist. Als nächstes wird eine leicht dotierte Schicht 13 vom entgegengesetzten Leitfähigkeitstyp, hier n-, durch epitaxiales Wachsenlassen oder Implantierung gezogen oder sie wird in die Epitaxialschicht 12 diffundiert, um den pn-übergang I^ gemäß Fig. 2C zu bilden. Die Fremdstoffkonzentration der Dotierung in dieser Schicht bestimmt die Schwellen- und Durchschlagsspannung und damit die Mindestdicke, bis zu welcher die Schicht 13 gezogen werden muß. Es ist ganz allgemein erwünscht, die nach Möglichkeit kürzeste Länge des Kanals zu erreichen. Bei einer mit einer Nut versehenen Vorrichtung beträgt die Kanallänge, wie dargestellt, etwa das 1,23-fache der Dicke der Schicht.
; s a s Λ -»-ϊ *■ s * * » ■ ϊ * 1 j
Der nächste Schritt besteht darin, das Source-Metall entsprechend Fig. 2D aufzubringen. Zur Herstellung der Source wird durch Aufdampfen oder auf andere Weise die Metallschicht 17 gebildet, die an der epitaxialen Schicht 13 anhaftet und einen ohmschen Kontakt mit ihr bildet. Das Metall wird mit einer Photoresistschxcht 24, Pig. 2E, bedeckt, die so behandelt wird, daß Maskenteile 26, Fig. 2F, verbleiben, und dann geätzt, um das freigelegte Metall zu entfernen und die Source-Elektroden 17 auf der Oberfläehe der Schicht 13, Fig. 2G, zu bilden. Es ist dies die erste Maskierungsstufe bei der Herstellung der Halbleiteranordnung nach Fig. 1.·
Der nächste Schritt besteht darin, das Plättchen einer Ätzlösung auszusetzen, die vorzugsweise das Silizium ätzt, um die mit einem flachen Boden versehene V-Nut zu bilden und die Seitenwände 27 des mesaartigen Aufbaues gemäß Fig. 2H zu begrenzen. Es ist wichtig,ein Ätzmittel zu verwenden, welches das Metall nicht angreift; daher sind für diesen Zweck organische Ätzmittel gut geeignet. Die V-Nut wird so tief geätzt, daß sie die epitaxiale Schicht vom Typ p- durchdringt und dann beendet wird, wie dies in Fig. 2H gezeigt ist. Auf diesen Schritt erfolgt eine Waschung, um den Photoresist zu entfernen. Danach wird eine zweite Metallätzstufe durchgeführt, um die Kanten der Source-Zone abzurunden und die in Fig. 21 gezeigte Struktur zu bilden.
Der nächste Schritt des Herstellungsverfahrens besteht darin, die Gate-Oxid- oder Isolierschicht 18 zu bilden, wie in Fig. 2J gezeigt. Die Gate-Isolation wird bei relativ niedrigen Temperaturen aufgedampft oder wachsen gelassen, welche unterhalb des eutektischen Punktes von Source-Metall und Silizium liegen. Die Isolation muß frei von Nadellöchern sein. Dem Niederschlag, der insbesondere durch Aufdampfen erfolgen kann, kann eine Oxidation des Source-Metalls vorangehen, wenn dies für eine gute Adhäsion zweckdienlich erscheint.
Der nächste Schritt besteht darin, die Gate-Metallschicht 19 aufzubringen. Dies kann durch Aufdampfen einer Metallschicht über der ganzen Fläche geschehen, wie in Fig. 2K gezeigt. Danach wird eine weitere Oxid- oder Isolierschicht 21 auf der Oberfläche der Metallschicht, Fig. 2L, gezogen oder niedergeschlagen. Die Fläche wird dann maskiert und geätzt, um das Gate-Elektrodenfenster 23, Fig. 2M, zu bilden. Eine weitere Maskierungs- und Ätzstufe dient zur Ausbildung eines Source-Fensters 22, Fig. 2N.
Die Ausführungsform eines Feldeffekttransistors gemäß Fig. 3 ist ähnlich derjenigen von Fig. 1 und 2. Jedoch wird hierbei nach dem Aufdampfen oder Ziehen der ersten Isolierschicht 18 diese maskiert und geätzt, um ein Source-Kontaktfenster 31 auszubilden. Dann wird die metallene Gate-Zone 19 auf die maskierte Oberfläche aufgedampft und geätzt, so daß eine Gate-Zone 32 in der V-Nut und eine Source-Anschluß- und Feldelektrode 33 hergestellt werden.
Ail·
Darauf wird eine isolierende Schutzschicht 34 aufgedampft oder gezogen und es werden Fenster 36 und 37 ausgebildet, um Elektrodenanschlüsse an die Source-Elektrode und die Gate-Elektrode herzustellen.
Wenn die n- Zone leicht dotiert wird, kann es erwünscht sein, eine Einsatzzone von höherer Dotierung vorzusehen, um einen guten ohmschen Kontakt zwischen dem Source-Metall und dem Halbleitermaterial zu erhalten.Fig. 4 zeigt eine Anordnung ähnlich derjenigen von Fig. 3 mit einer Einsatzzone 38 von höherer Dotierung. Diese Einsatzzone kann durch eine Diffusionsstufe hergestellt werden und erfordert daher eine zusätzliche Maskierung und Diffusion. In Fig. 5 ist eine Anordnung gezeigt, die im wesentlichen identisch ist mit derjenigen von Fig. 3. Jedoch sind hier die Leitfähigkeitstypen vertauscht insofern als der das Substrat bildende Halbleiterkörper vom n- Typ ist und eine epitaxiale oder diffundierte oder implantierte Schicht vom p- Typ enthält und mit dieser den Übergang 14 bildet.
Die Erfindung kann auch bei einer Anordnung von der Art wie sie in Fig. 6F gezeigt ist angewendet werden. Die Anordnung enthält einen Körper vom n- Typ 41 mit einer diffundierten Einsatzzone 42 vom p- Typ zur Bildung des Überganges 43. Eine metallene Source-Elektrode 44 steht im unmittelbaren Kontakt mit der darunterliegenden Zone 42 vom p- Typ. Eine Oxidschicht 46 überlagert die Source-Elektrode und erstreckt sich über die Zone 47 hinaus, in welcher der Kanal oder die Inversionsschicht für die ge-
gatterte Vorrichtung gebildet wird. Die Inversionsschicht in der Zone 47 wird durch die Gate-Elektrode 48 gesteuert, die in der Oxid- oder Isolierschicht 46 ausgebildet ist und sich über die Source-Elektrode 44 und über den pn-übergang 43 zwischen der p- und der n- Zone hinaus erstreckt.
Die in Fig. 6F gezeigte Anordnung kann z.B. durch Auswahl eines Substrats 41 vom n- Typ hergestellt sein, s. Fig. 6a. Danach wird das Substrat mit einer Isoliermaske 49 versehen und eine Einsatzdiffusionszone 42 vom p- Typ durch bekannte Diffusionsverfahren hergestellt, s. Fig. 6B. Der nächste Schritt besteht darin, eine überlagernde Metallschicht · 44 auszubilden, welche den ohmschen Kontakt mit der Zone vom p- Typ herstellt und sich über die Isolierschicht 49 hinaus erstreckt, s. Fig. 6C. Danach wird durch geeignetes Maskieren und Ätzen die Metallschicht und die darunterliegende Isolierschicht entfernt, so daß der Source-Kontakt 44 verbleibt, s. Fig. 6D. Darauf wird eine Isolierschicht 46 gezogen oder bei niedriger Temperatur aufgedampft, welche über der Oberfläche der Anordnung und der Source-Zone liegt. Auf der Isolierschicht wird eine Gate-Metallschicht 48 ausgebildet, welche die Kanalzone 47 und das Source-Metall 44 überlagert.
Statt einer Anordnung mit einer V-Nut mit flachem Boden kann . durch entsprechende Auswahl der kristallographischen Orientierung oder des XtζVerfahrens auch ein Kanal mit U-Profil bei dem Xtzvorgang hergestellt werden. Eine solche Anordnung mit ü-förmigem Kanalquerschnitt der
Nut ist in Pig. 7 gezeigt. Im übrigen entsprechen die Bezugsziffern von Pig. 7 denjenigen von Pig. 3·
Feldeffekt-Leistungstransistoren können eine Mehrzahl von Zellen aufweisen. Bei den üblichen Anordnungen verursacht ein Defekt der Photomaske oder des Photoresistverfahrens oder Verschmutzung den Ausfall der Anordnung. Gemäß der Erfindung braucht ein Defekt oder eine Verschmutzung keinen Ausfall der ganzen Anordnung zur Folge zu haben. Dies ist zu verstehen anhand der Fig. 8A bis 8D.
Fig. 8a ist eine Draufsicht einer Anordnung mit zwei Zellen, von denen jede der oben beschriebenen Art entspricht. Die mit Nummern versehenen Bereiche zeigen mögliche Defekte oder Verschmutzungen an. Fig. 8B veranschaulicht, daß der Defekt 1 die beiden Gate-Plächen kurzschließt, was eine Vergrösserung der Gate-Kanalbreite bedeutet. Fig. 8C zeigt, daß der Defekt 2 eine Verkleinerung der Gate-Kanalbreite zum Ergebnis hat. Der Defekt 3 bedeutet eine Zunahme der Gate-Kanalbreite durch Hinzufügung einer kleinen Gate-Zone in dem Feldbereich, s. Fig. 8D.
In jedem Falle deckt das Oxid den fehlerbehafteten Bereich ab und jeder Bereich wird durch die Gate-Zone überdeckt. In jedem Fall ist die Gate-Zone bis zu einer vorgeschriebenen Tiefe geätzt (V-Nuten mit konischem Querschnitt), um die Möglichkeit auszuschalten, daß breitere V-Nuten tiefer gehen als die standardmäßige V-Nut.
Es wurde hier ein Feldeffekttransistor beschrieben, bei dem die Source-Zone durch eine Metallelektrode gebildet
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wird, die einen ohmschen Kontakt mit dem darunterliegenden Halbleitermaterial herstellt. Zwischen der Sperre und einem benachbarten, in einem Abstand befindlichen gleichrichtenden Übergang ist eine Zone aus dem Halbleitermaterial angeordnet. Über dieser Zone wird eine Gate-Elektrode von einer isolierenden Schicht getragen, die dazu dient, eine Inversionsschicht vorzusehen und einen leitenden Kanal oder eine leitende Schicht zwischen der metallenen Source-Elektrode und dem in einem Abstand befindlichen übergang herzustellen.
Bei der Ausführungsform nach Fig. 6P sind Kontaktanschlüsse für Source-, Gate- und Drain-Elektrode vorgesehen.
■1*
Leerseite

Claims (1)

  1. SILICONIX INCORPORATED,
    Santa Clara, Kalif. 95
    (V.St.A.)
    Feldeffekttransistor
    Patentansprüche:
    rlj Feldeffekttransistor mit einer ersten Zone aus Halbleitermaterial von einem Leitfähigkeitstyp, einer Zone vom entgegengesetzten Leitfähigkeitstyp, die mit der erstgenannten Zone einen gleichrichtenden übergang bildet, der sich zu einer Oberfläche der erstgenannten Zone erstreckt, dadurch gekennzeichnet, daß eine Source-Metallschicht (17) in Berührung mit der Zone vom entgegengesetzten Leitfähigkeitstyp (13) auf deren von dem Übergang (I1O entfernter Seite steht, daß eine Drain-Zone (16) auf der anderen Seite des Überganges (IiJ) angeordnet ist, daß eine Isolierschicht (18) oberhalb der Source-Elektrode (17) und über dem Übergang (1*0 verläuft und eine Gate-Elektrode (19) von der Isolierschicht (18) oberhalb der
    Source-Elektrode (17) und über dem übergang (14) verlaufend getragen wird, die dazu dient, einen Kanal in der darunterliegenden Zone vom entgegengesetzten Leitfähigkeitstyp (13) zu induzieren.
    2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Zone vom entgegengesetzten Leitfähigkeitstyp (13) eine Schicht aufweist, die einen planaren übergang (I1O mit der Zone vom ersten Leitfähigkeitstyp (12) bildet, und daß eine Nut durch die Zone vom ent- gegengesetzten Leitfähigkeitstyp (13) bis in die Zone vom ersten Leitfähigkeitstyp (12) hindurchreicht, um die Oberfläche zu bilden, zu der sich der Übergang (I1I) erstreckt.
    3. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Zone vom entgegengesetzten Leitfähigkeitstyp (13) eine Einsatzzone (inset region) ist und der Übergang sich zu der Oberseite hin erstreckt.
    h. Feldeffekttransistor mit einer Drain-Zone aus Halbleitermaterial von einem Leitfähigkeitstyp, einer Zone vom entgegengesetzten Leitfähigkeitstyp, die einen planaren Übergang mit der Drain-Zone bildet, einer Metallschicht, die einen ohmschen Kontakt mit der Zone vom entgegengesetzten Leitfähigkeitstyp bildet, einer Nut in dem Transistor, die sich durch die Metallschicht und die Zone vom entgegengesetzten Leitfähigkeitstyp hindurch in die Drain-Zone erstreckt, so daß der Übergang freigelegt ist, einer auf der Anordnung gebildeten Isolierschicht, die sich mindestens zwischen der Metallschicht und der Drain-Zone erstreckt, und einer in der Oxidschicht gebildeten, sich
    zwischen der Metallelektrode und über den Übergang zu der Drain-Zone erstreckenden Gate-Elektrode.
    5. Feldeffekttransistor nach Anspruch 4, dadurch gekennzeichnet, daß die Gate-Elektrode aus Metall besteht. 6. Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet, daß die Metallschicht einen Gate-Teil und einen in ohmschem Kontakt mit der Souree-Elektrode stehenden Feldteil enthält, der sich über den Übergang an den Seiten der Anordnung erstreckt.
    7. Verfahren zur Herstellung eines Feldeffekttransistors, dadurch gekennzeichnet, daß ein sich bis zu einer Oberfläche erstreckender gleichrichtender Übergang durch Herstellung einer Zone vom entgegengesetzten Leitfähigkeitstyp gebildet wird, daß auf einer Seite dieser
    15. Zone eine mit ihr in ohmschem Kontakt stehende metallische Source-Zone hergestellt wird, daß eine Drain-Elektrode auf der anderen Seite des Überganges gebildet wird, daß eine Isolierschicht gebildet wird, die sich über die Source-Elektrode und über den Übergang erstreckt, daß eine Gate-Elektrode gebildet wird, die eine leitende Schicht auf der Isolierschicht aufweist, welche sich über die Source-Elektrode und den Übergang erstreckt, um einen Inversionskanal zwischen der Souree-Elektrode und der Drain-Elektrode zu induzieren und damit einen leitenden Strompfad zwischen Source- und Drain-Elektrode zu schaffen.
    8. Verfahren nach Anspruch 7» dadurch gekennzeichnet, daß die Zone vom entgegengesetzten Leitfähigkeitstyp durch Diffusion gebildet wird.
    *Ϊ| *' * ♦ ■*·
    ■5ΐ1 τ»
    i ♦ >τί
    9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Zone vom entgegengesetzten Leitfähigkeitstyp als Einsatzzone hergestellt wird.
    10. Verfahren nach Anspruch 7j dadurch gekennzeichnet, daß die Zone vom entgegengesetzten Leitfähigkeitstyp einen planaren Übergang bildet und eine diesen Übergang freilegende Nut gebildet wird.
DE19813133759 1981-08-04 1981-08-26 Feldeffekttransistor Withdrawn DE3133759A1 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470304A (zh) * 2014-09-26 2016-04-06 丰田合成株式会社 半导体装置及其制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675713A (en) * 1982-05-10 1987-06-23 Motorola, Inc. MOS transistor
US4752815A (en) * 1984-06-15 1988-06-21 Gould Inc. Method of fabricating a Schottky barrier field effect transistor
US5342797A (en) * 1988-10-03 1994-08-30 National Semiconductor Corporation Method for forming a vertical power MOSFET having doped oxide side wall spacers
US5040034A (en) * 1989-01-18 1991-08-13 Nissan Motor Co., Ltd. Semiconductor device
JPH02188967A (ja) * 1989-01-18 1990-07-25 Nissan Motor Co Ltd 半導体装置
JP2606404B2 (ja) * 1990-04-06 1997-05-07 日産自動車株式会社 半導体装置
KR100462164B1 (ko) * 2002-01-11 2004-12-17 매그나칩 반도체 유한회사 필팩터를 향상시킨 씨모스 이미지센서
US8193591B2 (en) * 2006-04-13 2012-06-05 Freescale Semiconductor, Inc. Transistor and method with dual layer passivation
ITUB20154024A1 (it) 2015-09-30 2017-03-30 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4145703A (en) * 1977-04-15 1979-03-20 Supertex, Inc. High power MOS device and fabrication method therefor
US4219835A (en) * 1978-02-17 1980-08-26 Siliconix, Inc. VMOS Mesa structure and manufacturing process
NL184551C (nl) * 1978-07-24 1989-08-16 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
FR2458907A1 (fr) * 1979-06-12 1981-01-02 Thomson Csf Transistor a effet de champ a tension de seuil ajustable

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470304A (zh) * 2014-09-26 2016-04-06 丰田合成株式会社 半导体装置及其制造方法
CN105470304B (zh) * 2014-09-26 2018-09-14 丰田合成株式会社 半导体装置及其制造方法

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