WO2011077661A1 - 半導体ウェーハおよびその製造方法 - Google Patents

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Definitions

  • the present invention relates to a method for manufacturing a semiconductor wafer and a semiconductor wafer, and particularly has high flatness except for the outer peripheral portion of the wafer, and when the thin oxide film is formed on the surface in the device process, the oxide film is peeled off from the outer peripheral portion of the wafer.
  • the present invention relates to a semiconductor wafer and a method for manufacturing the same.
  • the line width constituting the semiconductor elements has become narrower, and when such semiconductor elements are manufactured by a stepper, the surface that becomes the exposure surface of the semiconductor wafer Therefore, high flatness is required.
  • semiconductor wafers have been evaluated by SFQR, which will be described later, as a measure of flatness considering the stepper focusing ability in all partial regions of the semiconductor wafer surface.
  • a relationship between the thickness of the carrier and the thickness of the semiconductor wafer before processing is defined in a polishing process using a double-side polishing machine, and a predetermined machining allowance is determined based on this relationship.
  • a technique for improving SFQR by ensuring the above has been proposed (see, for example, Patent Document 1).
  • the formed oxide film surface is subjected to mirror polishing by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the cause of this phenomenon is that the CMP performed in the device process uses a very soft polishing cloth, so the roll-off amount on the wafer outer peripheral surface is large and the flat shape is highly flattened to the outer periphery.
  • the oxide film thickness at the outer peripheral part is locally thinned by the CMP process (peripheral sagging), and the locally thin oxide film part tends to be easily peeled off from the wafer. Can be considered.
  • the roll-off amount of the oxide film by CMP processing generally performed is 200 nm or more in ESFQRmax described later.
  • the present inventor considers the roll-off amount in the CMP process of the device and manufactures a wafer in which the outer periphery of the wafer is forcibly rolled off in advance, thereby oxidizing the outer periphery of the wafer in the CMP process of the device. It was recalled that the film thickness reduction was suppressed.
  • the present inventor first examined whether or not a wafer with a large roll-off of the outer periphery of the wafer could be manufactured in a rough polishing process performed to adjust the flatness of the wafer surface.
  • a rough polishing step as described in paragraph 0027 of Patent Document 2
  • the mirror polishing process is performed so that the outer peripheral portion of the wafer is largely rolled off
  • the SFQR on the wafer surface other than the outer peripheral portion is greatly reduced.
  • the mirror polishing process is performed to improve the flatness of the wafer surface other than the outer peripheral portion, the roll-off amount of the wafer outer peripheral portion is reduced.
  • the present invention has been completed on the basis of a technical concept that is completely different from the conventional vector in that the wafer outer peripheral part is intentionally rolled off, and the roll-off amount of the outer peripheral part is reduced while maintaining high flatness of the wafer surface.
  • the object is to provide a large wafer, and the above object is achieved by intentionally mirror-polishing only the outer peripheral surface of the wafer after mirror polishing.
  • an object of the present invention made by paying attention to these points is to increase the roll-off amount of the outer peripheral portion while maintaining high flatness of the wafer surface, and to form an oxide film on the outer peripheral portion of the wafer in the CMP process of the device.
  • An object of the present invention is to provide a semiconductor wafer capable of suppressing film peeling due to a decrease in thickness and a method for manufacturing the same.
  • An invention of a method for manufacturing a semiconductor wafer that achieves the above-described object provides an edge roll-off by first polishing only the outer peripheral portion of the main surface of a semiconductor wafer having a mirror-polished main surface and a chamfered edge portion. A region is formed.
  • the edge roll-off region is preferably a region where the outer peripheral portion of the main surface is polished from a predetermined position within 10 mm inward of the edge position of the wafer toward the outside of the wafer.
  • the first polishing treatment can be performed using a ring-shaped polishing cloth having a size corresponding to the outer peripheral portion of the main surface.
  • an oxide film is further formed on the main surface, and a second polishing process is performed in which the surface of the oxide film is mirror-polished, and when performing the first polishing process, It is preferable to determine the roll-off amount so as to be substantially equal to the roll-off amount on the surface of the oxide film after the second polishing process.
  • the invention of a semiconductor wafer that achieves the above object comprises an edge roll-off region only on the outer peripheral portion of the main surface of a semiconductor wafer having a mirror-polished main surface and a chamfered edge portion, and the edge roll ESFQRmax, which is the flatness of the main surface of the semiconductor wafer including at least a part of the off region, is 200 nm or more, and SFQRmax, which is the flatness of the main surface excluding the edge roll-off region, is 50 nm or less.
  • the ESFQRmax is a value measured from the inner 1 mm of the wafer edge position toward the center of the wafer, and the SFQRmax is measured from the inner 2 mm of the wafer edge position toward the wafer center. This is the value when
  • the roll-off amount is the amount of deviation in the thickness direction between the outer edge portion of the edge roll-off region on the surface of the wafer or the oxide film and the position of the outer edge portion of the flat surface when there is no roll-off. Means.
  • the roll-off amount has a positive correlation with ESFQRmax described later (if the back flatness is the same).
  • the main surface used as the device forming surface of the semiconductor wafer is mirror-polished, and then the outer peripheral portion of the mirror-polished wafer main surface is further polished to form the main surface and the wafer edge. Since the edge roll-off region is formed between the chamfered portion and the chamfered portion, the oxide film thickness reduction at the outer peripheral portion of the wafer in the CMP process of the device can be suppressed while maintaining the high flatness of the wafer surface.
  • FIG. 2A It is a flowchart which shows one Embodiment of the manufacturing method of the semiconductor wafer which concerns on this invention. It is sectional drawing of the edge part of the semiconductor wafer after forming and polishing an oxide film on the surface.
  • FIG. 2A FIG. It is sectional drawing which shows the case where it is made to roll off. It is a figure explaining ESFQR and SFQR.
  • FIG. 4 (a) is sectional drawing which shows the outline of the apparatus which implements outer peripheral part grinding
  • FIG.4 (b) is a ring-shaped polishing cloth and a semiconductor.
  • FIG. 5A is a diagram showing the distribution of SFQRmax of the semiconductor wafer according to the first embodiment
  • FIG. 5B is a diagram showing the distribution of ESFQRmax of the semiconductor wafer according to the first embodiment.
  • FIG. 6 (a) is sectional drawing containing the edge part of a semiconductor wafer
  • FIG.6 (b) and FIG.6 (c) respectively show SFQRmax and ESFQRmax.
  • FIG. It is a figure which shows the surface shape of the semiconductor wafer by the comparative example 2
  • FIG. 7 (a) is sectional drawing containing the edge part of a semiconductor wafer
  • FIG.7 (b) and FIG.7 (c) are figures which show SFQRmax and ESFQRmax. is there. It is explanatory drawing of the outer peripheral part grinding
  • FIG. 8 (a) is sectional drawing which shows the outline of the apparatus which implements outer peripheral part grinding
  • FIG.8 (b) is a ring-shaped polishing cloth and a semiconductor. It is sectional drawing containing the front-end
  • 1 is a cross-sectional view including end portions of semiconductor wafers according to Examples 1 and 2 and Comparative Example 1.
  • FIG. 1 is a flowchart showing an embodiment of a method for producing a semiconductor wafer according to the present invention.
  • a silicon single crystal ingot is sliced using a wire saw or the like to generate a semiconductor wafer, and the edge portion of the semiconductor wafer is chamfered (step S1), followed by rough polishing (step S2).
  • Rough polishing is a mirror polishing process for adjusting the surface shape (flatness), and uses, for example, a double-side polishing apparatus equipped with a carrier that contains a semiconductor wafer, an upper surface plate that sandwiches the carrier, and a lower surface plate. Then, both surfaces of the wafer are mirror-polished flat.
  • an outer peripheral portion polishing step of polishing only the outer peripheral region of the main surface forming the device of the semiconductor wafer to form an edge roll-off region having a predetermined roll-off amount between the main surface and the chamfered portion Perform (step S3).
  • this polishing process of the outer peripheral portion only the outer peripheral portion within a range of 10 mm, preferably 5 mm, more preferably 2 mm from the edge of the semiconductor wafer is polished.
  • the semiconductor wafer is placed on a stage that rotates about the center of the wafer and the polishing member is pressed against the outer periphery while rotating the semiconductor wafer, thereby polishing only the outer periphery.
  • the entire outer periphery of the wafer can be uniformly polished with a uniform width.
  • the roll-off amount can be controlled by the applied pressure when pressing the polishing member against the semiconductor wafer and the polishing time.
  • the semiconductor wafer is further polished using a polishing apparatus (step S4).
  • the final polishing is a mirror polishing process performed to adjust the surface roughness such as haze, and at least the main surface may be processed.
  • FIG. 2 is a cross-sectional view of the end portion of the semiconductor wafer after the oxide film is formed on the surface and polished, and FIG. 2A shows a case where a high flatness wafer is used and the outer peripheral portion is not polished.
  • 2 (b) is a cross-sectional view showing a case where the outer peripheral portion of the semiconductor wafer is rolled off by polishing according to the present invention.
  • the semiconductor wafer 1 with high flatness formed by mirror polishing has a narrow edge roll-off region 1a and a small roll-off amount.
  • the oxide film 2 is formed on the wafer 1 in the device process and polished by CMP, the oxide film becomes thin due to the roll-off 2a of the oxide film around the edge, causing peeling of the film.
  • the roll-off amount of the semiconductor wafer 1 in the outer periphery polishing step (step S3) is determined so that the roll-off amount corresponds to the edge roll-off amount of the oxide film 2 after the CMP process in the device process.
  • the thickness of the oxide film 2 can be made almost uniform from the center to the edge, and film peeling can be reduced.
  • step S3 if the roll-off shape of the semiconductor wafer 1 in the outer peripheral portion polishing step (step S3) is determined so as to be a roll-off shape corresponding to the roll-off shape of the oxide film 2 after the CMP process, it becomes more uniform after the CMP process. A semiconductor wafer on which the oxide film 2 having a thickness is formed is obtained.
  • SFQR Site Front Least Squares Range
  • SFQRmax is This is the maximum value among the SFQRs of all sites on the wafer.
  • the flatness SFQRmax defined in the present invention is a value obtained when a site size of 26 ⁇ 8 mm 2 is measured using a flatness measuring device (manufactured by KLA-Tencor: WaferSight).
  • ESFQR Edge flatness, Metric, Front, Surface, Referenced, Last, sQuares, Fit, Reference, Plane, Range, Of, the Data, Within, Sector
  • SFQR is measured.
  • ESFQRmax indicates the maximum value among ESFQRs of all sectors on the wafer, and ESFQRmean indicates an average value of ESFQRs of all sectors.
  • the ESFQR defined in the present invention uses a flatness measuring instrument (KLA-Tencor: WaferSight), the edge exclusion area (Edge Exclusion) is 1 mm, the wafer circumference is divided into 72 at 5 ° intervals, and the sector is divided. This is a value obtained by measuring the inside of a sector (site size) in which the sector length on one side in the radial direction is 30 mm.
  • FIG. 3 is an explanatory diagram of SFQR and ESFQR.
  • 3 (a) and 3 (b) show the area that is the basis for calculating the ESFQR of the edge exclusion area 1 mm
  • FIGS. 3 (a) and 3 (c) show the area that is the basis for the SFQR calculation of the edge exclusion area 2mm.
  • FIG. 3A is a diagram showing a cross-sectional view of a wafer and a range of regions serving as a basis for calculation of ESFQR and SFQR corresponding to the cross-sectional view.
  • FIGS. 3B and 3C are respectively shown in FIG.
  • FIG. 3 It is a top view which shows the shape of the area
  • the edge roll-off region 1a is formed within a range of 2 mm from the wafer edge.
  • SFQRmax corresponds to the flatness of the device active region of the semiconductor wafer 1
  • ESFQRmax corresponds to the flatness of the outer peripheral portion excluding the chamfered portion 3 (several hundred ⁇ m from the edge) of the semiconductor wafer.
  • the edge roll-off region 1a is formed between the main surface and the chamfered portion 3 where the wafer device is formed.
  • the chamfered portion 3 has an order of several hundred ⁇ m in the diameter direction and the thickness direction of the wafer.
  • the edge roll-off region is on the order of several tens to several hundreds of nanometers in the thickness direction with respect to a width of several millimeters in the diameter direction. Therefore, the inclination of the wafer 1 with respect to the diameter direction is much larger in the chamfered portion 3 than in the edge roll-off amount.
  • the edge roll-off region 1a is illustrated with a greatly enlarged thickness direction of the wafer. It is drawn approximately perpendicular to the thickness direction.
  • Example 1 4A and 4B are explanatory diagrams of a method for polishing the outer peripheral portion of the wafer in Example 1.
  • FIG. 4A is a cross-sectional view showing an outline of an apparatus for performing the outer peripheral portion polishing
  • FIG. 4B is a ring-shaped polishing. It is sectional drawing containing cloth and the front-end
  • the apparatus shown in FIG. 4A has a rotating stage 4 on which the semiconductor wafer 1 is placed and rotated around the central axis for polishing the outer peripheral portion of the semiconductor wafer 1 and only a portion about 2 mm from the edge of the wafer 1.
  • a ring-shaped polishing cloth 5 is provided.
  • the ring-shaped polishing cloth 5 rotates in the opposite direction to the wafer 1.
  • the ring-shaped polishing cloth 5 can be evenly pressed on the outer peripheral portion of the wafer, and stress can be prevented from concentrating on a part of the wafer 1.
  • the outer peripheral portion of the semiconductor wafer 1 having a diameter of 300 mm whose both surfaces were mirror-polished in the rough polishing step (step S2) was polished using this apparatus in the outer peripheral portion polishing step (step S3).
  • an alkaline polishing liquid containing colloidal silica was used, and only the main surface used as the device forming surface was polished for 60 seconds.
  • FIGS. 5A and 5B are diagrams showing SFQRmax and ESFQRmax distributions of the semiconductor wafer 1 according to the first embodiment, respectively. It was confirmed that a semiconductor wafer having an SFQRmax of 2 mm in the edge exclusion region of 50 nm or less and an ESFQRmax of 1 mm in the edge exclusion region of 200 nm or more can be manufactured.
  • FIG. 5 is a box whisker chart. For data with 40 samples, the maximum value and minimum value (top and bottom horizontal bars), 75% point and 25% point (upper and lower ends of the box), And the median (horizontal bar in the box) is shown.
  • FIG. 6 is a view showing the surface shape of the semiconductor wafer 1 according to the comparative example 1.
  • FIG. 6A is a partial cross-sectional view including the end of the semiconductor wafer 1
  • FIG. 5 is a diagram showing SFQRmax and ESFQRmax, respectively.
  • Comparative Example 1 a semiconductor wafer having a diameter of 300 mm was polished on both sides with high flatness in a rough polishing step, and then final polishing was performed without polishing the outer peripheral portion. That is, it differs from Example 1 in that the outer peripheral portion polishing step is not performed.
  • the semiconductor wafer of Comparative Example 1 has high flatness to the vicinity of the chamfered region, and the SFQRmax of the edge exclusion region 2 mm is 50 nm or less, while the ESFQRmax of the edge exclusion region 1 mm is around 100 nm, which is larger than 200 nm. It is below. Therefore, since the edge roll-off amount is small, when the oxide film is formed in the device process, the thickness of the oxide film becomes thin at the outer peripheral portion, which may cause a problem of film peeling.
  • FIG. 7 is a view showing the surface shape of the semiconductor wafer 1 according to Comparative Example 2.
  • FIG. 7A is a cross-sectional view including the end of the semiconductor wafer, and FIGS. 7B and 7C are SFQRmax and ESFQRmax, respectively.
  • FIG. in Comparative Example 2 a 300 mm semiconductor wafer was polished in a rough polishing process so that the outer periphery of the wafer was largely edge-rolled off. Also in Comparative Example 2, finish polishing is performed without polishing the outer peripheral portion. That is, in this comparative example, a large roll-off amount is generated by adjusting the polishing conditions in the conventional rough polishing step without polishing the outer peripheral portion.
  • the portion other than the outer peripheral portion of the semiconductor wafer 1 cannot be made highly flat as shown in FIG.
  • the ESFQRmax of the edge exclusion region 1 mm is 200 nm or more, but the SFQRmax up to the outer periphery of 2 mm is also 50 nm or more, and the flatness of the main surface of the wafer used as the device formation surface is lowered.
  • the edge roll-off region was formed in the range of 2 mm from the edge in the semiconductor wafer according to Example 1, the high flatness of SFQRmax 50 nm in the edge exclusion region 2 mm required in the device process and the roll-off amount of the CMP process The requirement of a roll-off amount of ESFQRmax 200 nm or more corresponding to the above can be satisfied. Therefore, it is possible to provide a semiconductor wafer that has high flatness over substantially the entire surface of the wafer and is less likely to be peeled off after the CMP process of the device process.
  • FIG. 8 is an explanatory view of a polishing method for the outer peripheral portion of the wafer 1 according to the second embodiment
  • FIG. 8A is a cross-sectional view showing an outline of an apparatus for polishing the outer peripheral portion
  • FIG. FIG. 3 is a cross-sectional view including the ring-shaped polishing cloth 5 and the tip of the semiconductor wafer 1.
  • the second embodiment is different from the first embodiment in that a polishing cloth capable of polishing an area of about 5 mm from the wafer edge is used as the ring-shaped polishing cloth 5 and the polishing time is 90 seconds, which is longer than that of the first embodiment. Since other configurations and implementation steps are the same as those in the first embodiment, the description thereof is omitted.
  • the roll-off starting point is set at a position about 5 mm from the edge of the semiconductor wafer 1 where the ring-shaped polishing pad 5 and the semiconductor wafer 1 are in contact. it can.
  • FIG. 9 is a cross-sectional view including the edges of the semiconductor wafers manufactured according to Examples 1 and 2 and Comparative Example 1.
  • the semiconductor wafer according to Example 1 has an edge roll-off region with a larger roll-off amount than the semiconductor wafer according to Comparative Example 1, but the radial width of the edge roll-off region is compared in the example of FIG. It is approximately equal to that of Example 1.
  • the semiconductor wafer according to Example 2 has a wider edge roll-off region in the radial direction and has a larger roll-off amount.
  • the size and roll-off amount of the edge roll-off region 1a can be set to desired values.
  • the present invention is not limited to the above embodiment, and many variations or modifications are possible.
  • double-side polishing is performed in the rough polishing step, only one main surface used as a device forming surface may be polished.
  • the outer peripheral portion is polished only on the main surface on which the device is formed in the outer peripheral portion polishing step, the outer peripheral portions on both sides of the semiconductor wafer may be polished.
  • the ring-shaped polishing cloth is used for polishing the outer peripheral portion, the shape of the polishing cloth is not limited to the ring shape as long as only the outer peripheral portion can be polished.
  • Examples 1 and 2 mm or 5 mm was polished from the wafer edge in the outer periphery polishing step, but the width of the outer periphery to be polished is not limited to this. If the peripheral polishing range is within 10 mm from the wafer edge to the inner side, the generated wafer can have a sufficiently wide device formation region even if the edge roll-off region is excluded.
  • the outer peripheral portion of the mirror-polished wafer surface is further polished to be formed on the main surface of the wafer and the wafer edge. Since the edge roll-off region is formed between the chamfered portion and the chamfered portion, the oxide film thickness reduction at the outer peripheral portion of the wafer in the CMP process of the device can be suppressed while maintaining the high flatness of the wafer surface.

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Abstract

　半導体ウェーハのデバイス活性領域として使用されるウェーハ表面を鏡面研磨し、鏡面研磨されたウェーハ表面の外周部をさらに研磨処理して、ウェーハ表面のデバイス活性領域とウェーハエッジに形成された面取り部との間に、デバイス工程で形成されるべき酸化膜のエッジロールオフに相当する、所定のロールオフ形状を有するエッジロールオフ領域を形成する。これにより、ウェーハ表面の高平坦度を保ちつつ、デバイス工程におけるＣＭＰによるウェーハ外周部での酸化膜厚み低下による膜剥がれを抑制することができる半導体ウェーハを提供する。

Description

半導体ウェーハおよびその製造方法
　本発明は、半導体ウェーハの製造方法および半導体ウェーハに関し、特に、ウェーハ外周部以外は高い平坦度を有するとともに、デバイス工程において表面上に薄い酸化膜を形成する際に、ウェーハ外周部の酸化膜剥がれを抑制することができる、半導体ウェーハおよびその製造方法に関する。
　近年の半導体素子の集積度の大幅な向上に伴い、半導体素子を構成する線幅はより細くなっており、ステッパによりこのような半導体素子を製造する際には、半導体ウェーハの露光面となる表面には、高い平坦性が要求されている。
　従来、半導体ウェーハ面のすべての部分領域におけるステッパの集束能力を考慮する平坦性の尺度としては、後述するＳＦＱＲによって半導体ウェーハの評価が行われている。
　そして、このようなＳＦＱＲを向上させる半導体ウェーハの製造方法として、両面研磨機による研磨工程において、キャリアの厚みと加工前の半導体ウェーハの厚みとの関係を規定し、この関係に基づいて所定の取代を確保することでＳＦＱＲを向上させる技術が提案されている（例えば、特許文献１参照）。
　また、両面研磨機による研磨工程において、キャリアの厚みと加工前の半導体ウェーハの厚みの関係を規定し、異なる研磨条件を複数回実施することで、ＳＦＱＲを向上させることができるという技術が提案されている（例えば、特許文献２参照）。
　このように、近年、鏡面研磨技術の発達により、ほぼウェーハ表面全体に亘って、高平坦化されたウェーハの製造が可能となってきた。現在、デバイス工程ではエッジ除外領域（ウェーハ中心位置からエッジ位置の内方２ｍｍまでのデバイス形成表面（主表面））でＳＦＱＲが５０ｎｍ以下のウェーハが要求されつつあり、各社とも、できるだけ外周部まで均一に高平坦化されたウェーハの開発に凌ぎを削っている状況にある。
　一方、デバイス工程において、通常、ウェーハ表面上に薄い酸化膜を形成した後、形成した酸化膜表面を化学機械研磨（ＣＭＰ）により鏡面研磨処理することが行われる。ところが、デバイス工程で、エッジ除外領域２ｍｍでＳＦＱＲが５０ｎｍ以下にまで高平坦化されたウェーハを使用した場合、ウェーハ外周部の酸化膜が剥がれるケースがあることが明らかとなってきた。このように、ウェーハの外周部で酸化膜の剥がれが生じると、デバイスの歩留まりを悪化させる要因となり好ましくない。
　このような現象が起きる原因としては、デバイス工程で実施されるＣＭＰは、非常に柔らかい研磨布を使用することから、ウェーハ外周部表面のロールオフ量が大きく、外周まで高平坦化されたフラット形状のシリコンウェーハを使用した場合には、ＣＭＰ処理により外周部の酸化膜厚みが局部的に薄くなり（外周ダレ）、この局所的に薄くなった酸化膜部分がウェーハから剥がれやすくなる傾向があることが考えられる。一般に行われるＣＭＰ処理による酸化膜のロールオフ量は、後述するＥＳＦＱＲｍａｘで２００ｎｍ以上である。
　このため、本発明者は、デバイスのＣＭＰ工程におけるロールオフ量を加味し、予めウェーハ外周部を強制的にロールオフさせたウェーハを製造することにより、デバイスのＣＭＰ工程におけるウェーハ外周部での酸化膜厚み低下を抑制することを想起した。
　本発明者は、上記技術思想に基づき、まず、ウェーハ表面の平坦度を調整するために実施される粗研磨工程において、ウェーハ外周部を大きくロールオフさせたウェーハを製作できないかの検討を行ったところ、（特許文献２の段落００２７でも記載されるように、）粗研磨工程において、ウェーハ外周部を大きくロールオフさせるように鏡面研磨処理を施すと、外周部以外のウェーハ表面のＳＦＱＲが大きく低下してしまい、逆に、外周部以外のウェーハ表面の平坦度を向上させるため鏡面研磨処理を施すとウェーハ外周部のロールオフ量が低下してしまうことが判明した。
　本発明は、ウェーハ外周部を意図的にロールオフさせるという従来とは全くベクトルの異なる技術思想に基づき完成された発明であり、ウェーハ表面の高平坦度を保ちつつ、外周部のロールオフ量を大きくしたウェーハの提供を目的とするものであり、鏡面研磨後のウェーハの外周部表面のみを意図的に鏡面研磨加工することにより、上記目的を達成しようとするものである。
特開２０００－２３５９４１号公報 特開２００９－８１１８６号公報
　したがって、これらの点に着目してなされた本発明の目的は、ウェーハ表面の高平坦度を保ちつつ、外周部のロールオフ量を大きくして、デバイスのＣＭＰ工程におけるウェーハ外周部での酸化膜厚み低下による膜剥がれを抑制することができる半導体ウェーハおよびその製造方法を提供することにある。
　上記目的を達成する半導体ウェーハの製造方法の発明は、鏡面研磨された主表面と面取り研磨されたエッジ部とをもつ半導体ウェーハの前記主表面の外周部のみを第１研磨処理してエッジロールオフ領域を形成するものである。
　また、前記エッジロールオフ領域は、前記ウェーハのエッジ位置の内方１０ｍｍ以内にある所定位置からウェーハ外方に向かう前記主表面の外周部を研磨した領域であることが好ましい。
　さらに、本発明の好ましい実施形態において、前記第１研磨処理は、前記主表面の外周部に対応するサイズをもつリング状の研磨布を用いて行うことができる。
　また、前記第１研磨処理後、さらに前記主表面に酸化膜を形成し該酸化膜表面を鏡面研磨処理する第２研磨処理を行い、前記第１研磨処理を行うに際し、前記エッジロールオフ領域のロールオフ量を、第２研磨処理後の前記酸化膜表面のロールオフ量と略等しくなるように決定することが好ましい。
　さらに、上記目的を達成する半導体ウェーハの発明は、鏡面研磨された主表面と面取り研磨されたエッジ部とをもつ半導体ウェーハの前記主表面の外周部のみにエッジロールオフ領域を備え、該エッジロールオフ領域の少なくとも一部を含む前記半導体ウェーハの主表面の平坦度であるＥＳＦＱＲｍａｘが２００ｎｍ以上であり、且つ、前記エッジロールオフ領域を除く前記主表面の平坦度であるＳＦＱＲｍａｘが５０ｎｍ以下である。
　好ましくは、前記ＥＳＦＱＲｍａｘは、ウェーハのエッジ位置の内方１ｍｍからウェーハの中心に向かって測定したときの値であり、前記ＳＦＱＲｍａｘは、ウェーハのエッジ位置の内方２ｍｍからウェーハの中心に向かって測定したときの値である。
　なお、本願においてロールオフ量とは、ウェーハまたは酸化膜の表面のエッジロールオフ領域の外縁部と、ロールオフが無かった場合の平坦な表面の外縁部の位置との厚さ方向の乖離の大きさを意味する。ロールオフ量は、（裏面平坦度が同じ条件であれば）後述するＥＳＦＱＲｍａｘと正の相関を有する。
　本発明によれば、半導体ウェーハのデバイス形成面として使用される主表面を鏡面研磨した後に、鏡面研磨されたウェーハ主表面の外周部をさらに研磨処理して、主表面とウェーハエッジに形成された面取り部との間にエッジロールオフ領域を形成するようにしたので、ウェーハ表面の高平坦度を保ちつつ、デバイスのＣＭＰ工程におけるウェーハ外周部での酸化膜厚み低下を抑制することができる。
本発明に係る半導体ウェーハの製造方法の一実施形態を示すフロー図である。 酸化膜を表面に形成して研磨を行った後の半導体ウェーハの端部の断面図であり、図２（ａ）は高平坦度のウェーハを用いた場合、図２（ｂ）は、ウェーハをロールオフさせた場合を示す断面図である。 ＥＳＦＱＲおよびＳＦＱＲを説明する図である。 実施例１における外周部研磨方法の説明図であり、図４（ａ）は、外周部研磨を実施する装置の概略を示す断面図であり、図４（ｂ）は、リング状研磨布と半導体ウェーハの先端部とを含む断面図である。 図５（ａ）は、実施例１による半導体ウェーハのＳＦＱＲｍａｘの分布を示す図であり、図５（ｂ）は、実施例１による半導体ウェーハのＥＳＦＱＲｍａｘの分布を示す図である。 比較例１による半導体ウェーハの表面形状を示す図であり、図６（ａ）は半導体ウェーハの端部を含む断面図、図６（ｂ）および図６（ｃ）は、それぞれ、ＳＦＱＲｍａｘおよびＥＳＦＱＲｍａｘを示す図である。 比較例２による半導体ウェーハの表面形状を示す図であり、図７（ａ）は半導体ウェーハの端部を含む断面図、図７（ｂ）および図７（ｃ）はＳＦＱＲｍａｘおよびＥＳＦＱＲｍａｘを示す図である。 実施例２における外周部研磨方法の説明図であり、図８（ａ）は、外周部研磨を実施する装置の概略を示す断面図であり、図８（ｂ）は、リング状研磨布と半導体ウェーハの先端部を含む断面図である。 実施例１および２並びに比較例１による半導体ウェーハの端部を含む断面図である。
　以下、本発明の実施の形態について、図面を参照して説明する。
　図１は、本発明に係る半導体ウェーハの製造方法の一実施形態を示すフロー図である。まず、シリコン単結晶インゴットを、ワイヤーソー等を用いてスライスして半導体ウェーハを生成し、この半導体ウェーハのエッジ部を面取り（ステップＳ１）した後、粗研磨を行う（ステップＳ２）。粗研磨は、表面形状（平坦度）を調整するための鏡面研磨処理であって、例えば、半導体ウェーハを収容するキャリア、キャリアを挟む上定盤、および、下定盤を備えた両面研磨装置を用いて、ウェーハの両面を平坦に鏡面研磨する。
　次に、半導体ウェーハのデバイスを形成する主表面の外周領域のみを研磨処理して、主表面と面取り部との間に所定のロールオフ量を有するエッジロールオフ領域を形成する外周部研磨工程を行う（ステップＳ３）。この、外周部の研磨処理は、半導体ウェーハのエッジから１０ｍｍ以内、好ましくは５ｍｍ以内、更に好ましくは２ｍｍ以内の範囲の外周部のみを研磨する。
　例えば、半導体ウェーハをウェーハの中心を回転中心として回転するステージに載置し、半導体ウェーハを回転させながら外周部に研磨部材を押し当てることにより、外周部のみの研磨を行う。半導体ウェーハを回転させることによって、ウェーハの外周全体を均一な幅で均等に研磨することができる。さらに、ロールオフ量は、研磨部材を半導体ウェーハに押し当てる際の加圧力、および、研磨時間により制御することができる。
　その後、さらに研磨装置を用いて、半導体ウェーハを仕上げ研磨する（ステップＳ４）。仕上げ研磨は、ヘイズ等表面粗さを調整するために行う鏡面研磨処理であり、少なくとも主表面に対して処理を行えば良い。
　上記のような工程により、半導体ウェーハを製造することにより、ウェーハ表面の高平坦度を保ちながら、ウェーハ外周部のロールオフを大きくすることができる。このため、このウェーハを用いて、デバイス工程において表面上に酸化膜を形成し、形成した酸化膜に対してＣＭＰによる鏡面研磨処理を行うと、ウェーハ外周部での酸化膜厚み低下を抑制することができ、膜剥がれを抑止することができる。その結果、デバイス工程における歩留まりを向上することが可能になる。
　これを、図２を用いて説明する。図２は、酸化膜を表面に形成して研磨を行った後の半導体ウェーハの端部の断面図であり、図２（ａ）は高平坦度のウェーハを用い外周部を研磨しない場合、図２（ｂ）は、本発明に従い半導体ウェーハの外周部を研磨によりロールオフさせた場合を示す断面図である。
　図２（ａ）に示すように、鏡面研磨により形成した高平坦度の半導体ウェーハ１は、エッジロールオフ領域１ａが狭く、またロールオフ量も少ない。デバイス工程においてこのウェーハ１上に酸化膜２を形成し、ＣＭＰにより研磨すると、エッジ周辺での酸化膜のロールオフ２ａのために、酸化膜の厚さが薄くなり膜はがれの原因となる。
　これに対して、図２（ｂ）のように半導体ウェーハ１の外周部をロールオフさせた場合、酸化膜２に対してＣＭＰ処理を行っても、エッジ部分で酸化膜２が形成された半導体ウェーハ１が大きくロールオフしているため、外周部で酸化膜２の厚さが薄くならない。特に、デバイス工程でのＣＭＰ処理後の酸化膜２のエッジロールオフ量に相当する量のロールオフ量となるように、外周部研磨工程（ステップＳ３）における半導体ウェーハ１のロールオフ量を決定すれば、酸化膜２の膜厚は、中心からエッジに到るまでほぼ均一にすることができ、膜はがれを少なくすることができる。さらに、ＣＭＰ処理後の酸化膜２のロールオフ形状に相当するロールオフ形状となるように外周部研磨工程（ステップＳ３）における半導体ウェーハ１のロールオフ形状を決定すれば、ＣＭＰ処理後により均一な厚さの酸化膜２が形成された半導体ウェーハが得られる。
　ここで、ＳＦＱＲ（Site Front Least Squares Range）とは、設定されたサイト内でデータを最小二乗法にて算出したサイト内平面を基準平面とし、この平面からの＋側（すなわち、ウェーハの主表面を上に向け水平に置いた場合の上側）、－側（同下側）の各々の最大変位量の絶対値の和で表したサイト毎に評価された値のことであり、ＳＦＱＲｍａｘとは、ウェーハ上の全サイトのＳＦＱＲの中の最大値のことである。本発明で規定する、平坦度ＳＦＱＲｍａｘは、平坦度測定器（KLA-Tencor社製：WaferSight）を用い、２６×８ｍｍ２のサイトサイズ内を測定したときの値である。
　また、ＥＳＦＱＲ（Edge flatness metric, Sector based, Front surface referenced, least sQuares fit reference plane, Range of the data within sector）とは、ウェーハ全周の外周部域に形成した扇型の領域（セクター）内のＳＦＱＲを測定したものであり、ＥＳＦＱＲｍａｘとは、ウェーハ上の全セクターのＥＳＦＱＲの中の最大値を示し、ＥＳＦＱＲｍｅａｎは、全セクターのＥＳＦＱＲの平均値を示すものである。本発明で規定する、ＥＳＦＱＲは、平坦度測定器（KLA-Tencor社製：WaferSight）を用い、エッジ除外領域（Edge Exclusion）が１ｍｍで、ウェーハ全周を５°間隔で７２分割し、セクターを構成する径方向の一辺のセクター長さが３０ｍｍとしたセクター（サイトサイズ）内を測定した値である。
　図３は、ＳＦＱＲおよびＥＳＦＱＲの説明図である。エッジ除外領域１ｍｍのＥＳＦＱＲの算出の基礎となる領域を図３（ａ）および（ｂ）に、エッジ除外領域２ｍｍのＳＦＱＲの算出の基礎となる領域を図３（ａ）および（ｃ）に示している。図３（ａ）は、ウェーハの断面図とその断面図に対応したＥＳＦＱＲおよびＳＦＱＲの算出の基礎となる領域の範囲を示した図であり、図３（ｂ）および（ｃ）は、それぞれ、ＥＳＦＱＲおよびＳＦＱＲの算出の基礎となる領域の形状を示す平面図である。図３では、エッジロールオフ領域１ａはウェーハエッジから２ｍｍ以内の範囲に形成されている。ＳＦＱＲｍａｘは、半導体ウェーハ１のデバイス活性領域の平坦度に対応しており、ＥＳＦＱＲｍａｘは、半導体ウェーハの面取り部３（エッジより数百μｍ）を除く外周部の平坦度に対応している。
　なお、図２および以下のウェーハの断面図において、エッジロールオフ領域１ａは、ウェーハのデバイスが形成される領域である主表面と面取り部３との間に形成される。面取り部３は、ウェーハの直径方向および厚さ方向に数百μｍのオーダを有する。これに対し、エッジロールオフ領域は、直径方向の幅数ｍｍに対して、厚さ方向が数十～数百ｎｍのオーダである。したがって、ウェーハ１の直径方向に対する傾きは、面取り部３の方がエッジロールオフ量よりも遥かに大きい。このため、上述の図２および以下のウェーハ１の断面図においては、エッジロールオフ領域１ａを図示するためウェーハの厚み方向を大幅に拡大して示しており、このため面取り部３は半導体ウェーハの厚さ方向に略垂直に描いている。
（実施例１）
　図４は実施例１におけるウェーハ外周部の研磨方法の説明図であり、図４（ａ）は、外周部研磨を実施する装置の概略を示す断面図、図４（ｂ）は、リング状研磨布と半導体ウェーハの先端部とを含む断面図である。
　図４（ａ）の装置は、半導体ウェーハ１の外周部の研磨のために、半導体ウェーハ１を載置して中心軸周りに回転させる回転ステージ４と、ウェーハ１のエッジから２ｍｍ程度の部分のみを研磨するリング状研磨布５を備える。リング状研磨布５は、ウェーハ１と反対方向に回転する。リング状研磨布５を用いることによって、ウェーハ外周部にリング状研磨布５を均等に押し付けることができ、ウェーハ１の一部に応力が集中することを避けることができる。
　粗研磨工程（ステップＳ２）で両面を鏡面研磨した直径３００ｍｍの半導体ウェーハ１に対し、外周部研磨工程（ステップＳ３）においてこの装置を用いてその外周部を研磨した。スラリーは、コロイダルシリカが含まれたアルカリ性研磨液を使用し、デバイス形成面として使用される主表面のみを、６０秒間研磨した。
　これによって、エッジから２ｍｍの領域にエッジロールオフ領域１ａが形成された。また、これよりも内側の主表面は、外周部研磨を行っていないため高平坦度が維持された。図５（ａ），（ｂ）は、それぞれ実施例１による半導体ウェーハ１のＳＦＱＲｍａｘおよびＥＳＦＱＲｍａｘの分布を示す図である。エッジ除外領域２ｍｍのＳＦＱＲｍａｘは５０ｎｍ以下、且つ、エッジ除外領域１ｍｍのＥＳＦＱＲｍａｘは２００ｎｍ以上の半導体ウェーハを製造できることを確認した。なお、図５は、箱ひげ図であり、サンプル数が４０のデータについて、最大値と最小値（最上部、最下部の横棒）、７５％点と２５％点（箱の上下端）、および、中央値（箱内の横棒）を示している。
　図６は、比較例１による半導体ウェーハ１の表面形状を示す図であり、図６（ａ）は半導体ウェーハ１の端部を含む部分断面図、図６（ｂ）および図６（ｃ）は、それぞれＳＦＱＲｍａｘおよびＥＳＦＱＲｍａｘを示す図である。この比較例１は、直径３００ｍｍの半導体ウェーハを粗研磨工程で高平坦度に両面研磨し、その後外周部の研磨を行うことなく、仕上げ研磨を行ったものである。すなわち、実施例１と比較すると、外周部研磨工程を行っていない点で異なっている。
　このため、比較例１の半導体ウェーハは、面取り領域の近傍付近まで高平坦度となり、エッジ除外領域２ｍｍのＳＦＱＲｍａｘは５０ｎｍ以下である一方、エッジ除外領域１ｍｍのＥＳＦＱＲｍａｘは、１００ｎｍ前後となり、２００ｎｍを大きく下回っている。よって、エッジロールオフ量が小さいので、デバイス工程で酸化膜を形成すると、酸化膜の厚さが外周部で薄くなり膜剥がれの問題が生じ得る。
　図７は、比較例２による半導体ウェーハ１の表面形状を示す図であり、図７（ａ）は半導体ウェーハの端部を含む断面図、図７（ｂ）および（ｃ）はそれぞれＳＦＱＲｍａｘおよびＥＳＦＱＲｍａｘを示す図である。この比較例２は、３００ｍｍの半導体ウェーハを粗研磨工程でウェーハ外周部を大きくエッジロールオフさせるように研磨を行ったものである。比較例２も、外周部の研磨を行うことなく、仕上げ研磨を行っている。すなわち、本比較例は、外周部の研磨を行うことなく、従来の粗研磨工程で研磨条件を調整して大きなロールオフ量を生ぜしめるようにしたものである。
　しかし、この場合は、図７（ａ）に示すように半導体ウェーハ１の外周部以外の部分を高平坦度にすることができない。このため、エッジ除外領域１ｍｍのＥＳＦＱＲｍａｘは２００ｎｍ以上となるが、外周２ｍｍまでのＳＦＱＲｍａｘも５０ｎｍ以上となり、デバイス形成面として使用するウェーハ主表面の平坦度が低下する。
　以上のように、比較例１，２ではＳＦＱＲｍａｘを５０ｎｍ以下としながら、ＥＳＦＱＲｍａｘを２００ｎｍ以上とすることが難しかった。言い換えれば、デバイスを形成する主表面の平坦度を高くしつつ、ロールオフ量の大きなエッジロールオフ領域を設けることが難しかったのに対し、実施例１ではこれら２つの条件を同時に満たすことができ、高集積化のためのウェーハへの高い平坦度の要求を満足しつつ、酸化膜の膜剥がれによる歩留まりの低下を抑制することが可能となった。
　さらに、実施例１による半導体ウェーハは、エッジから２ｍｍの範囲にエッジロールオフ領域を形成したので、デバイス工程で求められる、エッジ除外領域２ｍｍでＳＦＱＲｍａｘ５０ｎｍの高平坦度、且つ、ＣＭＰプロセスのロールオフ量に対応したＥＳＦＱＲｍａｘ２００ｎｍ以上のロールオフ量という要件を満たすことができる。したがって、ほぼウェーハ全面に渡り高平坦度を有し、且つ、デバイス工程のＣＭＰ処理後に膜剥がれの虞の少ない半導体ウェーハを提供することができる。
（実施例２）
　図８は、実施例２によるウェーハ１の外周部の研磨方法の説明図であり、図８（ａ）は、外周部研磨を実施する装置の概略を示す断面図であり、図８（ｂ）は、リング状研磨布５と半導体ウェーハ１の先端部を含む断面図である。実施例２は、リング状研磨布５として、ウェーハエッジから約５ｍｍの領域を研磨できる研磨布を用い、研磨時間を９０秒として実施例１より長くした点で、実施例１と異なっている。その他の構成や実施の工程は実施例１と同様なので、説明を省略する。
　実施例２によれば、図８（ｂ）に示すように、ロールオフの開始点をリング状研磨布５と半導体ウェーハ１とが接する、半導体ウェーハ１のエッジから約５ｍｍの位置とすることができる。
　図９は、実施例１および２並びに比較例１により製造した半導体ウェーハのエッジを含む断面図である。前述のように、実施例１による半導体ウェーハは、比較例１による半導体ウェーハよりも大きなロールオフ量のエッジロールオフ領域を有するが、図９の例ではエッジロールオフ領域の半径方向の幅は比較例１のそれと略等しい。一方、実施例２による半導体ウェーハは、半径方向により広いエッジロールオフ領域を有し、かつ、ロールオフ量も大きくなっている。
　すなわち、リング状研磨布５の研磨する幅、研磨時間を変えることによって、エッジロールオフ領域１ａの大きさやロールオフ量を所望の値にすることができる。
　なお、本発明は、上記実施の形態にのみ限定されるものではなく、幾多の変形または変更が可能である。たとえば、粗研磨工程では両面研磨を行うものとしたが、デバイス形成面として使用される片側の主表面のみを研磨するようにしても良い。また、外周部研磨工程における外周部の研磨は、デバイスが形成される主表面のみに対して行うとしたが、半導体ウェーハの両面の外周部を研磨しても良い。さらに、外周部の研磨にはリング状研磨布を使用するとしたが、外周部のみを研磨できるのであれば、研磨布の形状はリング状に限られない。
　実施例１および２では、外周部研磨工程においてウェーハエッジより２ｍｍまたは５ｍｍを研磨したが、研磨する外周部の幅はこれに限られない。外周部研磨の範囲がウェーハエッジより内側へ１０ｍｍ以内であれば、生成したウェーハはエッジロールオフ領域を除いても、十分広いデバイス形成領域を有することができる。
　本発明によれば、半導体ウェーハのデバイス活性領域として使用されるウェーハ表面を鏡面研磨した後に、鏡面研磨されたウェーハ表面の外周部をさらに研磨処理して、ウェーハの主表面とウェーハエッジに形成された面取り部との間にエッジロールオフ領域を形成するようにしたので、ウェーハ表面の高平坦度を保ちつつ、デバイスのＣＭＰ工程におけるウェーハ外周部での酸化膜厚み低下を抑制することができる。
　１　　半導体ウェーハ
　１ａ　　エッジロールオフ領域（ウェーハ）
　２　　酸化膜
　２ａ　　エッジロールオフ領域（酸化膜）
　３　　面取り部（エッジ部）
　４　　回転ステージ
　５　　リング状研磨布

Claims (6)

  1. 　鏡面研磨された主表面と面取り研磨されたエッジ部とをもつ半導体ウェーハの前記主表面の外周部のみを第１研磨処理して、エッジロールオフ領域を形成することを特徴とする半導体ウェーハの製造方法。
  2. 　前記エッジロールオフ領域は、前記ウェーハのエッジ位置の内方１０ｍｍ以内にある所定位置からウェーハ外方に向かう前記主表面の外周部を研磨した領域であることを特徴とする請求項１に記載の半導体ウェーハの製造方法。
  3. 　前記第１研磨処理は、前記主表面の外周部に対応するサイズをもつリング状の研磨布を用いて行うことを特徴とする請求項１または２に記載の半導体ウェーハの製造方法。
  4. 　前記第１研磨処理後、さらに前記主表面に酸化膜を形成し該酸化膜表面を鏡面研磨処理する第２研磨処理を行い、前記第１研磨処理を行うに際し、前記エッジロールオフ領域のロールオフ量を、前記第２研磨処理後の前記酸化膜表面のロールオフ量と略等しくなるように決定することを特徴とする請求項１－３のいずれか１項に記載の半導体ウェーハの製造方法。
  5. 　鏡面研磨された主表面と面取り研磨されたエッジ部とをもつ半導体ウェーハの前記主表面の外周部のみにエッジロールオフ領域を備え、
    　該エッジロールオフ領域の少なくとも一部を含む前記半導体ウェーハの主表面の平坦度であるＥＳＦＱＲｍａｘが２００ｎｍ以上であり、且つ、前記エッジロールオフ領域を除く前記主表面の平坦度であるＳＦＱＲｍａｘが５０ｎｍ以下であることを特徴とする半導体ウェーハ。
  6. 　前記ＥＳＦＱＲｍａｘは、ウェーハのエッジ位置の内方１ｍｍからウェーハの中心に向かって測定したときの値であり、前記ＳＦＱＲｍａｘは、ウェーハのエッジ位置の内方２ｍｍからウェーハの中心に向かって測定したときの値であることを特徴とする請求項５に記載の半導体ウェーハ。
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