WO2012147279A1 - 半導体ウェーハ及びその製造方法 - Google Patents

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WO2012147279A1
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outer peripheral
esfqr
polishing
center
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三千登 佐藤
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信越半導体株式会社
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    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface

Definitions

  • the present invention relates to a semiconductor wafer that satisfies a plurality of flatness parameters and a method for manufacturing the same.
  • the outer peripheral portion of the polished semiconductor wafer has a large allowance due to contact with the polishing cloth, and the outer peripheral sagging occurs as a shape after polishing.
  • ROA and ESFQR are calculated using data from the outer peripheral edge of the semiconductor wafer to a point of 1 mm
  • SFQR and SBIR are calculated using data from the outer peripheral edge of the semiconductor wafer to a point of 2 mm.
  • ROA and ESFQR are more strongly affected by peripheral sagging than SFQR and SBIR.
  • the thickness of the semiconductor wafer varies greatly from 0.5 to 1 mm from the outer peripheral edge of the wafer.
  • GBIR is a global flatness index based on the back surface, and is used to evaluate the flatness of the entire wafer surface defined excluding the peripheral portion.
  • GBIR is defined as the width of the maximum and minimum thickness deviation of the surface of the semiconductor wafer with respect to this reference surface when the back surface of the semiconductor wafer is used as the reference surface.
  • SFQR is a surface standard site flatness index, and is evaluated for each site. SFQR determines positive and negative from the reference plane when a cell having an arbitrary size (for example, 26 mm ⁇ 8 mm) is determined on the surface of the semiconductor wafer, and the plane obtained by the least square method is used as the reference plane. It is defined as the range of deviation.
  • the value of SFQRmax represents the maximum value of SFQR in each site on a given wafer.
  • SBIR is a site flatness index based on the back surface.
  • SBIR is a thickness deviation in a cell having an arbitrary dimension (for example, 26 mm ⁇ 8 mm) on the surface of the semiconductor wafer with respect to the reference surface when the back surface of the semiconductor wafer is used as a reference surface, and SBIRmax is the SBIR of each site. Represents the maximum value.
  • SFQR and SBIR are related to the evaluation of the flatness of a specific cell on the wafer surface, and are performed on cells whose dimensions generally correspond to the area of the semiconductor component being fabricated.
  • ROA is a flat region 3 to 6 mm from the outer peripheral edge of the semiconductor wafer (r 1 to r 2 in FIG. 13) after correcting the inclination of the surface of the semiconductor wafer with the back surface of the semiconductor wafer corrected to a flat surface.
  • r 0 the distance from the outer peripheral edge of the semiconductor wafer is indicated by r 0 in FIG. 13.
  • d is shown as a sagging amount.
  • the outer peripheral end side from r 0 is also referred to as an outer peripheral exclusion region (also referred to as a peripheral exclusion region, which is a distance from a wafer outer peripheral portion that is outside the applicable range of the flatness standard).
  • ZDD means a second order derivative of the semiconductor wafer surface displacement with respect to the semiconductor wafer radius.
  • a positive value of ZDD indicates that the surface is displaced in the splashing direction, while a negative value indicates that the surface is displaced in the sagging direction.
  • ESFQR is the SFQR at the edge (outer peripheral part) and is a flatness index indicating the flatness of the outer peripheral part.
  • FIG. 15A shows a top view of the semiconductor wafer, and shows that the outer periphery is divided into 72 rectangular regions (cells).
  • FIG. 15 (b) is an enlarged view of the one of the rectangular regions, as shown in FIG. 15 (b), the rectangular area and the straight line L 2 of 35mm which extend from an outer peripheral end in the radial direction, the semiconductor wafer periphery surrounded by arc L 1 corresponding to the circumferential direction 5 ° parts, regions of L 3 of 1mm in the diameter direction from the outer peripheral end is not included.
  • ESFQR is the SFQR value (range of positive and negative deviations from the least square surface in the area) of this rectangular area (cell).
  • the outer peripheral excluded region an outer peripheral end side shown in L 3.
  • peripheral sagging is a portion where the outer peripheral portion of the wafer is excessively polished and not flattened due to an increase in polishing pressure due to deformation of the polishing cloth, and is rounded and curved. It is known to use a polishing head having a retainer mechanism in order to reduce the influence of such polishing cloth deformation (Patent Document 1). However, in the present situation where a soft polishing cloth is used to reduce scratches on the wafer surface, it is difficult to suppress the deformation of the polishing cloth, and in principle there is a limit to the improvement of the peripheral sag.
  • the value of ESFQR and the like varies depending on the difference in the outer peripheral exclusion region, which causes a problem that the yield decreases.
  • a method of slightly raising the outer peripheral portion for the purpose of improving ESFQR and reducing the maximum displacement from the least square surface in the outer peripheral region is taken. ing.
  • the sagging of the outermost peripheral portion of the wafer cannot be improved, and a deflection point is generated due to the shape change from the shape formed by polishing so as to jump up.
  • the present invention has been made to solve the above problems, and a semiconductor wafer capable of simultaneously satisfying a plurality of flatness indices such as SFQR, ESFQR, ZDD, ROA, GBIR, SBIR under the same processing conditions, and the same
  • An object is to provide a manufacturing method.
  • a semiconductor wafer in which sagging is formed on the outer periphery during polishing The amount of displacement in the thickness direction of the semiconductor wafer between the center of the semiconductor wafer and the peripheral sag start position is 100 nm or less, and the center of the semiconductor wafer has a convex shape, The amount of sag of the semiconductor wafer is 100 nm or less, and Provided is a semiconductor wafer characterized in that the outer peripheral sag start position is 20 mm or more from the outer peripheral edge of the semiconductor wafer, or the central side of the outer peripheral part of the semiconductor wafer to be measured by ESFQR.
  • a semiconductor wafer shape With such a semiconductor wafer shape, it is possible to simultaneously minimize the deviation from the reference plane in a plurality of flatness indices such as SFQR, ESFQR, and ROA having different outer peripheral exclusion regions, and A combination of a convex shape at the center (hereinafter also referred to as a middle convex shape) and an outer sagging shape can simultaneously suppress a change in curvature that occurs in the outer peripheral portion. Furthermore, by using such a semiconductor wafer, not only the surface standard but also the back surface standard flatness index (GBIR, SBIR, etc.) and the curvature evaluation index such as ZDD are satisfied at the same time. It becomes possible. Thereby, it becomes possible to respond to all customer requests under the same polishing conditions, and it is possible to satisfy a plurality of customer requests. Further, since it is possible to cope with the same processing conditions, the productivity and yield of the semiconductor wafer can be improved.
  • a convex shape at the center hereinafter also referred to as a
  • the amount of sag is 70 nm or less.
  • a semiconductor wafer manufacturing method including a polishing step of polishing a semiconductor wafer after slicing a single crystal ingot to form a semiconductor wafer, chamfering the semiconductor wafer, and planarizing the semiconductor wafer,
  • both sides of the semiconductor wafer are disposed such that the amount of displacement in the thickness direction of the semiconductor wafer between the center of the semiconductor wafer and the start position of the peripheral sag is 100 nm or less and the center of the semiconductor wafer has a convex shape.
  • the semiconductor wafer to be measured by ESFQR such that the outer peripheral sag amount of the semiconductor wafer is 100 nm or less, and the outer peripheral sag start position is 20 mm or more from the outer peripheral edge of the semiconductor wafer.
  • a method for producing a semiconductor wafer is provided, wherein one surface of the semiconductor wafer is chemically mechanically polished so as to be closer to the center side than the outer periphery of the semiconductor wafer.
  • a semiconductor wafer in which the displacement amount in the thickness direction of the semiconductor wafer between the center of the semiconductor wafer and the outer peripheral sag start position is 100 nm or less and the center of the semiconductor wafer has a convex shape. It can be easily manufactured. Further, the outer peripheral sag amount is 100 nm or less by chemical mechanical polishing one surface of the semiconductor wafer, and the outer peripheral sag start position is 20 mm or more from the outer peripheral edge of the semiconductor wafer or the outer peripheral part of the semiconductor wafer to be measured by ESFQR Thus, the semiconductor wafer on the center side can be easily manufactured.
  • the polishing step it is preferable to polish the semiconductor wafer so that the amount of sag is 70 nm or less.
  • a semiconductor wafer with improved flatness indices such as SFQR, ESFQR, ZDD, ROA, GBIR, and SBIR can be manufactured.
  • a non-woven abrasive cloth having an Asker-C hardness (hardness measured by a spring type hardness tester C type according to JIS K6301) of 60 or more, or a Shore-D hardness (in accordance with JIS Z2246)
  • the semiconductor wafer is preferably polished using a polyurethane-based polishing cloth having a hardness of 55 or more in accordance with a compliant rebound hardness tester D type.
  • the amount of sag of chemical mechanical polishing varies depending on the polishing conditions, but since the degree of dependence on the deformation amount of the polishing cloth is large, if a polishing cloth with such hardness is selected, the desired amount of sag can be adjusted by adjusting the polishing conditions. Obtainable. In addition, it is easier to make a semiconductor wafer whose peripheral sag amount is 100 nm or less and whose peripheral sag start position is 20 mm or more from the outer peripheral edge of the semiconductor wafer to the center side or closer to the center side than the outer peripheral part of the semiconductor wafer to be measured by ESFQR. Can be produced.
  • the shape of the semiconductor wafer of the present invention it is possible to simultaneously minimize the deviation from the reference plane in a plurality of flatness indices such as SFQR, ESFQR, and ROA having different outer peripheral exclusion areas, and a medium convex shape. And a change in curvature generated in the outer peripheral portion can be suppressed at the same time by combining the shape of the outer peripheral sag. Furthermore, by using such a semiconductor wafer, not only the surface standard but also the back surface standard flatness index (GBIR, SBIR, etc.) and the curvature evaluation index such as ZDD are satisfied at the same time. It becomes possible. Thereby, it becomes possible to respond to all customer requests under the same polishing conditions, and it is possible to satisfy a plurality of customer requests. Further, since it is possible to cope with the same processing conditions, the productivity and yield of the semiconductor wafer can be improved.
  • a plurality of flatness indices such as SFQR, ESFQR, and ROA having different outer peripheral exclusion areas
  • FIG. 1A is a schematic sectional view of a semiconductor wafer according to the present invention
  • FIG. 1B is a schematic enlarged sectional view of an outer peripheral portion of the semiconductor wafer.
  • A The figure which shows the 1st aspect of the cross-sectional shape of the conventional silicon wafer
  • (b) The figure which shows the cross-sectional shape of the outer peripheral part of this silicon wafer, and the reference line of SFQR, ESFQR.
  • A The figure which shows the 2nd aspect of the cross-sectional shape of the conventional silicon wafer
  • (b) The figure which shows the cross-sectional shape of the outer peripheral part of this silicon wafer, and the reference line of SFQR and ESFQR.
  • FIG. 6 is a diagram illustrating reference lines of SFQR and ESFQR.
  • the figure which shows the cross-sectional shape of the outer peripheral part of the silicon wafer shown by ⁇ and the reference lines of SFQR and ESFQR C
  • the present invention is suitable when the semiconductor wafer is a silicon wafer, and is particularly suitable for a silicon wafer having a diameter of 300 mm or more.
  • the semiconductor wafer is a silicon wafer
  • this invention is not limited to these, It can apply also to semiconductor wafers other than a silicon wafer.
  • FIGS. 2 (a), 3 (a), and 4 (a) show a silicon wafer that has been polished into a shape in which the outer periphery jumps up to suppress sagging (hereinafter, also referred to as a honey shape).
  • the honey shape refers to a shape as indicated by H in FIG.
  • the size of the splash increases in the order of FIGS. 2, 3, and 4.
  • 2B, 3B, and 4B show the cross-sectional shape of the outer peripheral portion of the silicon wafer, the SFQR reference line (broken line), and the ESFQR reference line (solid line). .
  • SFQR and ESFQR are calculated from the reference plane of the cell size.
  • Temporary SFQR and ESFQR were calculated using the reference line.
  • the reference line was obtained by the least square method assuming that the outer peripheral exclusion area of SFQR was 2 mm from the outer peripheral edge of the wafer and the cell size was 26 mm ⁇ 8 mm.
  • the reference line (solid line) was obtained by the least square method assuming that the outer peripheral exclusion area of ESFQR was 1 mm from the outer peripheral edge of the wafer, and the short diameter area to be measured was 1 mm to 35 mm, 5 degrees from the outer peripheral edge of the wafer. .
  • the SFQR reference line was 8 mm
  • the ESFQR reference line solid line
  • the results are shown in Table 1.
  • the SFQR of the silicon wafer shown in FIGS. 2 and 3 is about 40 nm, and the displacement (ROA) between the position 2 mm (148 mm from the center) and 1 mm (149 mm from the center) from the outer edge. was about 130 nm.
  • the ESFQR is better by about 30 nm in the silicon wafer of FIG. 3 whose outer periphery is bounced up than the silicon wafer of FIG.
  • polishing such that the outer peripheral portion is slightly shaped as shown in FIG. 3B is effective. It can be seen that the silicon wafer of FIG.
  • FIG. 5A shows the cross-sectional shapes of the three silicon wafers used in the simulation.
  • FIG. 5 shows a case of a flat shape ( ⁇ ), a case of a middle concave shape (where the outer peripheral 10 mm position is 100 nm thick with respect to the center) ( ⁇ ), and a middle convex shape (the outer peripheral 10 mm position relative to the center is 100 nm thin).
  • 5 (b) to 5 (d) show the sectional shape of the outer peripheral portion of each shape of silicon wafer and the reference lines of SFQR and ESFQR. Based on this, SFQR and ESFQR of each silicon wafer shown in FIG. 5 were calculated.
  • the reference line was defined in the same manner as in FIGS. 2 to 3, and SFQR and ESFQR were also determined in the same manner as in FIGS.
  • FIG. 6A shows the cross-sectional shapes of the three silicon wafers used for the simulation.
  • FIG. 6 shows a case where the shape change amount from the center to the outer periphery is 200 nm and the position where the shape change due to the sag starts (the outer periphery sag start position) is 10 mm from the outer periphery end (140 mm from the center).
  • the cross-sectional shape of the silicon wafer is shown when the outer peripheral sag start position is 5 mm from the outer peripheral edge (145 mm from the center) ( ⁇ ), and when it changes with the same curvature from the center to the outer periphery ( ⁇ ) ing.
  • the diameter of the silicon wafer was 300 mm.
  • 6 (b) to 6 (d) show the cross-sectional shape of the outer peripheral portion of each shape of silicon wafer and the reference lines of SFQR and ESFQR. Based on this, SFQR and ESFQR of each silicon wafer shown in FIG. 6 were calculated.
  • the reference line was defined in the same manner as in FIGS. 2 to 3, and SFQR and ESFQR were also determined in the same manner as in FIGS.
  • FIG. 7A shows the cross-sectional shapes of the three silicon wafers used in the simulation.
  • FIG. 7 shows a middle convex shape with a shape change amount from the center to the outer periphery of 300 nm (the position of the outer periphery 10 mm is 100 nm thinner than the center), and the position at which the shape change starts (outer peripheral sag start position) is 10 mm from the outer peripheral end.
  • the position is (140 mm from the center) ( ⁇ )
  • the sagging amount is 100 nm, which is half of the wafer shape indicated by ⁇ ( ⁇ )
  • the wafer shape is indicated by ⁇
  • the outer peripheral sagging start position is from the outer edge.
  • the cross-sectional shape of the silicon wafer in the case where the position is 20 mm (130 mm from the center) ( ⁇ ) is shown.
  • the diameter of the silicon wafer was 300 mm.
  • FIGS. 7 (b) to 7 (d) show the cross-sectional shape of the outer periphery of each shape of silicon wafer and the reference lines of SFQR and ESFQR. Based on this, SFQR and ESFQR of each silicon wafer shown in FIG. 7 were calculated.
  • the reference line was defined in the same manner as in FIGS. 2 to 3, and SFQR and ESFQR were also determined in the same manner as in FIGS.
  • the wafer shape is an intermediate convex shape, and a wafer having a sag amount different from the sag start position of the outer periphery is selected, and SFQR and ESFQR calculated from the cross-sectional shape are used.
  • Table 5 shows the data used for the analysis.
  • the outer peripheral sag start position and sag amount are values read visually from the cross-sectional shape.
  • FIG. 8A shows the relationship between the outer sag start position and sagging amount and SFQR obtained from the multiple regression analysis
  • FIG. 8B shows the relationship between the outer sagging start position and sagging amount and SFQR.
  • the outer peripheral sag start position is 20 mm or more from the outer peripheral end and the sag amount is 100 nm or less
  • a wafer having an SFQR of 25 nm or less and an ESFQR of 70 nm or less can be obtained.
  • ZDD which is an evaluation index of curvature
  • SBIR which is the back side reference, is a difference in the thickness of the outer peripheral portion (the amount of sagging is a dominant deterioration factor), it can be improved by suppressing the sagging amount to 100 nm or less.
  • the present inventors have an intermediate convex shape, and the amount of sag (displacement from the outer periphery sag start position to the position 1 mm from the outer periphery end) is set to 100 nm or less, preferably 70 nm or less, and the start of outer sag starts.
  • a semiconductor whose position is the center side from the outer peripheral end of 20 mm, more preferably the center side of the wafer outer peripheral part to be measured by ESFQR (when the ESFQR cell size is 1 to 35 mm, the semiconductor is the central side from the outer peripheral end by 36 mm).
  • indices such as SFQR, SBIR, ESFQR, ZDD, and ROA can be simultaneously satisfied regardless of the outer peripheral exclusion region and the reference surface.
  • the amount of displacement from the central part to the outer peripheral sag start position is 100 nm or less, the overall flatness index GBIR can be suppressed without affecting SFQR, SBIR, ESFQR, ZDD, ROA, etc. As a result, the present invention has been completed. This will be described in detail below.
  • a semiconductor wafer in which sagging is formed on the outer periphery during polishing The amount of displacement in the thickness direction of the semiconductor wafer between the center of the semiconductor wafer and the peripheral sag start position is 100 nm or less, and the center of the semiconductor wafer has a convex shape, The amount of sag of the semiconductor wafer is 100 nm or less, and Provided is a semiconductor wafer characterized in that the outer peripheral sag start position is 20 mm or more from the outer peripheral edge of the semiconductor wafer, or the central side of the outer peripheral part of the semiconductor wafer to be measured by ESFQR.
  • FIG. 1A a schematic sectional view of a semiconductor wafer according to the present invention is shown in FIG. 1A, and a schematic enlarged sectional view of an outer peripheral portion of the semiconductor wafer is shown in FIG. 1B.
  • the outer peripheral cross section of the semiconductor wafer 11 is composed of a straight line and a curve having a substantially constant curvature (FIG. 1B).
  • the semiconductor wafer 11 includes a center 12, an outer periphery sag 13, an outer periphery sag start position 14, an outer periphery end 15, a front surface 16, and a back surface 17.
  • the displacement amount in the thickness direction of the semiconductor wafer between the center of the semiconductor wafer and the outer peripheral sag start position is A
  • the outer peripheral sag amount of the semiconductor wafer is B
  • the distance from the outer peripheral edge of the outer peripheral sag start position is C
  • the distance between the center and the outer peripheral sag start position is indicated by D
  • the outer peripheral exclusion region is indicated by E
  • the outer peripheral portion of the semiconductor wafer to be measured by ESFQR is indicated by F (FIG. 1B).
  • the displacement amount A in the thickness direction of the semiconductor wafer between the center 12 of the semiconductor wafer and the outer peripheral sag start position 14 is 100 nm or less, and the center 12 of the semiconductor wafer has a convex shape (FIG. 1). (A), (b)). If the displacement amount A from the center 12 to the outer peripheral sag start position 14 is 100 nm or less, GBIR that is an overall flatness index can be suppressed. In addition, with such a middle convex shape, the imaginary lines of SFQR and ESFQR approach the same inclination, so that both SFQR and ESFQR can be achieved.
  • the outer peripheral sag amount B of the semiconductor wafer 11 is 100 nm or less, and particularly preferably 70 nm or less (FIG. 1B). Further, in the semiconductor wafer 11 of the present invention, the outer peripheral sag start position 14 is 20 mm or more from the outer peripheral edge 15 of the semiconductor wafer or is more central than the outer peripheral part F of the semiconductor wafer to be measured by ESFQR (FIG. 1 ( b)).
  • the SFQR is 25 nm or less
  • the ESFQR is 70 nm or less
  • the semiconductor wafer has a further improved flatness index such as SFQR, ESFQR, ZDD, ROA, GBIR, SBIR.
  • the semiconductor wafer of the present invention is not particularly limited as long as it satisfies the above-described middle convex shape, outer peripheral sag amount, and outer peripheral sag start position, and may be a silicon semiconductor wafer or a compound semiconductor wafer.
  • the present inventors have found that a semiconductor wafer having a middle protrusion of the present invention can be manufactured relatively easily depending on polishing conditions, and select a polishing cloth having hardness that is difficult to deform. As a result, it was found that the target sagging amount can be obtained by controlling the outer sagging generated by the deformation of the polishing cloth, and the semiconductor wafer manufacturing method of the present invention was completed.
  • a method for stably obtaining the above-described silicon wafer will be described.
  • the semiconductor wafer includes a polishing step of slicing the semiconductor wafer after slicing the single crystal ingot into a semiconductor wafer, chamfering and planarizing the semiconductor wafer.
  • a manufacturing method of In the polishing step both sides of the semiconductor wafer are disposed such that the amount of displacement in the thickness direction of the semiconductor wafer between the center of the semiconductor wafer and the start position of the peripheral sag is 100 nm or less and the center of the semiconductor wafer has a convex shape.
  • the semiconductor wafer to be measured by ESFQR such that the outer peripheral sag amount of the semiconductor wafer is 100 nm or less, and the outer peripheral sag start position is 20 mm or more from the outer peripheral edge of the semiconductor wafer.
  • a method for producing a semiconductor wafer is provided, wherein one surface of the semiconductor wafer is chemically mechanically polished so as to be closer to the center side than the outer periphery of the semiconductor wafer.
  • the semiconductor wafer manufacturing method of the present invention is not particularly limited, but a semiconductor wafer to be polished can be prepared by the following method. First, a slicing step for slicing a single crystal ingot to obtain a semiconductor wafer is performed.
  • the manufacturing method of a semiconductor ingot is not specifically limited, Well-known methods, such as a Czochralski method (CZ method) and a floating zone melting method (FZ method), can be used.
  • CZ method Czochralski method
  • FZ method floating zone melting method
  • the slicing method is not particularly limited, and the slicing can be performed using an inner peripheral blade or a multi-wire saw.
  • the outer periphery of the semiconductor wafer obtained by this slicing step is chamfered to perform a chamfering step for forming a chamfered portion.
  • the planarization process which planarizes the semiconductor wafer chamfered by the chamfering process is performed.
  • the planarization process can include a lapping process, a grinding process, an etching process, and the like.
  • a center convex silicon wafer can be obtained by adjusting dress conditions.
  • a medium convex shape can be obtained by chemical mechanical polishing on one side, it is difficult to stably obtain a desired shape and sagging amount if the shape after double-side polishing is unstable.
  • it is not preferable to change the polishing conditions in accordance with the shape after double-side polishing because it leads to a decrease in productivity. For this reason, it is preferable that the entire shape is formed by double-side polishing, and the outer peripheral sag is suppressed by single-side chemical mechanical polishing.
  • the semiconductor wafer is so shaped that the amount of displacement in the thickness direction of the semiconductor wafer between the center of the semiconductor wafer and the outer peripheral sag start position is 100 nm or less and the center of the semiconductor wafer has a convex shape. Polish both sides. By creating the entire shape of the wafer by double-side polishing in this way, the virtual lines of SFQR and ESFQR approach the same inclination, so that both SFQR and ESFQR can be achieved.
  • Chemical mechanical polishing is performed on one side of the semiconductor wafer so that it is closer to the center than the outer periphery of the wafer.
  • a semiconductor wafer having an SFQR of 25 nm or less and an ESFQR of 70 nm or less can be obtained, and a semiconductor wafer having a plurality of improved flatness indices can be manufactured at the same time.
  • a semiconductor wafer with improved flatness indices such as SFQR, ESFQR, ZDD, ROA, GBIR, and SBIR can be manufactured.
  • the semiconductor wafer is polished on one side using a non-woven polishing cloth with Asker-C hardness of 60 or more, or a hard polishing cloth with polyurethane hardness of 55 or more with Shore-D hardness. It is preferable.
  • the amount of sag of chemical mechanical polishing varies depending on the polishing conditions, but since the degree of dependence on the deformation amount of the polishing cloth is large, if a polishing cloth with such hardness is selected, the desired amount of sag can be adjusted by adjusting the polishing conditions. Obtainable. Further, by optimizing the polishing load and the number of rotations, it is possible to reduce the sag amount to 70 nm or less.
  • Example 1 A single crystal ingot was sliced into a silicon wafer having a diameter of 300 mm, and the silicon wafer was chamfered and flattened. Thereafter, in the double-side polishing machine described in Japanese Patent Application Laid-Open No. 2003-285262, the displacement in the thickness direction of the semiconductor wafer between the center of the semiconductor wafer and the start position of the outer peripheral sag is 100 nm, and the center of the semiconductor wafer is convex. It adjusted to the conditions used as a shape, and double-sided grinding
  • polishing cloth As the polishing slurry, polishing abrasive grains made of colloidal silica having a particle size of 0.05 ⁇ m were adjusted to pH 10.5 and polished with a polishing load of 200 g / cm 2 .
  • a surface plate shape adjustment mechanism is used, and the shape of the upper surface plate is changed to an upper convex shape (a shape where the position outside the surface plate is lower than the center of the surface plate), and initial slurry supply
  • the amount was 4 l / min, and polishing was performed while adjusting the slurry flow rate as appropriate according to the life of the polishing cloth.
  • one surface of the semiconductor wafer was subjected to chemical mechanical polishing so that the outer peripheral sag amount of the semiconductor wafer was 100 nm and the outer peripheral sag start position was 20 mm from the outer peripheral edge of the semiconductor wafer.
  • a non-woven fabric specifically, Suba 800 (Asker-C hardness 82) manufactured by Nitta Haas was used as the polishing cloth for chemical mechanical polishing.
  • the polishing slurry was adjusted to pH 10.5 with polishing grains made of colloidal silica having a particle size of 0.05 ⁇ m, the polishing load was 150 g / cm 2 , the slurry supply amount was 3 l / min, the platen rotation speed was 30 rpm, and the polishing head rotation Polishing was performed at several 30 rpm. Thereafter, finish polishing was performed to produce the silicon wafer of Example 1.
  • the polishing allowance is small, and the influence of the chemical mechanical polishing on the outer peripheral sag is about 10%.
  • Example 2 As the surface temperature of the polishing cloth during polishing accumulates heat generated during polishing, the temperature of the center portion of the polishing cloth becomes relatively higher than that of the outer peripheral portion. Since this temperature difference affects the polishing rate, it is possible to control the sagging start position by controlling the range of this area.
  • Example 2 the polishing load, the head rotation speed, and the slurry supply temperature are adjusted so that the in-plane average machining allowance of the wafer does not change, and the area where the temperature is high is made larger than in Example 1, and the outer peripheral sag start position is
  • Example 2 is the same as Example 1 except that one side of the silicon wafer is chemically mechanically polished so that it is closer to the center than the outer periphery of the semiconductor wafer to be measured by ESFQR (35 mm from the outer periphery). A silicon wafer was produced.
  • Comparative Example 1 a silicon wafer of Comparative Example 1 was produced in the same manner as in Example 1 except that adjustment was made so as to form a honeycomb shape as usual and double-side polishing and chemical mechanical polishing were performed.
  • FIG. 9A shows SFQRmax after chemical mechanical polishing of the silicon wafers of Example 1 and Comparative Example 1 manufactured as described above
  • FIG. 9B shows ESFQRave
  • FIG. 9C shows GBIR
  • FIG. 9C shows SBIRmax. 10 (a)
  • ZDD is compared with FIG. 10 (b)
  • ROA is compared with FIG. 10 (c).
  • Example 1 is indicated by ⁇
  • Comparative Example 1 is indicated by ⁇ .
  • a filled bar graph is Example 1
  • a bar graph without fill is Comparative Example 1.
  • FIG. 11A shows SFQRmax after chemical mechanical polishing of the silicon wafers of Example 2 and Comparative Example 1 manufactured as described above
  • FIG. 11B shows ESFQRave
  • FIG. 11C shows GBIR
  • FIG. 11C shows SBIRmax. 12 (a)
  • ZDD is compared with FIG. 12 (b)
  • ROA is compared with FIG. 12 (c).
  • Example 2 is indicated by ⁇
  • Comparative Example 1 is indicated by ⁇
  • the filled bar graph is Example 2
  • the unfilled bar graph is Comparative Example 1.
  • the flatness improved in all quality items as in Example 1 and both SFQR and ESFQR, which are particularly difficult to achieve both, greatly improved.
  • a combination of the shape and the peripheral sag shape can provide a semiconductor wafer that can simultaneously suppress a change in curvature occurring in the outer peripheral portion.
  • a semiconductor wafer not only the surface standard but also the back surface standard flatness index (GBIR, SBIR) and the evaluation index of curvature such as ZDD are satisfied at the same time.
  • GBIR, SBIR back surface standard flatness index
  • ZDD evaluation index of curvature
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

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Abstract

　本発明は、研磨時に外周にダレが形成された半導体ウェーハであって、前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、前記半導体ウェーハの中心が凸の形状であり、前記半導体ウェーハの外周ダレ量が１００ｎｍ以下であり、かつ、前記外周ダレ開始位置が前記半導体ウェーハの外周端から２０ｍｍ以上中心側又はＥＳＦＱＲの測定対象となる前記半導体ウェーハの外周部よりも中心側であることを特徴とする半導体ウェーハを提供する。これにより、同一の加工条件で、ＳＦＱＲ、ＥＳＦＱＲ、ＺＤＤ、ＲＯＡ、ＧＢＩＲ、ＳＢＩＲなどの複数のフラットネス指標を同時に満たすことができる半導体ウェーハ及びその製造方法を提供することを目的とする。

Description

半導体ウェーハ及びその製造方法
　本発明は、複数のフラットネスパラメーターを満足する半導体ウェーハ及びその製造方法に関する。
　
　近年、微細化が進むにつれ、半導体ウェーハ外周まで平らなウェーハ形状が求められるようになり、今までのフラットネス評価指標であったＧＢＩＲ（Ｇｌｏｂａｌ　Ｂａｃｋｓｕｒｆａｃｅ－ｒｅｆｅｒｅｎｃｅｄ　Ｉｄｅａｌ　ｐｌａｎｅ／Ｒａｎｇｅ）、ＳＦＱＲ（Ｓｉｔｅ　Ｆｒｏｎｔｓｕｒｆａｃｅ　ｒｅｆｅｒｅｎｃｅｄ　ｌｅａｓｔ　ｓＱｕａｒｅｓ／Ｒａｎｇｅ）、ＳＢＩＲ（Ｓｉｔｅ　Ｂａｃｋｓｕｒｆａｃｅ－ｒｅｆｅｒｅｎｃｅ　Ｉｄｅａｌ　ｐｌａｎｅ／Ｒａｎｇｅ）等に加え、半導体ウェーハ外周部の平坦度を評価するＲＯＡ（Ｒｏｌｌ　Ｏｆｆ　Ａｍｏｕｎｔ、ロールオフ量、エッジロールオフ量ともいう）、ＥＳＦＱＲ（Ｅｄｇｅ　Ｓｉｔｅ　Ｆｒｏｎｔｓｕｒｆａｃｅ　ｒｅｆｅｒｅｎｃｅｄ　ｌｅａｓｔ　ｓＱｕａｒｅｓ／Ｒａｎｇｅ）、曲率の変化を評価するＺＤＤ（Ｚ－Ｈｅｉｇｈｔ　Ｄｏｕｂｌｅ　Ｄｉｆｆｅｒｅｎｔｉａｔｉｏｎ）といった新たな指標が用いられるようになった。
　研磨された半導体ウェーハ外周部は、研磨布との接触により取代が多くなり、研磨後の形状として外周ダレが発生する。通常、ＲＯＡやＥＳＦＱＲは、半導体ウェーハ外周端から１ｍｍの点までのデータを用いて計算され、ＳＦＱＲやＳＢＩＲは半導体ウェーハ外周端から２ｍｍの点までのデータを用いて計算される。そのため、ＲＯＡやＥＳＦＱＲはＳＦＱＲやＳＢＩＲに比べ、より強く外周ダレの影響を受ける。また、半導体ウェーハの厚さはウェーハ外周端から０．５～１ｍｍの間で大きく変化しており、将来、ＲＯＡやＥＳＦＱＲの外周除外領域が１ｍｍから更に小さくなると、外周ダレの影響をより強く受けることになる。以下、ＳＥＭＩ規格に示される、フラットネス指標について個別に説明する。
　ＧＢＩＲは、裏面基準のグローバルフラットネス指標であり、周縁部を除いて画定される全ウェーハ表面に関する平坦性の評価に使用される。ＧＢＩＲは、半導体ウェーハの裏面を基準面としたときの、この基準面に対する半導体ウェーハの表面の最大、最小の厚さ偏差の幅と定義される。
　ＳＦＱＲは、表面基準のサイトフラットネス指標であり、各サイト毎に評価される。ＳＦＱＲは、半導体ウェーハ表面上に任意の寸法（例えば２６ｍｍ×８ｍｍ）のセルを決め、このセル表面について最小２乗法により求めた面を基準面としたときの、この基準面からの正および負の偏差の範囲と定義される。また、ＳＦＱＲｍａｘの値は所与のウェーハ上の各サイト中のＳＦＱＲの最大値を表す。
　ＳＢＩＲは、裏面基準のサイトフラットネス指標である。ＳＢＩＲは、半導体ウェーハの裏面を基準面としたときの、この基準面に対する半導体ウェーハ表面上の任意の寸法（例えば２６ｍｍ×８ｍｍ）のセルにおける厚さ偏差であり、ＳＢＩＲｍａｘが各サイト中のＳＢＩＲの最大値を表す。ＳＦＱＲおよびＳＢＩＲはウェーハ表面上の特定のセルの平坦性の評価に関すものであって、作り込まれる半導体部品の領域に概ね相当する寸法のセルについて行われる。
　ＲＯＡの定義を図１３を参照して説明する。図１３中の横軸は半導体ウェーハの外周端からの距離を示し、縦軸はウェーハ表面の形状の変位量を示す。一般的に、ＲＯＡとは、半導体ウェーハ裏面を平面に矯正した状態で半導体ウェーハ表面の傾きを補正した上で、半導体ウェーハ外周端から３～６ｍｍの平坦な領域（図１３中ｒ１からｒ２の間）を基準面とし、外周端から０．５ｍｍや１ｍｍ（図１３中、半導体ウェーハ外周端からの距離をｒ０で示している）の箇所の、上記基準面からの形状変位量の変化ｄをダレ量として示すものである。ｒ０よりも外周端側を外周除外領域（周辺部除外領域ともいい、平坦度規格の適用範囲外とする部位のウェーハ外周端からの距離をいう）ともいう。
　ＺＤＤの定義を図１４を参照して説明する。図１４中の横軸は半導体ウェーハの外周端からの距離を示し、縦軸はウェーハ表面の形状の変位量を示す。一般的に、ＺＤＤとは、半導体ウェーハ半径に対する半導体ウェーハの表面変位量の２階微分を意味する。ＺＤＤが正の値の場合ははねる方向に表面が変位していることを示し、反対に負の値の場合はダレ方向に表面が変位していることを指す。
　また、ＥＳＦＱＲは、エッジ（外周部）での上記ＳＦＱＲであり、外周部の平坦度を示すフラットネス指標である。ＥＳＦＱＲのセルの取り方を図１５を参照して説明する。図１５（ａ）は半導体ウェーハの上面図を示し、その外周部が７２個の矩形領域（セル）に分割されているところが示されている。図１５（ｂ）はその矩形領域の一個を拡大した図であり、図１５（ｂ）中に示されるように、矩形領域は外周端から直径方向に伸びる３５ｍｍの直線Ｌ２と、半導体ウェーハ外周部の周方向５°に相当する弧Ｌ１により囲まれており、外周端から直径方向に１ｍｍのＬ３の領域は含まれない。ここでＥＳＦＱＲとは、この矩形領域（セル）のＳＦＱＲ値（領域内最小二乗面からの正及び負の偏差の範囲）である。ＥＳＦＱＲの場合は、Ｌ３に示される外周端側を外周除外領域とする。
　
特開平８－２５７８９３号公報
　前述の外周ダレは、研磨布の変形による研磨圧力の増加が原因で、ウェーハの外周部分が余分に研磨され平面とならず、丸み、曲率がついた部分である。このような研磨布変形による影響を低減する目的で、リテーナー機構を持つ研磨ヘッドを用いることが知られている（特許文献１）。しかし、ウェーハ表面のキズを低減するため、やわらかい研磨布を使用している現状では、研磨布の変形を抑制することは難しく、原理上、外周ダレの改善には限界があった。
　他方で、表面基準（Ｆｒｏｎｔｓｉｄｅ）のフラットネス規格と背面基準（Ｂａｃｋｓｉｄｅ）のフラットネス規格があり、この基準面の違う指標を同一の製造条件で両方とも満足することは難しかった。そのため、製造条件変更の段取り替えが必要で、これにより生産性が低下してしまう問題があった。
　さらに、同じ表面基準であっても、外周除外領域の違いにより、ＥＳＦＱＲ等の値が変わってくるため、これにより歩留まりが低下するという問題もあった。こういった問題を解決するために、例えば、ＥＳＦＱＲの改善を目的に、外周部を若干跳ね上げるような研磨を行い、外周領域内の最小二乗面からの最大変位量を小さくする手法がとられている。しかしながら、これでもウェーハの最外周部のダレは改善することができず、跳ね上げるような研磨により形成された形状からダレへの形状変化に伴う偏曲点が生じる。その結果として、ウェーハの厚さの変化量が大きいＥＥ（Ｅｄｇｅ　Ｅｘｃｌｕｓｉｏｎ：外周除外領域）１ｍｍまでのＲＯＡやＥＳＦＱＲの値の改善には適しているが、ＥＥ２ｍｍが主流のＳＦＱＲやＺＤＤの改善には適さず、複数のフラットネス指標を同時に満足することが難しかった。
　本発明は、上記課題を解決するためになされたもので、同一の加工条件で、ＳＦＱＲ、ＥＳＦＱＲ、ＺＤＤ、ＲＯＡ、ＧＢＩＲ、ＳＢＩＲなどの複数のフラットネス指標を同時に満たすことができる半導体ウェーハ及びその製造方法を提供することを目的とする。
　上記課題を解決するために、本発明では、研磨時に外周にダレが形成された半導体ウェーハであって、
　前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、前記半導体ウェーハの中心が凸の形状であり、
　前記半導体ウェーハの外周ダレ量が１００ｎｍ以下であり、かつ、
　前記外周ダレ開始位置が前記半導体ウェーハの外周端から２０ｍｍ以上中心側又はＥＳＦＱＲの測定対象となる前記半導体ウェーハの外周部よりも中心側であることを特徴とする半導体ウェーハを提供する。
　このような半導体ウェーハの形状であれば、外周除外領域の異なるＳＦＱＲ、ＥＳＦＱＲ、ＲＯＡなどの複数のフラットネス指標において、基準面からの偏差を同時に最小にすることが可能となり、且つ、半導体ウェーハの中心が凸の形状（以下、中凸形状ともいう。）と外周ダレ形状の組み合わせにより、外周部に発生する曲率の変化も同時に抑制することが可能となる。さらに、このような形状の半導体ウェーハとすることで、表面基準のみならず、裏面基準のフラットネス指標（ＧＢＩＲ、ＳＢＩＲ等）及び、ＺＤＤのような曲率の評価指標に対しても、同時に満足することが可能となる。これにより、同じ研磨条件で全ての顧客要求に対応することが可能となり、複数の顧客要求を満足することが可能となる。また、同一の加工条件にて対応が可能となるため、半導体ウェーハの生産性や歩留まりを向上することができる。
　また、前記外周ダレ量が７０ｎｍ以下であることが好ましい。
　これにより、ＳＦＱＲ、ＥＳＦＱＲ、ＺＤＤ、ＲＯＡ、ＧＢＩＲ、ＳＢＩＲなどのフラットネス指標がより改善された半導体ウェーハとなる。
　さらに、本発明では、単結晶インゴットをスライスして半導体ウェーハとし、該半導体ウェーハを面取りし、平坦化した後に、前記半導体ウェーハを研磨する研磨工程を含む半導体ウェーハの製造方法であって、
　前記研磨工程において、前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、前記半導体ウェーハの中心が凸の形状となるように前記半導体ウェーハを両面研磨し、
　その後、前記半導体ウェーハの外周ダレ量が１００ｎｍ以下となるように、かつ、前記外周ダレ開始位置が前記半導体ウェーハの外周端から２０ｍｍ以上中心側となるように又はＥＳＦＱＲの測定対象となる前記半導体ウェーハの外周部よりも中心側となるように前記半導体ウェーハの片面を化学機械研磨することを特徴とする半導体ウェーハの製造方法を提供する。
　このように半導体ウェーハを両面研磨することによって、半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、半導体ウェーハの中心が凸の形状となる半導体ウェーハを容易に作製することができる。さらに、半導体ウェーハの片面を化学機械研磨することで外周ダレ量が１００ｎｍ以下で、かつ外周ダレ開始位置が半導体ウェーハの外周端から２０ｍｍ以上中心側となり又はＥＳＦＱＲの測定対象となる半導体ウェーハの外周部よりも中心側となる半導体ウェーハを容易に作製することができる。
　また、前記研磨工程において、外周ダレ量が７０ｎｍ以下となるように半導体ウェーハを研磨することが好ましい。
　これにより、ＳＦＱＲ、ＥＳＦＱＲ、ＺＤＤ、ＲＯＡ、ＧＢＩＲ、ＳＢＩＲなどのフラットネス指標がより改善された半導体ウェーハを製造することができる。
　さらに、前記化学機械研磨において、Ａｓｋｅｒ－Ｃ硬度（ＪＩＳ　Ｋ６３０１に準拠したスプリング式硬さ試験機Ｃ型により測定した硬度）で６０以上の不織布系の研磨布、又はＳｈｏｒｅ－Ｄ硬度（ＪＩＳ　Ｚ２２４６に準拠した反発式硬さ試験機Ｄ型により測定した硬度）で５５以上のポリウレタン系の研磨布を用いて前記半導体ウェーハを研磨することが好ましい。
　化学機械研磨のダレ量は研磨条件でも変化するが、研磨布の変形量に依存する度合いが大きいため、このような硬度の固い研磨布を選定すれば、研磨条件の調整により所望のダレ量を得ることができる。また、外周ダレ量が１００ｎｍ以下で、かつ外周ダレ開始位置が半導体ウェーハの外周端から２０ｍｍ以上中心側となり又はＥＳＦＱＲの測定対象となる半導体ウェーハの外周部よりも中心側となる半導体ウェーハを一層容易に作製することができる。
　本発明の半導体ウェーハの形状であれば、外周除外領域の異なるＳＦＱＲ、ＥＳＦＱＲ、ＲＯＡなどの複数のフラットネス指標において、基準面からの偏差を同時に最小にすることが可能となり、且つ、中凸形状と外周ダレ形状の組み合わせにより、外周部に発生する曲率の変化も同時に抑制することが可能となる。さらに、このような形状の半導体ウェーハとすることで、表面基準のみならず、裏面基準のフラットネス指標（ＧＢＩＲ、ＳＢＩＲ等）及び、ＺＤＤのような曲率の評価指標に対しても、同時に満足することが可能となる。これにより、同じ研磨条件で全ての顧客要求に対応することが可能となり、複数の顧客要求を満足することが可能となる。また、同一の加工条件にて対応が可能となるため、半導体ウェーハの生産性や歩留まりを向上することができる。
　
（ａ）本発明に係る半導体ウェーハの概略断面図、及び（ｂ）半導体ウェーハの外周部の概略拡大断面図である。 （ａ）従来のシリコンウェーハの断面形状の第一態様を示す図、（ｂ）該シリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図である。 （ａ）従来のシリコンウェーハの断面形状の第二態様を示す図、（ｂ）該シリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図である。 （ａ）従来のシリコンウェーハの断面形状の第三態様を示す図、（ｂ）該シリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図である。 （ａ）中凹形状（◇）、フラット形状（○）、及び中凸形状（△）のシリコンウェーハの断面形状を示す図、（ｂ）中凹形状のシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図、（ｃ）フラット形状のシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図、及び（ｄ）中凸形状のシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図である。 （ａ）中心から外周までの形状変化量を２００ｎｍとした中凸形状で、ダレによる形状変化が始まる位置（外周ダレ開始位置）を外周端から５ｍｍ（中心から１４５ｍｍ）の位置とした場合（◇）、外周端から１０ｍｍ（中心から１４０ｍｍ）の位置とした場合（○）、中心から外周まで同じ曲率で変化した場合（△）のシリコンウェーハの断面形状を示す図、（ｂ）◇で示されるシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図、（ｃ）○で示されるシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図、及び（ｄ）△で示されるシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図である。 （ａ）中心から外周までの形状変化量を３００ｎｍとした中凸形状（中心に対し外周１０ｍｍの位置が１００ｎｍ薄い）で、形状変化が始まる位置（外周ダレ開始位置）を外周端から１０ｍｍ（中心から１４０ｍｍ）の位置とした場合（○）、○で示されるウェーハ形状に対してダレ量を半分の２００ｎｍとした場合（◇）、○で示されるウェーハ形状に対して外周ダレ開始位置を外周端から２０ｍｍ（中心から１３０ｍｍ）の位置とした場合（△）のシリコンウェーハの断面形状を示す図、（ｂ）○で示されるシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図、（ｃ）◇で示されるシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図、及び（ｄ）△で示されるシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す図である。 （ａ）外周ダレ開始位置及びダレ量とＳＦＱＲの相関関係を示す図、及び（ｂ）外周ダレ開始位置及びダレ量とＥＳＦＱＲの相関関係を示す図である。 実施例１と比較例１により作製されたシリコンウェーハの（ａ）ＳＦＱＲｍａｘを示す図、（ｂ）ＥＳＦＱＲａｖｅを示す図、及び（ｃ）ＧＢＩＲを示す図を示す図である。 実施例１と比較例１により作製されたシリコンウェーハの（ａ）ＳＢＩＲｍａｘ、（ｂ）ＺＤＤを示す図、及び（ｃ）ＲＯＡを示す図である。 実施例２と比較例１により作製されたシリコンウェーハの（ａ）ＳＦＱＲｍａｘを示す図、（ｂ）ＥＳＦＱＲａｖｅを示す図、及び（ｃ）ＧＢＩＲを示す図を示す図である。 実施例２と比較例１により作製されたシリコンウェーハの（ａ）ＳＢＩＲｍａｘ、（ｂ）ＺＤＤを示す図、及び（ｃ）ＲＯＡを示す図である。 半導体ウェーハにおけるＲＯＡを説明するための断面図である。 半導体ウェーハにおけるＺＤＤを説明するための断面図である。 半導体ウェーハにおけるＥＳＦＱＲを説明するための上面図である。
　以下、本発明をより詳細に説明するが、本発明はこれに限定されるものではない。本発明は、半導体ウェーハがシリコンウェーハである場合に好適であり、また、直径３００ｍｍ以上のシリコンウェーハについて特に好適であり、以下では半導体ウェーハがシリコンウェーハである場合について中心に説明する。ただし、本発明はこれらに限定されず、シリコンウェーハ以外の半導体ウェーハについても適用することができる。
［従来のシリコンウェーハの形状とＳＦＱＲ及びＥＳＦＱＲの関係］
　直径３００ｍｍの従来のシリコンウェーハの断面形状の第一～三態様を図２～４に例示する。図２（ａ）、図３（ａ）、及び図４（ａ）には、ダレ抑制のために外周が跳ね上がる形状（以下、ハネ形状ともいう。）に研磨されたシリコンウェーハが示されている。ハネ形状とは、例えば図３（ａ）でＨで示されるような形状のことをいう。ここで、図２～４に示されるように、図２、図３、図４の順でハネが大きくなっている。図２（ｂ）、図３（ｂ）、及び図４（ｂ）にはシリコンウェーハの外周部の断面形状、ＳＦＱＲの基準線（破線）、及びＥＳＦＱＲの基準線（実線）が示されている。本来、ＳＦＱＲやＥＳＦＱＲはセルサイズの基準面から計算するが、ここでは、シリコンウェーハの断面形状によるＳＦＱＲやＥＳＦＱＲへの影響を分かり易くするため、シリコンウェーハの断面形状のデータから最小二乗法で求めた基準線を用いて仮のＳＦＱＲ、ＥＳＦＱＲを計算した。
　ここで、ＳＦＱＲの外周除外領域をウェーハ外周端から２ｍｍとし、セルサイズを２６ｍｍ×８ｍｍと想定して最小二乗法により基準線（破線）を得た。同様に、ＥＳＦＱＲの外周除外領域をウェーハ外周端から１ｍｍとし、測定対象となる短径領域はウェーハ外周端から１ｍｍ～３５ｍｍ、５度と想定して最小二乗法により基準線（実線）を得た。ＳＦＱＲとＥＳＦＱＲの差が出やすいように、ＳＦＱＲの基準線（破線）は８ｍｍ、ＥＳＦＱＲの基準線（実線）は３５ｍｍの長さで計算を行った。
　その結果を表１に示す。図２及び図３に示されるシリコンウェーハのＳＦＱＲは約４０ｎｍと同程度であり、外周端から２ｍｍ（中心から１４８ｍｍ）の位置と外周端から１ｍｍ（中心から１４９ｍｍ）の位置の変位量（ＲＯＡ）も約１３０ｎｍと同程度であった。しかしながら、ＥＳＦＱＲはより外周が跳ね上がっている図３のシリコンウェーハの方が図２のシリコンウェーハよりも３０ｎｍ程度良くなっている。このため、ＥＳＦＱＲの改善のためには、図３（ｂ）のように外周部が若干ハネ形状となるような研磨が有効であることがわかる。ＥＳＦＱＲを改善するために最も跳ね上がりを大きくした図４のシリコンウェーハでは、ＥＳＦＱＲは改善するが、ハネからダレへの変曲点の影響によりＳＦＱＲはほとんど改善しないことがわかる。すなわち、跳ね上がるように研磨する従来のウェーハの製造方法では今後さらに厳しくなるフラットネス要求には対応することが困難であることがわかる。特に、ＳＦＱＲとＥＳＦＱＲを同時に改善することが要求される場合には、要求に応えることは困難となる。
Figure JPOXMLDOC01-appb-T000001
［シリコンウェーハの凹凸形状がフラットネス指標に与える影響］
　本発明者らはＳＦＱＲとＥＳＦＱＲの両方を同時に改善する方法を見出すため、現状のシリコンウェーハの形状をもとに、シリコンウェーハの凹凸がフラットネスに与える影響についてシミュレーションを行った。シミュレーションに用いた三つのシリコンウェーハの断面形状を図５（ａ）に示す。図５には、フラット形状の場合（○）、中凹形状（中心に対し外周１０ｍｍの位置が１００ｎｍ厚い）の場合（◇）、及び中凸形状（中心に対し外周１０ｍｍの位置が１００ｎｍ薄い）の場合（△）のシリコンウェーハの断面形状が示されている。このシミュレーションにおいて、これら３つのシリコンウェーハは外周端から１０ｍｍ（中心から１４０ｍｍ）より外側のダレ形状を同じとした。なお、シリコンウェーハの直径は３００ｍｍとした。
　図５（ｂ）～（ｄ）には、それぞれの形状のシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す。これを基に、図５で示される各シリコンウェーハのＳＦＱＲとＥＳＦＱＲを算出した。なお、基準線は図２～３の場合と同様にして規定し、ＳＦＱＲとＥＳＦＱＲも図２～３の場合と同様にして求めた。
　その結果を表２に示す。中凹形状の場合、ＳＦＱＲは中間のレベルであるが、ＥＳＦＱＲは最も悪くなった（図５（ｂ））。フラット形状の場合、ＥＳＦＱＲは最も良くなるが、ＳＦＱＲは最も悪くなった（図５（ｃ））。中凸形状の場合、ＳＦＱＲは最も良くなり、ＥＳＦＱＲは最も良かったフラット形状に近いレベルとなった（図５（ｄ））。これにより、中凸形状の方が、ＳＦＱＲとＥＳＦＱＲの両立がし易いことが分かる。つまり、ＳＦＱＲとＥＳＦＱＲの両方を改善するためには、ＳＦＱＲとＥＳＦＱＲそれぞれの仮想線ができるだけ同じ傾きになるような形状（凸形状）が望ましい。
Figure JPOXMLDOC01-appb-T000002
［ウェーハ中心から外周までの形状変化がフラットネス指標に与える影響］
　次に、本発明者らはウェーハ中心から外周までの形状変化に着目し、ウェーハ中心から外周までの形状変化がフラットネス指標に与える影響についてシミュレーションを行った。シミュレーションに用いた三つのシリコンウェーハの断面形状を図６（ａ）に示す。図６には、中心から外周までの形状変化量を２００ｎｍとした中凸形状で、ダレによる形状変化が始まる位置（外周ダレ開始位置）を外周端から１０ｍｍ（中心から１４０ｍｍ）の位置とした場合（○）、外周ダレ開始位置を外周端から５ｍｍ（中心から１４５ｍｍ）の位置とした場合（◇）、及び中心から外周まで同じ曲率で変化した場合（△）のシリコンウェーハの断面形状が示されている。なお、シリコンウェーハの直径は３００ｍｍとした。
　図６（ｂ）～（ｄ）には、それぞれの形状のシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す。これを基に、図６で示される各シリコンウェーハのＳＦＱＲとＥＳＦＱＲを算出した。なお、基準線は図２～３の場合と同様にして規定し、ＳＦＱＲとＥＳＦＱＲも図２～３の場合と同様にして求めた。
　その結果を表３に示す。図６（ｂ）と（ｃ）の比較から、ダレ開始位置をウェーハ外周端側へ移動し、平坦な部分を増やしてもＳＦＱＲ、ＥＳＦＱＲは改善しないことがわかる。しかし、ウェーハ中心から同じ曲率で変化する中凸形状では、ＳＦＱＲ、ＥＳＦＱＲ共に大幅に値が小さくなった（図６（ｄ））。これにより、理想的なウェーハ形状は、中心から外周まで同じ曲率で変化する中凸形状であることが分かる。しかし、実際にはこのような形状のウェーハを得ることは困難であるため、製造可能な形状を有するシリコンウェーハについてシミュレーションを行った。
Figure JPOXMLDOC01-appb-T000003
［製造可能な形状を有するシリコンウェーハのシミュレーション］
　次に、本発明者らは製造可能な形状を有するシリコンウェーハについてシミュレーションを行った。シミュレーションに用いた三つのシリコンウェーハの断面形状を図７（ａ）に示す。図７には、中心から外周までの形状変化量を３００ｎｍとした中凸形状（中心に対し外周１０ｍｍの位置が１００ｎｍ薄い）で、形状変化が始まる位置（外周ダレ開始位置）を外周端から１０ｍｍ（中心から１４０ｍｍ）の位置とした場合（○）、○で示されるウェーハ形状においてダレ量を半分の１００ｎｍとした場合（◇）、及び○で示されるウェーハ形状において外周ダレ開始位置を外周端から２０ｍｍ（中心から１３０ｍｍ）の位置とした場合（△）のシリコンウェーハの断面形状が示されている。なお、シリコンウェーハの直径は３００ｍｍとした。
　図７（ｂ）～（ｄ）には、それぞれの形状のシリコンウェーハの外周部の断面形状とＳＦＱＲ、ＥＳＦＱＲの基準線を示す。これを基に、図７で示される各シリコンウェーハのＳＦＱＲとＥＳＦＱＲを算出した。なお、基準線は図２～３の場合と同様にして規定し、ＳＦＱＲとＥＳＦＱＲも図２～３の場合と同様にして求めた。
　その結果を表４に示す。図７（ｂ）と（ｃ）の比較から、ダレ量を半減させればＳＦＱＲとＥＳＦＱＲ共に改善することがわかる。しかし、図７（ｂ）と（ｄ）の比較から、外周ダレ開始位置を中心側へ移動させた方が、改善効果が大きいことがわかる。
Figure JPOXMLDOC01-appb-T000004
［外周ダレ開始位置及びダレ量とＳＦＱＲ及びＥＳＦＱＲとの相関］
　次に、ウェーハ形状が中凸形状であり、外周ダレ開始位置とダレ量が異なるウェーハを選別し、断面形状から計算したＳＦＱＲ及びＥＳＦＱＲを用い、外周ダレ開始位置及び外周ダレ量と、ＳＦＱＲ及びＥＳＦＱＲの相関について重回帰分析を行った。解析に用いたデータを表５に示す。なお、外周ダレ開始位置、ダレ量は断面形状から目視で読み取った値である。ＳＦＱＲは相関係数Ｒ＝０．８２の高い相関が得られた。同様にＥＳＦＱＲは相関係数Ｒ＝０．８５の高い相関が得られた。重回帰分析から得られた外周ダレ開始位置及びダレ量とＳＦＱＲの関係を図８（ａ）、外周ダレ開始位置及びダレ量とＳＦＱＲの関係を図８（ｂ）に示す。
Figure JPOXMLDOC01-appb-T000005
　これにより、外周ダレ開始位置が外周端から２０ｍｍ以上中心側で、且つダレ量が１００ｎｍ以下であれば、ＳＦＱＲが２５ｎｍ以下、ＥＳＦＱＲが７０ｎｍ以下となるウェーハが得られることがわかる。また、このような形状の半導体ウェーハであれば、曲率の評価指標であるＺＤＤも改善することができる。更に、裏面基準であるＳＢＩＲは、外周部の厚さの差（ダレ量が支配的悪化要因）であるため、ダレ量を１００ｎｍ以下に抑えることにより、改善することができる。
　本発明者らは、以上の結果から、中凸形状であり、ダレ量（外周ダレ開始位置から外周端から１ｍｍの位置までの変位量）を１００ｎｍ以下、好ましくは７０ｎｍ以下とし、外周ダレの開始位置を外周端から２０ｍｍよりも中心側、より好ましくはＥＳＦＱＲの測定対象となるウエーハ外周部よりも中心側（ＥＳＦＱＲのセルサイズが１～３５ｍｍの場合、外周端から３６ｍｍより中心側）とした半導体ウェーハ形状とすることで、外周除外領域、基準面にかかわらず、ＳＦＱＲ、ＳＢＩＲ、ＥＳＦＱＲ、ＺＤＤ、ＲＯＡなどの指標を同時に満たすことが可能となることを見出した。また、中心部から外周ダレ開始位置までの変位量は１００ｎｍ以下であれば、ＳＦＱＲ、ＳＢＩＲ、ＥＳＦＱＲ、ＺＤＤ、ＲＯＡなどに影響することなく、全体的なフラットネス指標であるＧＢＩＲを抑えることができること見出して、本発明を完成させた。以下、詳細に説明する。
［半導体ウェーハ］
　本発明では、研磨時に外周にダレが形成された半導体ウェーハであって、
　前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、前記半導体ウェーハの中心が凸の形状であり、
　前記半導体ウェーハの外周ダレ量が１００ｎｍ以下であり、かつ、
　前記外周ダレ開始位置が前記半導体ウェーハの外周端から２０ｍｍ以上中心側又はＥＳＦＱＲの測定対象となる前記半導体ウェーハの外周部よりも中心側であることを特徴とする半導体ウェーハを提供する。
　まず、本発明に係る半導体ウェーハの概略断面図を図１（ａ）に示し、半導体ウェーハの外周部の概略拡大断面図を図１（ｂ）に示す。半導体ウェーハ１１の外周断面は、直線と略一定の曲率を有する曲線で構成される（図１（ｂ））。具体的には、半導体ウェーハ１１は、中心１２、外周ダレ１３、外周ダレ開始位置１４、外周端１５、表面１６、及び裏面１７からなる。また、半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量はＡ、半導体ウェーハの外周ダレ量はＢ、外周ダレ開始位置の外周端からの距離はＣ、半導体ウェーハの中心と外周ダレ開始位置の間はＤ、外周除外領域はＥ、ＥＳＦＱＲの測定対象となる半導体ウェーハの外周部はＦで示される（図１（ｂ））。
　本発明の半導体ウェーハ１１は、半導体ウェーハの中心１２と外周ダレ開始位置１４の間における半導体ウェーハの厚み方向の変位量Ａが１００ｎｍ以下で、半導体ウェーハの中心１２が凸の形状である（図１（ａ）、（ｂ））。中心１２から外周ダレ開始位置１４までの変位量Ａが１００ｎｍ以下であれば、全体的なフラットネス指標であるＧＢＩＲを抑えることができる。また、このような中凸形状であれば、ＳＦＱＲとＥＳＦＱＲそれぞれの仮想線が同じ傾きに近づくため、ＳＦＱＲとＥＳＦＱＲの両立が可能となる。
　また、本発明の半導体ウェーハは、半導体ウェーハ１１の外周ダレ量Ｂが１００ｎｍ以下であり、特に７０ｎｍ以下であることが好ましい（図１（ｂ））。さらに、本発明の半導体ウェーハ１１は、外周ダレ開始位置１４が半導体ウェーハの外周端１５から２０ｍｍ以上中心側又はＥＳＦＱＲの測定対象となる半導体ウェーハの外周部Ｆよりも中心側である（図１（ｂ））。このような形状の外周部であれば、ＳＦＱＲが２５ｎｍ以下、ＥＳＦＱＲが７０ｎｍ以下となり、複数のフラットネス指標が同時に改善された半導体ウェーハとなり、さらにＧＢＩＲも２５０ｎｍ以下に抑えることができる。特に、外周ダレ量が７０ｎｍ以下であれば、ＳＦＱＲ、ＥＳＦＱＲ、ＺＤＤ、ＲＯＡ、ＧＢＩＲ、ＳＢＩＲなどのフラットネス指標がより改善された半導体ウェーハとなる。
　なお、本発明の半導体ウェーハは上記中凸形状、外周ダレ量、外周ダレ開始位置を満たすものであれば特に限定されず、シリコン半導体ウェーハでも、化合物半導体ウェーハであってもよい。
　更に、本発明者らは上述した半導体ウェーハを得る方法について検討した結果、本発明の中凸を有する半導体ウェーハは研磨条件によって比較的簡単に製造できることを見出し、変形しにくい硬度の研磨布を選定することで研磨布の変形により発生する外周ダレを制御して目的のダレ量を得ることができることを見出して、本発明の半導体ウェーハの製造方法を完成させた。以下、上記形状のシリコンウェーハを安定的に得る方法について説明する。
［半導体ウェーハの製造方法］
　上記のような半導体ウェーハを製造するために本発明では、単結晶インゴットをスライスして半導体ウェーハとし、該半導体ウェーハを面取りし、平坦化した後に、前記半導体ウェーハを研磨する研磨工程を含む半導体ウェーハの製造方法であって、
　前記研磨工程において、前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、前記半導体ウェーハの中心が凸の形状となるように前記半導体ウェーハを両面研磨し、
　その後、前記半導体ウェーハの外周ダレ量が１００ｎｍ以下となるように、かつ、前記外周ダレ開始位置が前記半導体ウェーハの外周端から２０ｍｍ以上中心側となるように又はＥＳＦＱＲの測定対象となる前記半導体ウェーハの外周部よりも中心側となるように前記半導体ウェーハの片面を化学機械研磨することを特徴とする半導体ウェーハの製造方法を提供する。
［研磨される半導体ウェーハの準備］
　本発明の半導体ウェーハの製造方法では、特に限定されないが、以下の方法により研磨される半導体ウェーハを準備することができる。まず、単結晶インゴットをスライスして半導体ウェーハを得るスライス工程を行う。半導体インゴットの製造方法は特に限定されず、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）等、公知の方法を用いることができる。スライス方法も特に限定されず、内周刃やマルチワイヤーソー等を用いてスライスすることができる。次に、このスライス工程によって得られた半導体ウェーハの外周部を面取りし、面取り部を形成する面取り工程を行う。その後、面取り工程により面取りした半導体ウェーハを平坦化する平坦化工程を行う。平坦化工程には、ラッピング工程、研削工程及びエッチング工程等を含むことができる。以上の工程により、研磨される半導体ウェーハを準備することができる。
［研磨工程］
　直径３００ｍｍのシリコンウェーハの場合、一般的に両面研磨と片面研磨の組み合わせによる研磨方法が採用されている。化学機械研磨でのダレ量を抑制するためには、両面研磨機にて中凸形状を作るほうが好ましい。両面研磨では、比較的簡単に中凸形状を有するシリコンウェーハを作ることができる。具体的には特開２００３－２８５２６２のような方法を用いればよい。また、定盤に形状調整機構を持たない両面研磨装置であっても、ドレス条件を調整することで中凸形状のシリコンウェーハを得ることができる。片面の化学機械研磨でも中凸形状を得ることができるが、両面研磨後の形状が不安定では所望の形状とダレ量を安定して得ることは難しい。また、両面研磨後の形状に合わせて研磨条件を変更するのは生産性低下につながるため好ましくない。このため、全体の形状は両面研磨で作りこみ、外周ダレは片面の化学機械研磨で抑制する方法が好ましい。
　そこで、上記のように、研磨工程では、半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、半導体ウェーハの中心が凸の形状となるように半導体ウェーハを両面研磨する。このようにウエーハ全体の形状を両面研磨で作りこむことで、ＳＦＱＲとＥＳＦＱＲそれぞれの仮想線が同じ傾きに近づくため、ＳＦＱＲとＥＳＦＱＲの両立が可能となる。
　さらに、上記のように、半導体ウェーハの外周ダレ量が１００ｎｍ以下となるように、かつ、外周ダレ開始位置が半導体ウェーハの外周端から２０ｍｍ以上中心側となるように又はＥＳＦＱＲの測定対象となる半導体ウェーハの外周部よりも中心側となるように半導体ウェーハの片面を化学機械研磨する。このような形状の外周部に化学機械研磨することで、ＳＦＱＲが２５ｎｍ以下、ＥＳＦＱＲが７０ｎｍ以下となる半導体ウェーハが得られ、複数のフラットネス指標が同時に改善された半導体ウェーハを製造することができる。特に、外周ダレ量が７０ｎｍ以下であれば、ＳＦＱＲ、ＥＳＦＱＲ、ＺＤＤ、ＲＯＡ、ＧＢＩＲ、ＳＢＩＲなどのフラットネス指標がより改善された半導体ウェーハを製造することができる。
　また、片面の化学機械研磨において、Ａｓｋｅｒ－Ｃ硬度で６０以上の不織布系の研磨布、又はＳｈｏｒｅ－Ｄ硬度で５５以上のポリウレタン系の硬度の固い研磨布を用いて前記半導体ウェーハを片面研磨することが好ましい。化学機械研磨のダレ量は研磨条件でも変化するが、研磨布の変形量に依存する度合いが大きいため、このような硬度の固い研磨布を選定すれば、研磨条件の調整により所望のダレ量を得ることができる。また、研磨荷重や回転数を最適化することにより、７０ｎｍ以下のダレ量にすることも可能である。
　
　以下、実施例、比較例を示し、本発明をより具体的に説明するが、本発明は下記の実施例に限定されるものではない。
　
（実施例１）
　単結晶インゴットをスライスして直径３００ｍｍのシリコンウェーハとし、そのシリコンウェーハを面取りし、平坦化した。その後、特開２００３－２８５２６２号公報に記載された両面研磨機にて、半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量が１００ｎｍで、半導体ウェーハの中心が凸の形状となる条件に調整し、両面研磨を行った。この際に、両面研磨にて外周ダレが発生するのは好ましくないため、研磨布は硬質発泡ウレタンパッド、具体的にはニッタ・ハース製ＭＨ－Ｓ１５Ａを用いた。研磨スラリーは、粒度０．０５μｍのコロイダルシリカからなる研磨砥粒をｐＨ１０．５に調整し、研磨荷重２００ｇ／ｃｍ２で研磨を行った。安定して中凸形状のウェーハを得るため、定盤形状調整機構を用い、上定盤の形状を上凸形状（定盤中心に対し、定盤外側の位置が低い形状）とし、初期スラリー供給量を４ｌ／ｍｉｎとし、研磨布のライフに合わせ、スラリー流量を適時調整しながら研磨を行った。その後、半導体ウェーハの外周ダレ量が１００ｎｍとなるように、かつ、外周ダレ開始位置が半導体ウェーハの外周端から２０ｍｍ中心側となるように半導体ウェーハの片面を化学機械研磨した。この際に、化学機械研磨の研磨布は不織布、具体的にはニッタ・ハース製Ｓｕｂａ８００（Ａｓｋｅｒ－Ｃ硬度８２）を用いた。研磨スラリーは、粒度０．０５μｍのコロイダルシリカからなる研磨砥粒をｐＨ１０．５に調整し、研磨荷重を１５０ｇ／ｃｍ２とし、スラリー供給量を３ｌ／ｍｉｎ、定盤回転数３０ｒｐｍ、研磨ヘッド回転数３０ｒｐｍで研磨を行った。その後、仕上研磨を行って、実施例１のシリコンウェーハを作製した。尚、仕上研磨でも外周ダレが発生するが、研磨取代が少なく、化学機械研磨の外周ダレへの影響は１０％程度であることから、特に条件は変更せず、通常の条件で行った。
　
（実施例２）
　研磨中の研磨布表面温度は、研磨中の発熱が蓄積されることにより、研磨布中心部の温度が外周部に比べ相対的に高くなる。この温度差は、研磨レートに影響するため、このエリアの範囲を制御する事により、ダレ開始位置を制御する事が可能となる。実施例２では、ウェーハの面内平均取代が変わらないように、研磨荷重、ヘッド回転数、スラリー供給温度を調整し、温度の高いエリアを実施例１よりも大きくして、外周ダレ開始位置がＥＳＦＱＲの測定対象となる半導体ウェーハの外周部よりも中心側（外周端から３５ｍｍ中心側）となるように、シリコンウェーハの片面を化学機械研磨した以外は実施例１と同様にして実施例２のシリコンウェーハを作製した。
　
（比較例１）
　さらに、従来通りハネ形状ができるように調整し、両面研磨、化学機械研磨を行った以外は実施例１と同様にして比較例１のシリコンウェーハを作製した。
　以上のようにして作製した実施例１と比較例１のシリコンウェーハの化学機械研磨後のＳＦＱＲｍａｘを図９（ａ）、ＥＳＦＱＲａｖｅを図９（ｂ）、ＧＢＩＲを図９（ｃ）、ＳＢＩＲｍａｘを図１０（ａ）、ＺＤＤを図１０（ｂ）、及びＲＯＡを図１０（ｃ）にそれぞれ比較して示す。図９及び図１０中、実施例１を●で示し、比較例１を○で示す。また、塗りつぶした棒グラフが実施例１であり、塗りつぶしのない棒グラフが比較例１である。比較例１と比較して実施例１では、全ての品質項目でフラットネスが改善し、特に両立が難しいＳＦＱＲとＥＳＦＱＲが共に、大きく改善した。
　以上のようにして作製した実施例２と比較例１のシリコンウェーハの化学機械研磨後のＳＦＱＲｍａｘを図１１（ａ）、ＥＳＦＱＲａｖｅを図１１（ｂ）、ＧＢＩＲを図１１（ｃ）、ＳＢＩＲｍａｘを図１２（ａ）、ＺＤＤを図１２（ｂ）、及びＲＯＡを図１２（ｃ）にそれぞれ比較して示す。図１１及び図１２中、実施例２を●で示し、比較例１を○で示す。また、塗りつぶした棒グラフが実施例２であり、塗りつぶしのない棒グラフが比較例１である。比較例１と比較して実施例２では、実施例１と同様に全ての品質項目でフラットネスが改善し、特に両立が難しいＳＦＱＲとＥＳＦＱＲが共に、大きく改善した。
　以上説明したように、本発明によれば、外周除外領域の異なるＳＦＱＲ、ＥＳＦＱＲ、ＲＯＡなどの複数のフラットネス指標において、基準面からの偏差を同時に最小にすることが可能となり、且つ、中凸形状と外周ダレ形状の組み合わせにより、外周部に発生する曲率の変化も同時に抑制することが可能となる半導体ウエーハを提供することが出来ることが示された。また、このような形状の半導体ウェーハとすることで、表面基準のみならず、裏面基準のフラットネス指標（ＧＢＩＲ、ＳＢＩＲ）及び、ＺＤＤのような曲率の評価指標に対しても、同時に満足することが可能となることが示された。さらに、同じ研磨条件で全ての顧客要求に対応することが可能となり、複数の顧客要求を満足することが可能となることが示された。また、これにより同一の加工条件にて対応が可能となるため、半導体ウェーハの生産性や歩留まりを向上することができる。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
 

Claims (5)

  1. 　研磨時に外周にダレが形成された半導体ウェーハであって、
    　前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、前記半導体ウェーハの中心が凸の形状であり、
    　前記半導体ウェーハの外周ダレ量が１００ｎｍ以下であり、かつ、
    　前記外周ダレ開始位置が前記半導体ウェーハの外周端から２０ｍｍ以上中心側又はＥＳＦＱＲの測定対象となる前記半導体ウェーハの外周部よりも中心側であることを特徴とする半導体ウェーハ。
    　
  2. 　前記外周ダレ量が７０ｎｍ以下であることを特徴とする請求項１に記載の半導体ウェーハ。
    　
  3. 　単結晶インゴットをスライスして半導体ウェーハとし、該半導体ウェーハを面取りし、平坦化した後に、前記半導体ウェーハを研磨する研磨工程を含む半導体ウェーハの製造方法であって、
    　前記研磨工程において、前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が１００ｎｍ以下で、前記半導体ウェーハの中心が凸の形状となるように前記半導体ウェーハを両面研磨し、
    　その後、前記半導体ウェーハの外周ダレ量が１００ｎｍ以下となるように、かつ、前記外周ダレ開始位置が前記半導体ウェーハの外周端から２０ｍｍ以上中心側となるように又はＥＳＦＱＲの測定対象となる前記半導体ウェーハの外周部よりも中心側となるように前記半導体ウェーハの片面を化学機械研磨することを特徴とする半導体ウェーハの製造方法。
    　
  4. 　前記研磨工程において、前記外周ダレ量が７０ｎｍ以下となるように前記半導体ウェーハを研磨することを特徴とする請求項３に記載の半導体ウェーハの製造方法。
    　
  5. 　前記化学機械研磨において、Ａｓｋｅｒ－Ｃ硬度で６０以上の不織布系の研磨布、又はＳｈｏｒｅ－Ｄ硬度で５５以上のポリウレタン系の研磨布を用いて前記半導体ウェーハを研磨することを特徴とする請求項３又は請求項４に記載の半導体ウェーハの製造方法。
     
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