JP2012231005A - 半導体ウェーハ及びその製造方法 - Google Patents

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Abstract

【課題】 本発明では同一の加工条件で、SFQR、ESFQR、ZDD、ROA、GBIR、SBIRなどの複数のフラットネス指標を同時に満たすことができる半導体ウェーハ及びその製造方法を提供することを目的とする。
【解決手段】 研磨時に外周にダレが形成された半導体ウェーハであって、
前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が100nm以下で、前記半導体ウェーハの中心が凸の形状であり、
前記半導体ウェーハの外周ダレ量が100nm以下であり、かつ、
前記外周ダレ開始位置が前記半導体ウェーハの外周端から20mm以上中心側又はESFQRの測定対象となる前記半導体ウェーハの外周部よりも中心側であることを特徴とする半導体ウェーハ。
【選択図】 図1

Description

本発明は、複数のフラットネスパラメーターを満足する半導体ウェーハ及びその製造方法に関する。
近年、微細化が進むにつれ、半導体ウェーハ外周まで平らなウェーハ形状が求められるようになり、今までのフラットネス評価指標であったGBIR(Global Backsurface−referenced Ideal plane/Range)、SFQR(Site Frontsurface referenced least sQuares/Range)、SBIR(Site Backsurface−reference Ideal plane/Range)等に加え、半導体ウェーハ外周部の平坦度を評価するROA(Roll Off Amount、ロールオフ量、エッジロールオフ量ともいう)、ESFQR(Edge Site Frontsurface referenced least sQuares/Range)、曲率の変化を評価するZDD(Z−Height Double Differentiation)といった新たな指標が用いられるようになった。
研磨された半導体ウェーハ外周部は、研磨布との接触により取代が多くなり、研磨後の形状として外周ダレが発生する。通常、ROAやESFQRは、半導体ウェーハ外周端から1mmの点までのデータを用いて計算され、SFQRやSBIRは半導体ウェーハ外周端から2mmの点までのデータを用いて計算される。そのため、ROAやESFQRはSFQRやSBIRに比べ、より強く外周ダレの影響を受ける。また、半導体ウェーハの厚さはウェーハ外周端から0.5〜1mmの間で大きく変化しており、将来、ROAやESFQRの外周除外領域が1mmから更に小さくなると、外周ダレの影響をより強く受けることになる。以下、SEMI規格に示される、フラットネス指標について個別に説明する。
GBIRは、裏面基準のグローバルフラットネス指標であり、周縁部を除いて画定される全ウェーハ表面に関する平坦性の評価に使用される。GBIRは、半導体ウェーハの裏面を基準面としたときの、この基準面に対する半導体ウェーハの表面の最大、最小の厚さ偏差の幅と定義される。
SFQRは、表面基準のサイトフラットネス指標であり、各サイト毎に評価される。SFQRは、半導体ウェーハ表面上に任意の寸法(例えば26mm×8mm)のセルを決め、このセル表面について最小2乗法により求めた面を基準面としたときの、この基準面からの正および負の偏差の範囲と定義される。また、SFQRmaxの値は所与のウェーハ上の各サイト中のSFQRの最大値を表す。
SBIRは、裏面基準のサイトフラットネス指標である。SBIRは、半導体ウェーハの裏面を基準面としたときの、この基準面に対する半導体ウェーハ表面上の任意の寸法(例えば26mm×8mm)のセルにおける厚さ偏差であり、SBIRmaxが各サイト中のSBIRの最大値を表す。SFQRおよびSBIRはウェーハ表面上の特定のセルの平坦性の評価に関すものであって、作り込まれる半導体部品の領域に概ね相当する寸法のセルについて行われる。
ROAの定義を図13を参照して説明する。図13中の横軸は半導体ウェーハの外周端からの距離を示し、縦軸はウェーハ表面の形状の変位量を示す。一般的に、ROAとは、半導体ウェーハ裏面を平面に矯正した状態で半導体ウェーハ表面の傾きを補正した上で、半導体ウェーハ外周端から3〜6mmの平坦な領域(図13中rからrの間)を基準面とし、外周端から0.5mmや1mm(図13中、半導体ウェーハ外周端からの距離をrで示している)の箇所の、上記基準面からの形状変位量の変化dをダレ量として示すものである。rよりも外周端側を外周除外領域(周辺部除外領域ともいい、平坦度規格の適用範囲外とする部位のウェーハ外周端からの距離をいう)ともいう。
ZDDの定義を図14を参照して説明する。図14中の横軸は半導体ウェーハの外周端からの距離を示し、縦軸はウェーハ表面の形状の変位量を示す。一般的に、ZDDとは、半導体ウェーハ半径に対する半導体ウェーハの表面変位量の2階微分を意味する。ZDDが正の値の場合ははねる方向に表面が変位していることを示し、反対に負の値の場合はダレ方向に表面が変位していることを指す。
また、ESFQRは、エッジ(外周部)での上記SFQRであり、外周部の平坦度を示すフラットネス指標である。ESFQRのセルの取り方を図15を参照して説明する。図15(a)は半導体ウェーハの上面図を示し、その外周部が72個の矩形領域(セル)に分割されているところが示されている。図15(b)はその矩形領域の一個を拡大した図であり、図15(b)中に示されるように、矩形領域は外周端から直径方向に伸びる35mmの直線Lと、半導体ウェーハ外周部の周方向5°に相当する弧Lにより囲まれており、外周端から直径方向に1mmのLの領域は含まれない。ここでESFQRとは、この矩形領域(セル)のSFQR値(領域内最小二乗面からの正及び負の偏差の範囲)である。ESFQRの場合は、Lに示される外周端側を外周除外領域とする。
特開平8−257893号公報
前述の外周ダレは、研磨布の変形による研磨圧力の増加が原因で、ウェーハの外周部分が余分に研磨され平面とならず、丸み、曲率がついた部分である。このような研磨布変形による影響を低減する目的で、リテーナー機構を持つ研磨ヘッドを用いることが知られている(特許文献1)。しかし、ウェーハ表面のキズを低減するため、やわらかい研磨布を使用している現状では、研磨布の変形を抑制することは難しく、原理上、外周ダレの改善には限界があった。
他方で、表面基準(Frontside)のフラットネス規格と背面基準(Backside)のフラットネス規格があり、この基準面の違う指標を同一の製造条件で両方とも満足することは難しかった。そのため、製造条件変更の段取り替えが必要で、これにより生産性が低下してしまう問題があった。
さらに、同じ表面基準であっても、外周除外領域の違いにより、ESFQR等の値が変わってくるため、これにより歩留まりが低下するという問題もあった。こういった問題を解決するために、例えば、ESFQRの改善を目的に、外周部を若干跳ね上げるような研磨を行い、外周領域内の最小二乗面からの最大変位量を小さくする手法がとられている。しかしながら、これでもウェーハの最外周部のダレは改善することができず、跳ね上げるような研磨により形成された形状からダレへの形状変化に伴う偏曲点が生じる。その結果として、ウェーハの厚さの変化量が大きいEE(Edge Exclusion:外周除外領域)1mmまでのROAやESFQRの値の改善には適しているが、EE2mmが主流のSFQRやZDDの改善には適さず、複数のフラットネス指標を同時に満足することが難しかった。
本発明は、上記課題を解決するためになされたもので、同一の加工条件で、SFQR、ESFQR、ZDD、ROA、GBIR、SBIRなどの複数のフラットネス指標を同時に満たすことができる半導体ウェーハ及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、研磨時に外周にダレが形成された半導体ウェーハであって、
前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が100nm以下で、前記半導体ウェーハの中心が凸の形状であり、
前記半導体ウェーハの外周ダレ量が100nm以下であり、かつ、
前記外周ダレ開始位置が前記半導体ウェーハの外周端から20mm以上中心側又はESFQRの測定対象となる前記半導体ウェーハの外周部よりも中心側であることを特徴とする半導体ウェーハを提供する。
このような半導体ウェーハの形状であれば、外周除外領域の異なるSFQR、ESFQR、ROAなどの複数のフラットネス指標において、基準面からの偏差を同時に最小にすることが可能となり、且つ、半導体ウェーハの中心が凸の形状(以下、中凸形状ともいう。)と外周ダレ形状の組み合わせにより、外周部に発生する曲率の変化も同時に抑制することが可能となる。さらに、このような形状の半導体ウェーハとすることで、表面基準のみならず、裏面基準のフラットネス指標(GBIR、SBIR等)及び、ZDDのような曲率の評価指標に対しても、同時に満足することが可能となる。これにより、同じ研磨条件で全ての顧客要求に対応することが可能となり、複数の顧客要求を満足することが可能となる。また、同一の加工条件にて対応が可能となるため、半導体ウェーハの生産性や歩留まりを向上することができる。
また、前記外周ダレ量が70nm以下であることが好ましい。
これにより、SFQR、ESFQR、ZDD、ROA、GBIR、SBIRなどのフラットネス指標がより改善された半導体ウェーハとなる。
さらに、本発明では、単結晶インゴットをスライスして半導体ウェーハとし、該半導体ウェーハを面取りし、平坦化した後に、前記半導体ウェーハを研磨する研磨工程を含む半導体ウェーハの製造方法であって、
前記研磨工程において、前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が100nm以下で、前記半導体ウェーハの中心が凸の形状となるように前記半導体ウェーハを両面研磨し、
その後、前記半導体ウェーハの外周ダレ量が100nm以下となるように、かつ、前記外周ダレ開始位置が前記半導体ウェーハの外周端から20mm以上中心側となるように又はESFQRの測定対象となる前記半導体ウェーハの外周部よりも中心側となるように前記半導体ウェーハの片面を化学機械研磨することを特徴とする半導体ウェーハの製造方法を提供する。
このように半導体ウェーハを両面研磨することによって、半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量が100nm以下で、半導体ウェーハの中心が凸の形状となる半導体ウェーハを容易に作製することができる。さらに、半導体ウェーハの片面を化学機械研磨することで外周ダレ量が100nm以下で、かつ外周ダレ開始位置が半導体ウェーハの外周端から20mm以上中心側となり又はESFQRの測定対象となる半導体ウェーハの外周部よりも中心側となる半導体ウェーハを容易に作製することができる。
また、前記研磨工程において、外周ダレ量が70nm以下となるように半導体ウェーハを研磨することが好ましい。
これにより、SFQR、ESFQR、ZDD、ROA、GBIR、SBIRなどのフラットネス指標がより改善された半導体ウェーハを製造することができる。
さらに、前記化学機械研磨において、Asker−C硬度(JIS K6301に準拠したスプリング式硬さ試験機C型により測定した硬度)で60以上の不織布系の研磨布、又はShore−D硬度(JIS Z2246に準拠した反発式硬さ試験機D型により測定した硬度)で55以上のポリウレタン系の研磨布を用いて前記半導体ウェーハを研磨することが好ましい。
化学機械研磨のダレ量は研磨条件でも変化するが、研磨布の変形量に依存する度合いが大きいため、このような硬度の固い研磨布を選定すれば、研磨条件の調整により所望のダレ量を得ることができる。また、外周ダレ量が100nm以下で、かつ外周ダレ開始位置が半導体ウェーハの外周端から20mm以上中心側となり又はESFQRの測定対象となる半導体ウェーハの外周部よりも中心側となる半導体ウェーハを一層容易に作製することができる。
本発明の半導体ウェーハの形状であれば、外周除外領域の異なるSFQR、ESFQR、ROAなどの複数のフラットネス指標において、基準面からの偏差を同時に最小にすることが可能となり、且つ、中凸形状と外周ダレ形状の組み合わせにより、外周部に発生する曲率の変化も同時に抑制することが可能となる。さらに、このような形状の半導体ウェーハとすることで、表面基準のみならず、裏面基準のフラットネス指標(GBIR、SBIR等)及び、ZDDのような曲率の評価指標に対しても、同時に満足することが可能となる。これにより、同じ研磨条件で全ての顧客要求に対応することが可能となり、複数の顧客要求を満足することが可能となる。また、同一の加工条件にて対応が可能となるため、半導体ウェーハの生産性や歩留まりを向上することができる。
(a)本発明に係る半導体ウェーハの概略断面図、及び(b)半導体ウェーハの外周部の概略拡大断面図である。 (a)従来のシリコンウェーハの断面形状の第一態様を示す図、(b)該シリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図である。 (a)従来のシリコンウェーハの断面形状の第二態様を示す図、(b)該シリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図である。 (a)従来のシリコンウェーハの断面形状の第三態様を示す図、(b)該シリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図である。 (a)中凹形状(◇)、フラット形状(○)、及び中凸形状(△)のシリコンウェーハの断面形状を示す図、(b)中凹形状のシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図、(c)フラット形状のシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図、及び(d)中凸形状のシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図である。 (a)中心から外周までの形状変化量を200nmとした中凸形状で、ダレによる形状変化が始まる位置(外周ダレ開始位置)を外周端から5mm(中心から145mm)の位置とした場合(◇)、外周端から10mm(中心から140mm)の位置とした場合(○)、中心から外周まで同じ曲率で変化した場合(△)のシリコンウェーハの断面形状を示す図、(b)◇で示されるシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図、(c)○で示されるシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図、及び(d)△で示されるシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図である。 (a)中心から外周までの形状変化量を300nmとした中凸形状(中心に対し外周10mmの位置が100nm薄い)で、形状変化が始まる位置(外周ダレ開始位置)を外周端から10mm(中心から140mm)の位置とした場合(○)、○で示されるウェーハ形状に対してダレ量を半分の200nmとした場合(◇)、○で示されるウェーハ形状に対して外周ダレ開始位置を外周端から20mm(中心から130mm)の位置とした場合(△)のシリコンウェーハの断面形状を示す図、(b)○で示されるシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図、(c)◇で示されるシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図、及び(d)△で示されるシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す図である。 (a)外周ダレ開始位置及びダレ量とSFQRの相関関係を示す図、及び(b)外周ダレ開始位置及びダレ量とESFQRの相関関係を示す図である。 実施例1と比較例1により作製されたシリコンウェーハの(a)SFQRmaxを示す図、(b)ESFQRaveを示す図、及び(c)GBIRを示す図を示す図である。 実施例1と比較例1により作製されたシリコンウェーハの(a)SBIRmax、(b)ZDDを示す図、及び(c)ROAを示す図である。 実施例2と比較例1により作製されたシリコンウェーハの(a)SFQRmaxを示す図、(b)ESFQRaveを示す図、及び(c)GBIRを示す図を示す図である。 実施例2と比較例1により作製されたシリコンウェーハの(a)SBIRmax、(b)ZDDを示す図、及び(c)ROAを示す図である。 半導体ウェーハにおけるROAを説明するための断面図である。 半導体ウェーハにおけるZDDを説明するための断面図である。 半導体ウェーハにおけるESFQRを説明するための上面図である。
以下、本発明をより詳細に説明するが、本発明はこれに限定されるものではない。本発明は、半導体ウェーハがシリコンウェーハである場合に好適であり、また、直径300mm以上のシリコンウェーハについて特に好適であり、以下では半導体ウェーハがシリコンウェーハである場合について中心に説明する。ただし、本発明はこれらに限定されず、シリコンウェーハ以外の半導体ウェーハについても適用することができる。
[従来のシリコンウェーハの形状とSFQR及びESFQRの関係]
直径300mmの従来のシリコンウェーハの断面形状の第一〜三態様を図2〜4に例示する。図2(a)、図3(a)、及び図4(a)には、ダレ抑制のために外周が跳ね上がる形状(以下、ハネ形状ともいう。)に研磨されたシリコンウェーハが示されている。ハネ形状とは、例えば図3(a)でHで示されるような形状のことをいう。ここで、図2〜4に示されるように、図2、図3、図4の順でハネが大きくなっている。図2(b)、図3(b)、及び図4(b)にはシリコンウェーハの外周部の断面形状、SFQRの基準線(破線)、及びESFQRの基準線(実線)が示されている。本来、SFQRやESFQRはセルサイズの基準面から計算するが、ここでは、シリコンウェーハの断面形状によるSFQRやESFQRへの影響を分かり易くするため、シリコンウェーハの断面形状のデータから最小二乗法で求めた基準線を用いて仮のSFQR、ESFQRを計算した。
ここで、SFQRの外周除外領域をウェーハ外周端から2mmとし、セルサイズを26mm×8mmと想定して最小二乗法により基準線(破線)を得た。同様に、ESFQRの外周除外領域をウェーハ外周端から1mmとし、測定対象となる短径領域はウェーハ外周端から1mm〜35mm、5度と想定して最小二乗法により基準線(実線)を得た。SFQRとESFQRの差が出やすいように、SFQRの基準線(破線)は8mm、ESFQRの基準線(実線)は35mmの長さで計算を行った。
その結果を表1に示す。図2及び図3に示されるシリコンウェーハのSFQRは約40nmと同程度であり、外周端から2mm(中心から148mm)の位置と外周端から1mm(中心から149mm)の位置の変位量(ROA)も約130nmと同程度であった。しかしながら、ESFQRはより外周が跳ね上がっている図3のシリコンウェーハの方が図2のシリコンウェーハよりも30nm程度良くなっている。このため、ESFQRの改善のためには、図3(b)のように外周部が若干ハネ形状となるような研磨が有効であることがわかる。ESFQRを改善するために最も跳ね上がりを大きくした図4のシリコンウェーハでは、ESFQRは改善するが、ハネからダレへの変曲点の影響によりSFQRはほとんど改善しないことがわかる。すなわち、跳ね上がるように研磨する従来のウェーハの製造方法では今後さらに厳しくなるフラットネス要求には対応することが困難であることがわかる。特に、SFQRとESFQRを同時に改善することが要求される場合には、要求に応えることは困難となる。
Figure 2012231005
[シリコンウェーハの凹凸形状がフラットネス指標に与える影響]
本発明者らはSFQRとESFQRの両方を同時に改善する方法を見出すため、現状のシリコンウェーハの形状をもとに、シリコンウェーハの凹凸がフラットネスに与える影響についてシミュレーションを行った。シミュレーションに用いた三つのシリコンウェーハの断面形状を図5(a)に示す。図5には、フラット形状の場合(○)、中凹形状(中心に対し外周10mmの位置が100nm厚い)の場合(◇)、及び中凸形状(中心に対し外周10mmの位置が100nm薄い)の場合(△)のシリコンウェーハの断面形状が示されている。このシミュレーションにおいて、これら3つのシリコンウェーハは外周端から10mm(中心から140mm)より外側のダレ形状を同じとした。なお、シリコンウェーハの直径は300mmとした。
図5(b)〜(d)には、それぞれの形状のシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す。これを基に、図5で示される各シリコンウェーハのSFQRとESFQRを算出した。なお、基準線は図2〜3の場合と同様にして規定し、SFQRとESFQRも図2〜3の場合と同様にして求めた。
その結果を表2に示す。中凹形状の場合、SFQRは中間のレベルであるが、ESFQRは最も悪くなった(図5(b))。フラット形状の場合、ESFQRは最も良くなるが、SFQRは最も悪くなった(図5(c))。中凸形状の場合、SFQRは最も良くなり、ESFQRは最も良かったフラット形状に近いレベルとなった(図5(d))。これにより、中凸形状の方が、SFQRとESFQRの両立がし易いことが分かる。つまり、SFQRとESFQRの両方を改善するためには、SFQRとESFQRそれぞれの仮想線ができるだけ同じ傾きになるような形状(凸形状)が望ましい。
Figure 2012231005
[ウェーハ中心から外周までの形状変化がフラットネス指標に与える影響]
次に、本発明者らはウェーハ中心から外周までの形状変化に着目し、ウェーハ中心から外周までの形状変化がフラットネス指標に与える影響についてシミュレーションを行った。シミュレーションに用いた三つのシリコンウェーハの断面形状を図6(a)に示す。図6には、中心から外周までの形状変化量を200nmとした中凸形状で、ダレによる形状変化が始まる位置(外周ダレ開始位置)を外周端から10mm(中心から140mm)の位置とした場合(○)、外周ダレ開始位置を外周端から5mm(中心から145mm)の位置とした場合(◇)、及び中心から外周まで同じ曲率で変化した場合(△)のシリコンウェーハの断面形状が示されている。なお、シリコンウェーハの直径は300mmとした。
図6(b)〜(d)には、それぞれの形状のシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す。これを基に、図6で示される各シリコンウェーハのSFQRとESFQRを算出した。なお、基準線は図2〜3の場合と同様にして規定し、SFQRとESFQRも図2〜3の場合と同様にして求めた。
その結果を表3に示す。図6(b)と(c)の比較から、ダレ開始位置をウェーハ外周端側へ移動し、平坦な部分を増やしてもSFQR、ESFQRは改善しないことがわかる。しかし、ウェーハ中心から同じ曲率で変化する中凸形状では、SFQR、ESFQR共に大幅に値が小さくなった(図6(d))。これにより、理想的なウェーハ形状は、中心から外周まで同じ曲率で変化する中凸形状であることが分かる。しかし、実際にはこのような形状のウェーハを得ることは困難であるため、製造可能な形状を有するシリコンウェーハについてシミュレーションを行った。
Figure 2012231005
[製造可能な形状を有するシリコンウェーハのシミュレーション]
次に、本発明者らは製造可能な形状を有するシリコンウェーハについてシミュレーションを行った。シミュレーションに用いた三つのシリコンウェーハの断面形状を図7(a)に示す。図7には、中心から外周までの形状変化量を300nmとした中凸形状(中心に対し外周10mmの位置が100nm薄い)で、形状変化が始まる位置(外周ダレ開始位置)を外周端から10mm(中心から140mm)の位置とした場合(○)、○で示されるウェーハ形状においてダレ量を半分の100nmとした場合(◇)、及び○で示されるウェーハ形状において外周ダレ開始位置を外周端から20mm(中心から130mm)の位置とした場合(△)のシリコンウェーハの断面形状が示されている。なお、シリコンウェーハの直径は300mmとした。
図7(b)〜(d)には、それぞれの形状のシリコンウェーハの外周部の断面形状とSFQR、ESFQRの基準線を示す。これを基に、図7で示される各シリコンウェーハのSFQRとESFQRを算出した。なお、基準線は図2〜3の場合と同様にして規定し、SFQRとESFQRも図2〜3の場合と同様にして求めた。
その結果を表4に示す。図7(b)と(c)の比較から、ダレ量を半減させればSFQRとESFQR共に改善することがわかる。しかし、図7(b)と(d)の比較から、外周ダレ開始位置を中心側へ移動させた方が、改善効果が大きいことがわかる。
Figure 2012231005
[外周ダレ開始位置及びダレ量とSFQR及びESFQRとの相関]
次に、ウェーハ形状が中凸形状であり、外周ダレ開始位置とダレ量が異なるウェーハを選別し、断面形状から計算したSFQR及びESFQRを用い、外周ダレ開始位置及び外周ダレ量と、SFQR及びESFQRの相関について重回帰分析を行った。解析に用いたデータを表5に示す。なお、外周ダレ開始位置、ダレ量は断面形状から目視で読み取った値である。SFQRは相関係数R=0.82の高い相関が得られた。同様にESFQRは相関係数R=0.85の高い相関が得られた。重回帰分析から得られた外周ダレ開始位置及びダレ量とSFQRの関係を図8(a)、外周ダレ開始位置及びダレ量とSFQRの関係を図8(b)に示す。
Figure 2012231005
これにより、外周ダレ開始位置が外周端から20mm以上中心側で、且つダレ量が100nm以下であれば、SFQRが25nm以下、ESFQRが70nm以下となるウェーハが得られることがわかる。また、このような形状の半導体ウェーハであれば、曲率の評価指標であるZDDも改善することができる。更に、裏面基準であるSBIRは、外周部の厚さの差(ダレ量が支配的悪化要因)であるため、ダレ量を100nm以下に抑えることにより、改善することができる。
本発明者らは、以上の結果から、中凸形状であり、ダレ量(外周ダレ開始位置から外周端から1mmの位置までの変位量)を100nm以下、好ましくは70nm以下とし、外周ダレの開始位置を外周端から20mmよりも中心側、より好ましくはESFQRの測定対象となるウエーハ外周部よりも中心側(ESFQRのセルサイズが1〜35mmの場合、外周端から36mmより中心側)とした半導体ウェーハ形状とすることで、外周除外領域、基準面にかかわらず、SFQR、SBIR、ESFQR、ZDD、ROAなどの指標を同時に満たすことが可能となることを見出した。また、中心部から外周ダレ開始位置までの変位量は100nm以下であれば、SFQR、SBIR、ESFQR、ZDD、ROAなどに影響することなく、全体的なフラットネス指標であるGBIRを抑えることができること見出して、本発明を完成させた。以下、詳細に説明する。
[半導体ウェーハ]
本発明では、研磨時に外周にダレが形成された半導体ウェーハであって、
前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が100nm以下で、前記半導体ウェーハの中心が凸の形状であり、
前記半導体ウェーハの外周ダレ量が100nm以下であり、かつ、
前記外周ダレ開始位置が前記半導体ウェーハの外周端から20mm以上中心側又はESFQRの測定対象となる前記半導体ウェーハの外周部よりも中心側であることを特徴とする半導体ウェーハを提供する。
まず、本発明に係る半導体ウェーハの概略断面図を図1(a)に示し、半導体ウェーハの外周部の概略拡大断面図を図1(b)に示す。半導体ウェーハ11の外周断面は、直線と略一定の曲率を有する曲線で構成される(図1(b))。具体的には、半導体ウェーハ11は、中心12、外周ダレ13、外周ダレ開始位置14、外周端15、表面16、及び裏面17からなる。また、半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量はA、半導体ウェーハの外周ダレ量はB、外周ダレ開始位置の外周端からの距離はC、半導体ウェーハの中心と外周ダレ開始位置の間はD、外周除外領域はE、ESFQRの測定対象となる半導体ウェーハの外周部はFで示される(図1(b))。
本発明の半導体ウェーハ11は、半導体ウェーハの中心12と外周ダレ開始位置14の間における半導体ウェーハの厚み方向の変位量Aが100nm以下で、半導体ウェーハの中心12が凸の形状である(図1(a)、(b))。中心12から外周ダレ開始位置14までの変位量Aが100nm以下であれば、全体的なフラットネス指標であるGBIRを抑えることができる。また、このような中凸形状であれば、SFQRとESFQRそれぞれの仮想線が同じ傾きに近づくため、SFQRとESFQRの両立が可能となる。
また、本発明の半導体ウェーハは、半導体ウェーハ11の外周ダレ量Bが100nm以下であり、特に70nm以下であることが好ましい(図1(b))。さらに、本発明の半導体ウェーハ11は、外周ダレ開始位置14が半導体ウェーハの外周端15から20mm以上中心側又はESFQRの測定対象となる半導体ウェーハの外周部Fよりも中心側である(図1(b))。このような形状の外周部であれば、SFQRが25nm以下、ESFQRが70nm以下となり、複数のフラットネス指標が同時に改善された半導体ウェーハとなり、さらにGBIRも250nm以下に抑えることができる。特に、外周ダレ量が70nm以下であれば、SFQR、ESFQR、ZDD、ROA、GBIR、SBIRなどのフラットネス指標がより改善された半導体ウェーハとなる。
なお、本発明の半導体ウェーハは上記中凸形状、外周ダレ量、外周ダレ開始位置を満たすものであれば特に限定されず、シリコン半導体ウェーハでも、化合物半導体ウェーハであってもよい。
更に、本発明者らは上述した半導体ウェーハを得る方法について検討した結果、本発明の中凸を有する半導体ウェーハは研磨条件によって比較的簡単に製造できることを見出し、変形しにくい硬度の研磨布を選定することで研磨布の変形により発生する外周ダレを制御して目的のダレ量を得ることができることを見出して、本発明の半導体ウェーハの製造方法を完成させた。以下、上記形状のシリコンウェーハを安定的に得る方法について説明する。
[半導体ウェーハの製造方法]
上記のような半導体ウェーハを製造するために本発明では、単結晶インゴットをスライスして半導体ウェーハとし、該半導体ウェーハを面取りし、平坦化した後に、前記半導体ウェーハを研磨する研磨工程を含む半導体ウェーハの製造方法であって、
前記研磨工程において、前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が100nm以下で、前記半導体ウェーハの中心が凸の形状となるように前記半導体ウェーハを両面研磨し、
その後、前記半導体ウェーハの外周ダレ量が100nm以下となるように、かつ、前記外周ダレ開始位置が前記半導体ウェーハの外周端から20mm以上中心側となるように又はESFQRの測定対象となる前記半導体ウェーハの外周部よりも中心側となるように前記半導体ウェーハの片面を化学機械研磨することを特徴とする半導体ウェーハの製造方法を提供する。
[研磨される半導体ウェーハの準備]
本発明の半導体ウェーハの製造方法では、特に限定されないが、以下の方法により研磨される半導体ウェーハを準備することができる。まず、単結晶インゴットをスライスして半導体ウェーハを得るスライス工程を行う。半導体インゴットの製造方法は特に限定されず、チョクラルスキー法(CZ法)や浮遊帯域溶融法(FZ法)等、公知の方法を用いることができる。スライス方法も特に限定されず、内周刃やマルチワイヤーソー等を用いてスライスすることができる。次に、このスライス工程によって得られた半導体ウェーハの外周部を面取りし、面取り部を形成する面取り工程を行う。その後、面取り工程により面取りした半導体ウェーハを平坦化する平坦化工程を行う。平坦化工程には、ラッピング工程、研削工程及びエッチング工程等を含むことができる。以上の工程により、研磨される半導体ウェーハを準備することができる。
[研磨工程]
直径300mmのシリコンウェーハ場合、一般的に両面研磨と片面研磨の組み合わせによる研磨方法が採用されている。化学機械研磨でのダレ量を抑制するためには、両面研磨機にて中凸形状を作るほうが好ましい。両面研磨では、比較的簡単に中凸形状を有するシリコンウェーハを作ることができる。具体的には特開2003−285262のような方法を用いればよい。また、定盤に形状調整機構を持たない両面研磨装置であっても、ドレス条件を調整することで中凸形状のシリコンウェーハを得ることができる。片面の化学機械研磨でも中凸形状を得ることができるが、両面研磨後の形状が不安定では所望の形状とダレ量を安定して得ることは難しい。また、両面研磨後の形状に合わせて研磨条件を変更するのは生産性低下につながるため好ましくない。このため、全体の形状は両面研磨で作りこみ、外周ダレは片面の化学機械研磨で抑制する方法が好ましい。
そこで、上記のように、研磨工程では、半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量が100nm以下で、半導体ウェーハの中心が凸の形状となるように半導体ウェーハを両面研磨する。このようにウエーハ全体の形状を両面研磨で作りこむことで、SFQRとESFQRそれぞれの仮想線が同じ傾きに近づくため、SFQRとESFQRの両立が可能となる。
さらに、上記のように、半導体ウェーハの外周ダレ量が100nm以下となるように、かつ、外周ダレ開始位置が半導体ウェーハの外周端から20mm以上中心側となるように又はESFQRの測定対象となる半導体ウェーハの外周部よりも中心側となるように半導体ウェーハの片面を化学機械研磨する。このような形状の外周部に化学機械研磨することで、SFQRが25nm以下、ESFQRが70nm以下となる半導体ウェーハが得られ、複数のフラットネス指標が同時に改善された半導体ウェーハを製造することができる。特に、外周ダレ量が70nm以下であれば、SFQR、ESFQR、ZDD、ROA、GBIR、SBIRなどのフラットネス指標がより改善された半導体ウェーハを製造することができる。
また、片面の化学機械研磨において、Asker−C硬度で60以上の不織布系の研磨布、又はShore−D硬度で55以上のポリウレタン系の硬度の固い研磨布を用いて前記半導体ウェーハを片面研磨することが好ましい。化学機械研磨のダレ量は研磨条件でも変化するが、研磨布の変形量に依存する度合いが大きいため、このような硬度の固い研磨布を選定すれば、研磨条件の調整により所望のダレ量を得ることができる。また、研磨荷重や回転数を最適化することにより、70nm以下のダレ量にすることも可能である。
以下、実施例、比較例を示し、本発明をより具体的に説明するが、本発明は下記の実施例に限定されるものではない。
(実施例1)
単結晶インゴットをスライスして直径300mmのシリコンウェーハとし、そのシリコンウェーハを面取りし、平坦化した。その後、特開2003−285262号公報に記載された両面研磨機にて、半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量が100nmで、半導体ウェーハの中心が凸の形状となる条件に調整し、両面研磨を行った。この際に、両面研磨にて外周ダレが発生するのは好ましくないため、研磨布は硬質発泡ウレタンパッド、具体的にはニッタ・ハース製MH−S15Aを用いた。研磨スラリーは、粒度0.05μmのコロイダルシリカからなる研磨砥粒をpH10.5に調整し、研磨荷重200g/cmで研磨を行った。安定して中凸形状のウェーハを得るため、定盤形状調整機構を用い、上定盤の形状を上凸形状(定盤中心に対し、定盤外側の位置が低い形状)とし、初期スラリー供給量を4l/minとし、研磨布のライフに合わせ、スラリー流量を適時調整しながら研磨を行った。その後、半導体ウェーハの外周ダレ量が100nmとなるように、かつ、外周ダレ開始位置が半導体ウェーハの外周端から20mm中心側となるように半導体ウェーハの片面を化学機械研磨した。この際に、化学機械研磨の研磨布は不織布、具体的にはニッタ・ハース製Suba800(Asker−C硬度82)を用いた。研磨スラリーは、粒度0.05μmのコロイダルシリカからなる研磨砥粒をpH10.5に調整し、研磨荷重を150g/cmとし、スラリー供給量を3l/min、定盤回転数30rpm、研磨ヘッド回転数30rpmで研磨を行った。その後、仕上研磨を行って、実施例1のシリコンウェーハを作製した。尚、仕上研磨でも外周ダレが発生するが、研磨取代が少なく、化学機械研磨の外周ダレへの影響は10%程度であることから、特に条件は変更せず、通常の条件で行った。
(実施例2)
研磨中の研磨布表面温度は、研磨中の発熱が蓄積されることにより、研磨布中心部の温度が外周部に比べ相対的に高くなる。この温度差は、研磨レートに影響するため、このエリアの範囲を制御する事により、ダレ開始位置を制御する事が可能となる。実施例2では、ウェーハの面内平均取代が変わらないように、研磨荷重、ヘッド回転数、スラリー供給温度を調整し、温度の高いエリアを実施例1よりも大きくして、外周ダレ開始位置がESFQRの測定対象となる半導体ウェーハの外周部よりも中心側(外周端から35mm中心側)となるように、シリコンウェーハの片面を化学機械研磨した以外は実施例1と同様にして実施例2のシリコンウェーハを作製した。
(比較例1)
さらに、従来通りハネ形状ができるように調整し、両面研磨、化学機械研磨を行った以外は実施例1と同様にして比較例1のシリコンウェーハを作製した。
以上のようにして作製した実施例1と比較例1のシリコンウェーハの化学機械研磨後のSFQRmaxを図9(a)、ESFQRaveを図9(b)、GBIRを図9(c)、SBIRmaxを図10(a)、ZDDを図10(b)、及びROAを図10(c)にそれぞれ比較して示す。図9及び図10中、実施例1を●で示し、比較例1を○で示す。また、塗りつぶした棒グラフが実施例1であり、塗りつぶしのない棒グラフが比較例1である。比較例1と比較して実施例1では、全ての品質項目でフラットネスが改善し、特に両立が難しいSFQRとESFQRが共に、大きく改善した。
以上のようにして作製した実施例2と比較例1のシリコンウェーハの化学機械研磨後のSFQRmaxを図11(a)、ESFQRaveを図11(b)、GBIRを図11(c)、SBIRmaxを図12(a)、ZDDを図12(b)、及びROAを図12(c)にそれぞれ比較して示す。図11及び図12中、実施例2を●で示し、比較例1を○で示す。また、塗りつぶした棒グラフが実施例2であり、塗りつぶしのない棒グラフが比較例1である。比較例1と比較して実施例2では、実施例1と同様に全ての品質項目でフラットネスが改善し、特に両立が難しいSFQRとESFQRが共に、大きく改善した。
以上説明したように、本発明によれば、外周除外領域の異なるSFQR、ESFQR、ROAなどの複数のフラットネス指標において、基準面からの偏差を同時に最小にすることが可能となり、且つ、中凸形状と外周ダレ形状の組み合わせにより、外周部に発生する曲率の変化も同時に抑制することが可能となる半導体ウエーハを提供することが出来ることが示された。また、このような形状の半導体ウェーハとすることで、表面基準のみならず、裏面基準のフラットネス指標(GBIR、SBIR)及び、ZDDのような曲率の評価指標に対しても、同時に満足することが可能となることが示された。さらに、同じ研磨条件で全ての顧客要求に対応することが可能となり、複数の顧客要求を満足することが可能となることが示された。また、これにより同一の加工条件にて対応が可能となるため、半導体ウェーハの生産性や歩留まりを向上することができる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
11…半導体ウェーハ、 12…中心、 13…外周ダレ、 14…外周ダレ開始位置、 15…外周端、 16…表面、 17…裏面、
A…半導体ウェーハの中心と外周ダレ開始位置の間における半導体ウェーハの厚み方向の変位量、 B…外周ダレ量、 C…外周ダレ開始位置の外周端からの距離、 D…半導体ウェーハの中心と外周ダレ開始位置の間、 E…外周除外領域、 F…ESFQRの測定対象となる半導体ウェーハの外周部の距離。

Claims (5)

  1. 研磨時に外周にダレが形成された半導体ウェーハであって、
    前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が100nm以下で、前記半導体ウェーハの中心が凸の形状であり、
    前記半導体ウェーハの外周ダレ量が100nm以下であり、かつ、
    前記外周ダレ開始位置が前記半導体ウェーハの外周端から20mm以上中心側又はESFQRの測定対象となる前記半導体ウェーハの外周部よりも中心側であることを特徴とする半導体ウェーハ。
  2. 前記外周ダレ量が70nm以下であることを特徴とする請求項1に記載の半導体ウェーハ。
  3. 単結晶インゴットをスライスして半導体ウェーハとし、該半導体ウェーハを面取りし、平坦化した後に、前記半導体ウェーハを研磨する研磨工程を含む半導体ウェーハの製造方法であって、
    前記研磨工程において、前記半導体ウェーハの中心と外周ダレ開始位置の間における前記半導体ウェーハの厚み方向の変位量が100nm以下で、前記半導体ウェーハの中心が凸の形状となるように前記半導体ウェーハを両面研磨し、
    その後、前記半導体ウェーハの外周ダレ量が100nm以下となるように、かつ、前記外周ダレ開始位置が前記半導体ウェーハの外周端から20mm以上中心側となるように又はESFQRの測定対象となる前記半導体ウェーハの外周部よりも中心側となるように前記半導体ウェーハの片面を化学機械研磨することを特徴とする半導体ウェーハの製造方法。
  4. 前記研磨工程において、前記外周ダレ量が70nm以下となるように前記半導体ウェーハを研磨することを特徴とする請求項3に記載の半導体ウェーハの製造方法。
  5. 前記化学機械研磨において、Asker−C硬度で60以上の不織布系の研磨布、又はShore−D硬度で55以上のポリウレタン系の研磨布を用いて前記半導体ウェーハを研磨することを特徴とする請求項3又は請求項4に記載の半導体ウェーハの製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015063782A (ja) * 2013-08-30 2015-04-09 株式会社クラレ 繊維複合シート、研磨パッド及びその製造方法
KR20170049418A (ko) * 2015-10-27 2017-05-10 실트로닉 아게 배향 노치를 갖는 반도체 웨이퍼를 유지하기 위한 서셉터, 반도체 웨이퍼 상에 층을 퇴적시키기 위한 방법, 및 반도체 웨이퍼
KR20200018818A (ko) * 2017-06-21 2020-02-20 실트로닉 아게 반도체 웨이퍼 및 반도체 웨이퍼를 처리하기 위한 방법, 제어 시스템 및 플랜트
CN111033707A (zh) * 2017-08-15 2020-04-17 信越半导体株式会社 硅晶圆的边缘形状的评价方法及评价装置、硅晶圆、及其筛选方法及制造方法
JP2020176847A (ja) * 2019-04-15 2020-10-29 信越半導体株式会社 ウェーハのフラットネス測定機の選定方法及び測定方法
JPWO2019198458A1 (ja) * 2018-04-13 2021-05-13 株式会社Sumco 半導体ウェーハの評価方法および半導体ウェーハの製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX363099B (es) * 2014-04-30 2019-03-08 1366 Tech Inc Metodos y aparato para fabricar obleas semiconductoras delgadas con regiones controladas localmente que son relativamente mas gruesas que otras regiones y esas obleas.
JP6406238B2 (ja) * 2015-12-18 2018-10-17 株式会社Sumco ウェーハ研磨方法および研磨装置
KR101810643B1 (ko) * 2016-02-02 2017-12-19 에스케이실트론 주식회사 에피텍셜 웨이퍼의 평탄도 제어 방법
KR102086281B1 (ko) * 2017-04-28 2020-03-06 제이엑스금속주식회사 반도체 웨이퍼 및 반도체 웨이퍼의 연마 방법
DE102017210450A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
JP6799509B2 (ja) * 2017-07-21 2020-12-16 クラリオン株式会社 関連付けシステム、関連付け方法
WO2019035336A1 (ja) * 2017-08-15 2019-02-21 信越半導体株式会社 シリコンウエーハのエッジ形状の評価方法および評価装置、シリコンウエーハ、ならびにその選別方法および製造方法
JP6451825B1 (ja) * 2017-12-25 2019-01-16 株式会社Sumco ウェーハの両面研磨方法
DE102018200415A1 (de) * 2018-01-11 2019-07-11 Siltronic Ag Halbleiterscheibe mit epitaktischer Schicht
KR102413432B1 (ko) * 2020-08-28 2022-06-27 에스케이실트론 주식회사 웨이퍼 및 그 형상 분석 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064071A (ja) * 2000-06-09 2002-02-28 Sumitomo Osaka Cement Co Ltd シリコンウエハー鏡面研磨用研磨板およびシリコンウエハーの鏡面研磨方法
JP2007031883A (ja) * 2005-07-27 2007-02-08 Nitta Haas Inc 研磨布
JP2007067179A (ja) * 2005-08-31 2007-03-15 Shin Etsu Handotai Co Ltd 半導体ウエーハの鏡面研磨方法及び鏡面研磨システム
JP2008254124A (ja) * 2007-04-05 2008-10-23 Toray Ind Inc 研磨パッド
JP2009090397A (ja) * 2007-10-05 2009-04-30 Nitta Haas Inc 研磨パッド

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3341258B2 (ja) 1992-11-27 2002-11-05 株式会社東芝 ポリッシング装置
JPH08257893A (ja) 1995-03-29 1996-10-08 Mitsubishi Materials Corp ウェーハ研磨装置および研磨方法
JP2001326197A (ja) 2000-03-10 2001-11-22 Mitsubishi Materials Silicon Corp 半導体ウェーハの研磨方法およびその装置
WO2001096065A1 (fr) 2000-06-13 2001-12-20 Shin-Etsu Handotai Co., Ltd. Procede de polissage de pieces
WO2002035593A1 (fr) * 2000-10-26 2002-05-02 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes, appareil de polissage et plaquette
JP3612708B2 (ja) 2001-11-29 2005-01-19 信越半導体株式会社 溝入り研磨布並びにワークの研磨方法及び研磨装置
JP3935757B2 (ja) 2002-03-28 2007-06-27 信越半導体株式会社 ウエーハの両面研磨装置及び両面研磨方法
KR20060038612A (ko) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 웨이퍼의 에지 롤오프 측정 방법
KR100841094B1 (ko) 2005-12-20 2008-06-25 주식회사 실트론 실리콘 웨이퍼 연마장치, 이에 이용되는 리테이닝어셈블리, 및 이를 이용한 실리콘 웨이퍼 평평도 보정방법
JP2007173815A (ja) * 2005-12-20 2007-07-05 Siltron Inc シリコンウエハ研磨装置、これに使用されるリテーニングアセンブリ及びシリコンウエハ平坦度補正方法
DE602006000423T2 (de) * 2006-03-31 2008-05-21 S.O.I.Tec. Silicon On Insulator Technologies S.A. Verfahren zur Herstellung eines Verbundmaterials und Verfahren zur Auswahl eines Wafers
JP4904960B2 (ja) * 2006-07-18 2012-03-28 信越半導体株式会社 両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法
DE102009009497A1 (de) * 2009-02-18 2010-07-08 Siltronic Ag Läuferscheibe zum Halten von Halbleiterscheiben während einer beidseitigen Politur der Halbleiterscheiben
JP2011079076A (ja) * 2009-10-05 2011-04-21 Toshiba Corp 研磨装置及び研磨方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064071A (ja) * 2000-06-09 2002-02-28 Sumitomo Osaka Cement Co Ltd シリコンウエハー鏡面研磨用研磨板およびシリコンウエハーの鏡面研磨方法
JP2007031883A (ja) * 2005-07-27 2007-02-08 Nitta Haas Inc 研磨布
JP2007067179A (ja) * 2005-08-31 2007-03-15 Shin Etsu Handotai Co Ltd 半導体ウエーハの鏡面研磨方法及び鏡面研磨システム
JP2008254124A (ja) * 2007-04-05 2008-10-23 Toray Ind Inc 研磨パッド
JP2009090397A (ja) * 2007-10-05 2009-04-30 Nitta Haas Inc 研磨パッド

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015063782A (ja) * 2013-08-30 2015-04-09 株式会社クラレ 繊維複合シート、研磨パッド及びその製造方法
KR20170049418A (ko) * 2015-10-27 2017-05-10 실트로닉 아게 배향 노치를 갖는 반도체 웨이퍼를 유지하기 위한 서셉터, 반도체 웨이퍼 상에 층을 퇴적시키기 위한 방법, 및 반도체 웨이퍼
JP2017085094A (ja) * 2015-10-27 2017-05-18 ジルトロニック アクチエンゲゼルシャフトSiltronic AG 配向ノッチを有する半導体ウエハーを保持するためのサセプタ、半導体ウエハー上に層を堆積するための方法、および半導体ウエハー
KR101945025B1 (ko) * 2015-10-27 2019-02-01 실트로닉 아게 배향 노치를 갖는 반도체 웨이퍼를 유지하기 위한 서셉터, 반도체 웨이퍼 상에 층을 퇴적시키기 위한 방법, 및 반도체 웨이퍼
JP2020524908A (ja) * 2017-06-21 2020-08-20 ジルトロニック アクチエンゲゼルシャフトSiltronic AG 半導体ウェハを処理するための方法、制御システムおよびプラント、ならびに半導体ウェハ
KR20200018818A (ko) * 2017-06-21 2020-02-20 실트로닉 아게 반도체 웨이퍼 및 반도체 웨이퍼를 처리하기 위한 방법, 제어 시스템 및 플랜트
JP7038146B2 (ja) 2017-06-21 2022-03-17 ジルトロニック アクチエンゲゼルシャフト 半導体ウェハを処理するための方法、制御システムおよびプラント、ならびに半導体ウェハ
KR102402291B1 (ko) * 2017-06-21 2022-05-27 실트로닉 아게 반도체 웨이퍼 및 반도체 웨이퍼를 처리하기 위한 방법, 제어 시스템 및 플랜트
CN111033707A (zh) * 2017-08-15 2020-04-17 信越半导体株式会社 硅晶圆的边缘形状的评价方法及评价装置、硅晶圆、及其筛选方法及制造方法
CN111033707B (zh) * 2017-08-15 2023-09-05 信越半导体株式会社 硅晶圆的边缘形状的评价方法及评价装置、硅晶圆、及其筛选方法及制造方法
JPWO2019198458A1 (ja) * 2018-04-13 2021-05-13 株式会社Sumco 半導体ウェーハの評価方法および半導体ウェーハの製造方法
JP7040608B2 (ja) 2018-04-13 2022-03-23 株式会社Sumco 半導体ウェーハの評価方法および半導体ウェーハの製造方法
JP2020176847A (ja) * 2019-04-15 2020-10-29 信越半導体株式会社 ウェーハのフラットネス測定機の選定方法及び測定方法
JP7067524B2 (ja) 2019-04-15 2022-05-16 信越半導体株式会社 ウェーハのフラットネス測定機の選定方法及び測定方法

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