CN103493184A - 半导体晶片及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 199
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 238000006073 displacement reaction Methods 0.000 claims abstract description 24
- 235000012431 wafers Nutrition 0.000 claims description 306
- 230000002093 peripheral effect Effects 0.000 claims description 48
- 239000004744 fabric Substances 0.000 claims description 22
- 239000004745 nonwoven fabric Substances 0.000 claims description 4
- 229920002635 polyurethane Polymers 0.000 claims description 4
- 239000004814 polyurethane Substances 0.000 claims description 4
- 238000005498 polishing Methods 0.000 abstract description 2
- 238000007665 sagging Methods 0.000 abstract 4
- 238000003754 machining Methods 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 description 93
- 239000010703 silicon Substances 0.000 description 93
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 89
- 230000008859 change Effects 0.000 description 22
- 230000000052 comparative effect Effects 0.000 description 22
- 230000008569 process Effects 0.000 description 6
- 210000004027 cell Anatomy 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 150000003376 silicon Chemical class 0.000 description 4
- 239000002002 slurry Substances 0.000 description 4
- 241001189642 Theroa Species 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000006061 abrasive grain Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000008267 milk Substances 0.000 description 2
- 210000004080 milk Anatomy 0.000 description 2
- 235000013336 milk Nutrition 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000611 regression analysis Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000004857 zone melting Methods 0.000 description 2
- 238000002231 Czochralski process Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- -1 amine ester Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 231100000241 scar Toxicity 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B37/00—Lapping machines or devices; Accessories
- B24B37/34—Accessories
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02024—Mirror polishing
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本发明提供一种半导体晶片,其在研磨时于外周形成有塌边,其特征在于,在前述半导体晶片的中心与外周塌边开始位置之间,前述半导体晶片的厚度方向的位移量是100nm以下,且前述半导体晶片的中心是凸出的形状,前述半导体晶片的外周塌边量是100nm以下,并且,前述外周塌边开始位置,是从前述半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的前述半导体晶片的外周部更靠近中心侧的位置。本发明的目的在于由此提供一种半导体晶片及其制造方法,该半导体晶片在相同的加工条件下,能够同时满足SFQR、ESFQR、ZDD、ROA、GBIR、SBIR等二种以上的平坦度指标。
Description
技术领域
本发明涉及一种半导体晶片及其制造方法,该半导体晶片满足二种以上的平坦度参数。
背景技术
近年来,随着微细化发展,也要求直到半导体晶片外周为止都是平坦的晶片(wafer)形状,除了目前为止作为平坦度评估指标的GBIR(GlobalBacksurface-referenced Ideal plane/Range,整体背面-基准理想平面/范围)、SFQR(Site Frontsurface referenced least sQuares/Range,部位正面基准最小二乘/范围)、SBIR(Site Backsurface-referenced Ideal plane/Range,部位背面-基准理想平面/范围)等,也开始使用以下新的指标:评估半导体晶片外周部的平坦度的ROA(Roll Off Amount,塌边量,也称为边缘塌边量(Edge Roll OffAmount))、ESFQR(Edge Site Frontsurface referenced least sQuares/Range,边缘部位正面基准最小二乘/范围);评估曲率变化的ZDD(Z-Height DoubleDifferentiation,Z高度双重微分)。
经研磨后的半导体晶片外周部,其磨削量会因与研磨布接触而增加,而就研磨后的形状来说,会发生外周塌边。通常,ROA和ESFQR是使用距半导体晶片外周端1mm的点为止的资料来计算,SFQR和SBIR是使用距半导体晶片外周端2mm的点为止的资料来计算。因此,ROA和ESFQR,相较于SFQR和SBIR,会更强烈地受到外周塌边的影响。又,半导体晶片的厚度,在距晶片外周端0.5~1mm之间大幅变化,将来,如果ROA和ESFQR的外周排除区域比1mm更小,就会更强烈地受到外周塌边的影响。以下,个别说明SEMI(Semiconductor Equipment and Materials International,国际半导体设备材料产业协会)规格所示的平坦度指标。
GBIR是背面基准的整体平坦度指标,用于评估关于排除周缘部来划定的整个晶片表面的平坦性。GBIR是定义为:以半导体晶片的背面为基准面时,半导体晶片的表面相对于这个基准面的最大、最小的厚度偏差的范围。
SFQR是表面基准的部位平坦度指标,对每个部位个别进行评估。SFQR是定义为:先在半导体晶片表面上决定任意尺寸(例如26mm×8mm)的单元,当针对这个单元表面根据最小二乘法(least square method)来求出的面为基准面时,从这个基准面算起的正向及负向的偏差的范围。又,SFQR最大值(SFQRmax)的值是表示所提供的晶片上的各部位中的SFQR的最大值。
SBIR是背面基准的部位平坦度指标。SBIR是当以半导体晶片的背面为基准面时,半导体晶片表面上的任意尺寸(例如26mm×8mm)的单元相对于这个基准面的厚度偏差,SBIR最大值(SBIRmax)是表示各部位中的SBIR的最大值。SFQR及SBIR,是有关晶片表面上的特定单元的平坦性的评估,且针对与所制作的半导体零件的区域大致相当的尺寸的单元进行。
参照图13来说明ROA的定义。图13中,横轴是表示从半导体晶片的外周端算起的距离,纵轴是表示晶片表面的形状的位移量。一般来说,所谓ROA,是在将半导体晶片背面校正为平面的状态下,修正半导体晶片表面的斜率(倾斜度)后,以距半导体晶片外周端3~6mm的平坦的区域(图13中的r1~r2间)为基准面,表示距外周端0.5mm和1mm(在图13中,以r0来表示从半导体晶片外周端算起的距离)处的从上述基准面算起的形状位移量的变化d来作为塌边量。比r0更靠近外周端的一侧,也称为外周排除区域(也称为周边部排除区域,是指平坦度规格的适用范围外的部位的从晶片外周端算起的距离)。
参照图14来说明ZDD的定义。在图14中,横轴是表示从半导体晶片的外周端算起的距离,纵轴是表示晶片表面的形状的位移量。一般来说,所谓ZDD,是半导体晶片相对于半导体晶片半径的表面位移量的二阶微分的意思。当ZDD是正值时,表示表面往翘起的方向位移(变位),相反地,当ZDD是负值时,表示表面往塌边方向位移。
又,ESFQR是在边缘(外周部)的上述SFQR,表示外周部的平坦度的平坦度指标。参照图15来说明ESFQR的单元的决定方式。图15(a)是表示半导体晶片的顶面图,表示了其外周部分割成72个矩形区域(单元)的位置。图15(b)是表示该矩形区域的其中一个的放大图,如图15(b)中所示,矩形区域被从外周端往直径方向延伸的35mm的直线L2、及与半导体晶片外周部的圆周方向5°相当的弧L1所包围,不包含从外周端往直径方向延伸1mm的L3的区域。此处,所谓ESFQR,是指这个矩形区域(单元)的SFQR值(从区域内最小二乘平面往正向及负向的偏差的范围)。ESFQR的情形,是以L3所示的外周端侧作为外周排除区域。
现有技术文献
专利文献
专利文献1:日本特开平8-257893号公报
发明内容
[发明所要解决的课题]
前述外周塌边,是因为研磨压力因研磨布变形而增加,使晶片的外周部位受到过度研磨而不形成平面,因而具有圆度、曲率的部位。已知为了降低如上所述的研磨布变形的影响的目的,而使用一种具有保持器(retainer)机构的研磨头(专利文献1)。但是,为了减少晶片表面的伤痕,目前是使用柔软的研磨布,但是难以抑制研磨布变形,而在原理上,外周塌边的改善有其极限。
另一方面,有表面基准(Frontside)的平坦度规格与背面基准(Backside)的平坦度规格,而难以在相同的制造条件下同时满足这种基准面不同的两种指标。因此,需要制造条件变更的程序更换,而有生产性会因此降低的问题。
并且,即便是相同的表面基准,ESFQR等的值也会因外周排除区域不同而改变,所以也有产率会因此降低的问题。为了解决如上所述的问题,而采用了以下手法,例如:为了改善ESFQR的目的,而以使外周部稍微翘起的方式进行研磨,来降低从外周区域内的最小二乘平面(least square plane)算起的最大位移量。但是,这样也无法改善晶片的最外周部的塌边,且会随着形状变化而产生反曲点,该形状变化是从根据以使其翘起的方式来进行研磨所形成的形状,变化为塌边。结果,虽然适合改善晶片的厚度的变化量比较大的至EE(Edge Exclusion,外周排除区域)1mm为止的ROA和ESFQR的值,但是不适合改善EE属于主流的2mm的SFQR和ZDD,而难以同时满足二种以上的平坦度指标。
本发明是为了解决上述问题而研创出来,目的在于提供一种半导体晶片及其制造方法,该半导体晶片在相同的加工条件下,能够同时满足SFQR、ESFQR、ZDD、ROA、GBIR、SBIR等二种以上的平坦度指标。
[解决课题的方法]
为了解决上述问题,本发明提供一种半导体晶片,其在研磨时于外周形成有塌边,其特征在于:
在前述半导体晶片的中心与外周塌边开始位置之间,前述半导体晶片的厚度方向的位移量是100nm以下,且前述半导体晶片的中心是凸出的形状,
前述半导体晶片的外周塌边量是100nm以下,并且,
前述外周塌边开始位置,是从前述半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的前述半导体晶片的外周部更靠近中心侧的位置。
如果是如上所述的半导体晶片的形状,在外周排除区域不同的SFQR、ESFQR、ROA等二种以上的平坦度指标中,就能够将从基准面算起的偏差同时减少至最小,并且根据将半导体晶片的中心是凸出的形状(以下也称为中心凸出形状)、与外周塌边形状组合,也能够同时抑制外周部所产生的曲率变化。并且,制作成如上所述的形状的半导体晶片,不只表面基准,也能够同时满足背面基准的平坦度指标(GBIR、SBIR等)、及如ZDD这样的曲率的评估指标。由此,能够在相同的研磨条件下对应于所有的顾客要求,且能够满足多种顾客要求。又,因为能够在相同的加工条件下进行对应,所以能够提高半导体晶片的生产性和产率。
又,优选前述外周塌边量为70nm以下。
由此,能够制作成一种半导体晶片,其更加改善SFQR、ESFQR、ZDD、ROA、GBIR、SBIR等平坦度指标。
并且,本发明提供一种半导体晶片的制造方法,其在将单晶棒切片制作成半导体晶片,且将该半导体晶片予以去角,并使其平坦化后,包括将前述半导体晶片进行研磨的研磨工序,所述半导体晶片的制造方法的特征在于:
在前述研磨工序中,以使在前述半导体晶片的中心与外周塌边开始位置之间,前述半导体晶片的厚度方向的位移量成为100nm以下,且前述半导体晶片的中心成为凸出的形状的方式,将前述半导体晶片进行双面研磨,
然后,以使前述半导体晶片的外周塌边量成为100nm以下的方式,并且,以使前述外周塌边开始位置,成为从前述半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的前述半导体晶片的外周部更靠近中心侧的位置的方式,将前述半导体晶片的单面进行化学机械研磨。
根据如上所述地双面研磨半导体晶片,就能够容易制作一种半导体晶片,其在半导体晶片的中心与外周塌边开始位置之间,半导体晶片的厚度方向的位移量是100nm以下,且半导体晶片的中心成为凸出的形状。并且,将半导体晶片的单面进行化学机械研磨,就能够容易制作一种半导体晶片,其外周塌边量成为100nm以下,并且,外周塌边开始位置,成为从半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的半导体晶片的外周部更靠近中心侧的位置。
又,在前述研磨工序中,优选是以使外周塌边量成为70nm以下的方式,将半导体晶片进行研磨。
由此,能够制造一种半导体晶片,其更加改善SFQR、ESFQR、ZDD、ROA、GBIR、SBIR等平坦度指标。
并且,在进行前述化学机械研磨中,优选是使用阿斯卡C(Asker-C)硬度(使用依据JIS K6301的弹簧式硬度测试机C型而测得的硬度)是60以上的无纺布系的研磨布、或邵氏D(Shore-D)硬度(使用依据JIS Z2246的反弹式硬度测试机D型而测得的硬度)是55以上的聚氨酯(polyurethane)系的研磨布,将前述半导体晶片进行研磨。
化学机械研磨的塌边量,虽然也会因研磨条件而变化,但是因为与研磨布的变形量相关的程度大,所以只要选择如上所述的硬度比较硬的研磨布,就能够根据调整研磨条件来获得期望的塌边量。又,能够更加容易制作一种半导体晶片,其外周塌边量成为100nm以下,并且,外周塌边开始位置,成为从半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的半导体晶片的外周部更靠近中心侧的位置。
[发明的效果]
如果是本发明的半导体晶片的形状,在外周排除区域不同的SFQR、ESFQR、ROA等二种以上的平坦度指标中,就能够将从基准面算起的偏差同时减少至最小,并且根据将中心凸出形状与外周塌边形状组合,也能够同时抑制外周部所产生的曲率变化。并且,制作成如上所述的形状的半导体晶片,不只表面基准,也能够同时满足背面基准的平坦度指标(GBIR、SBIR等)、及像ZDD这样的曲率的评估指标。由此,能够在相同的研磨条件下对应于所有的顾客要求,且能够满足多种顾客要求。又,因为能够在相同的加工条件下进行对应,所以能够提高半导体晶片的生产性和产率。
附图说明
图1(a)是本发明的半导体晶片的概略剖面图;图1(b)是半导体晶片的外周部的概略放大剖面图。
图2(a)是表示先前的硅晶片的剖面形状的第一方案的图;图2(b)是表示该硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图。
图3(a)是表示先前的硅晶片的剖面形状的第二方案的图;图3(b)是表示该硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图。
图4(a)是表示先前的硅晶片的剖面形状的第三方案的图;图4(b)是表示该硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图。
图5(a)是表示中心凹陷形状(◇)、平坦形状(○)、及中心凸出形状(△)的硅晶片的剖面形状的图;图5(b)是表示中心凹陷形状的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图;图5(c)是表示平坦形状的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图;图5(d)是表示中心凸出形状的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图。
图6(a)是表示将从中心至外周为止的形状变化量设为200nm的中心凸出形状,且当将由塌边所造成的形状变化开始的位置(外周塌边开始位置)设为距外周端5mm(距中心145mm)的位置时(◇)、当设为距外周端10mm(距中心140mm)的位置时(○)、及当从中心至外周为止以相同曲率来变化时(△)的硅晶片的剖面形状的图;图6(b)是表示◇所示的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图;图6(c)是表示○所示的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图;图6(d)是表示△所示的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图。
图7(a)是表示将从中心至外周为止的形状变化量设为300nm的中心凸出形状(外周10mm的位置比中心更薄100nm),且当将形状变化开始的位置(外周塌边开始位置)设为距外周端10mm(距中心140mm)的位置时(○)、当相对于○所示的晶片形状将塌边量设为一半的200nm时(◇)、当相对于○所示的晶片形状将外周塌边开始位置设为距外周端20mm(距中心130mm)的位置时(△)的硅晶片的剖面形状的图;图7(b)是表示○所示的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图;图7(c)是表示◇所示的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图;图7(d)是表示△所示的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线的图。
图8(a)是表示外周塌边开始位置及塌边量与SFQR的相关关系的图;图8(b)是表示外周塌边开始位置及塌边量与ESFQR的相关关系的图。
图9(a)是表示根据实施例1与比较例1所制得的硅晶片的SFQR最大值(SFQRmax)的图;图9(b)是表示根据实施例1与比较例1所制得的硅晶片的ESFQR平均值(ESFQRave)的图;图9(c)是表示根据实施例1与比较例1所制得的硅晶片的GBIR的图。
图10(a)是表示根据实施例1与比较例1所制得的硅晶片的SBIR最大值(SBIRmax)的图;图10(b)是表示根据实施例1与比较例1所制得的硅晶片的ZDD的图;图10(c)是表示根据实施例1与比较例1所制得的硅晶片的ROA的图。
图11(a)是表示根据实施例2与比较例1所制得的硅晶片的SFQR最大值(SFQRmax)的图;图11(b)是表示根据实施例2与比较例1所制得的硅晶片的ESFQR平均值(ESFQRave)的图;图11(c)是表示根据实施例2与比较例1所制得的硅晶片的GBIR的图。
图12(a)是表示根据实施例2与比较例1所制得的硅晶片的SBIR最大值(SBIRmax)的图;图12(b)是表示根据实施例2与比较例1所制得的硅晶片的ZDD的图;图12(c)是表示根据实施例2与比较例1所制得的硅晶片的ROA的图。
图13是用以说明半导体晶片中的ROA的剖面图。
图14是用以说明半导体晶片中的ZDD的剖面图。
图15是用以说明半导体晶片中的ESFQR的俯视图。
具体实施方式
以下,更详细说明本发明,但是本发明并不受以下所限定。本发明适用于半导体晶片是硅晶片的情形,并且特别适用于直径是300mm以上的硅晶片,以下,以半导体晶片是硅晶片(硅片,silicon wafer)的情形为中心来说明。不过,本发明不限于这些情形,也能够适用于硅晶片以外的半导体晶片。
[先前的硅晶片的形状与SFQR及ESFQR的关系]
图2~图4例示直径是300mm的先前的硅晶片的剖面形状的第一~第三方案。在图2(a)、图3(a)及图4(a)中,表示一种硅晶片,其是为了抑制塌边而被研磨成外周翘起的形状(以下也称为翅膀形状(机翼形状))。所谓翅膀形状,是指例如:像图3(a)中H所示的形状。此处,如图2~图4所示,翅膀依图2、图3、图4的顺序而变大。在图2(b)、图3(b)及图4(b)中,表示硅晶片的外周部的剖面形状、SFQR的基准线(虚线)、及ESFQR的基准线(实线)。原本,SFQR和ESFQR是根据单元尺寸的基准面来计算,此处,为了使由硅晶片的剖面形状对SFQR和ESFQR所造成的影响更容易了解,而使用以最小二乘法来从硅晶片的剖面形状的资料所求出的基准线,计算假设的SFQR、ESFQR。
此处,将SFQR的外周排除区域设为距晶片外周端2mm,将单元尺寸假想为26mm×8mm,并根据最小二乘法来获得基准线(虚线)。同样地,将ESFQR的外周排除区域设为距晶片外周端1mm,将作为测定对象的短径区域假想为距晶片外周端1mm~35mm、5度,并根据最小二乘法来获得基准线(实线)。以使SFQR与ESFQR的差异更容易显现的方式,以SFQR的基准线(虚线)是8mm的长度、ESFQR的基准线(实线)是35mm的长度来进行计算。
结果是如表1所示。图2及图3所示的硅晶片的SFQR都大约是40nm且是相同程度,距外周端2mm(距中心148mm)的位置与距外周端1mm(距中心149mm)的位置的位移量(ROA)也都大约是130nm且是相同程度。但是,外周更加翘起的图3的硅晶片,ESFQR比图2的硅晶片更良好30nm左右。因此可知,为了改善ESFQR,以像图3(b)这样使外周部些许成为翅膀形状的方式的研磨是有效的。并且可知,为了改善ESFQR而使外周部最大幅度翘起的图4的硅晶片,虽然ESFQR改善,但是受到从翅膀形状变成塌边的反曲点的影响,SFQR几乎没有改善。也就是说,以翘起的方式研磨的先前的晶片的制造方法,难以对应于今后更加严苛的平坦度要求。特别是,当要求同时改善SFQR与ESFQR时,会难以响应要求。
表1
[硅晶片的凹凸形状对平坦度指标所造成的影响]
本发明人为了找出同时改善SFQR与ESFQR双方的方法,而以目前的硅晶片的形状为基础,针对硅晶片的凹凸对平坦度所造成的影响进行仿真(Simulation)。进行仿真时所使用的三种硅晶片的剖面形状是如图5(a)所示。在图5中表示当是平坦形状时(○)、当是中心凹陷形状(外周10mm的位置比中心更厚100nm)时(◇)、及当是中心凸出形状(外周10mm的位置比中心更薄100nm)时(△)的硅晶片的剖面形状。在这个仿真中,使这3种硅晶片中的比距外周端10mm(距中心140mm)更靠近外侧的塌边形状成为相同。再者,硅晶片的直径是设为300mm。
在图5(b)~(d)中表示各个形状的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线。以这个基准线为基础来算出图5所示的各硅晶片的SFQR与ESFQR。再者,基准线是与图2、图3的情形同样地规定,SFQR与ESFQR也是与图2、图3的情形同样地求出。
结果是如表2所示。当是中心凹陷形状时,SFQR是中间等级,但是ESFQR最差(图5(b))。当是平坦形状时,ESFQR最良好,但是SFQR最差(图5(c))。当是中心凸出形状时,SFQR最良好且ESFQR良好,而成为接近平坦形状的等级(图5(d))。由此可知,中心凸出形状比较容易使SFQR与ESFQR共存。也就是说,为了改善SFQR与ESFQR双方,以SFQR与ESFQR各自的假想线尽可能成为相同的斜率这样的形状(凸出形状)较理想。
表2
[从晶片中心至外周为止的形状变化对平坦度指标所造成的影响]
其次,本发明人着眼于从晶片中心至外周为止的形状变化,针对从晶片中心至外周为止的形状变化对平坦度指标所造成的影响进行仿真。进行仿真时所使用的三种硅晶片的剖面形状是如图6(a)所示。在图6中表示将从中心至外周为止的形状变化量设为200nm的中心凸出形状,且当将由塌边所造成的形状变化开始的位置(外周塌边开始位置)设为距外周端10mm(距中心140mm)的位置时(○)、当将外周塌边开始位置设为距外周端5mm(距中心145mm)的位置时(◇)、及当从中心至外周为止以相同曲率来变化时(△)的硅晶片的剖面形状。再者,硅晶片的直径是设为300mm。
在图6(b)~(d)中表示各个形状的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线。以这个基准线为基础来算出图6所示的各硅晶片的SFQR与ESFQR。再者,基准线是与图2、图3的情形同样地规定,SFQR与ESFQR也是与图2、图3的情形同样地求出。
结果是如表3所示。由将图6(b)与图6(c)进行比较可知,即便使塌边开始位置往晶片外周端侧移动来增加平坦的部位,SFQR、ESFQR也没有改善。但是,从中心以相同曲率来变化的中心凸出形状,SFQR、ESFQR的值都大幅减少(图6(d))。由此可知,理想的晶片形状,是从中心至外周为止以相同曲率来变化的中心凸出形状。但是,因为实际上不容易获得如上所述的形状,所以针对具有能够制造的形状的硅晶片进行仿真。
表3
[具有能够制造的形状的硅晶片的仿真]
然后,本发明人针对具有能够制造的形状的硅晶片进行仿真。进行仿真时所使用的三种硅晶片的剖面形状是如图7(a)所示。在图7中表示将从中心至外周为止的形状变化量设为300nm的中心凸出形状(外周10mm的位置比中心更薄100nm),且当将形状变化开始的位置(外周塌边开始位置)设为距外周端10mm(距中心140mm)的位置时(○)、当在○所示的晶片形状中将塌边量设为一半的100nm时(◇)、当在○所示的晶片形状中将外周塌边开始位置设为距外周端20mm(距中心130mm)的位置时(△)的硅晶片的剖面形状。再者,硅晶片的直径是设为300mm。
在图7(b)~(d)中表示各个形状的硅晶片的外周部的剖面形状与SFQR、ESFQR的基准线。以这个基准线为基础来算出图7所示的各硅晶片的SFQR与ESFQR。再者,基准线是与图2、图3的情形同样地规定,SFQR与ESFQR也是与图2、图3的情形同样地求出。
结果是如表4所示。由将图7(b)与图7(c)进行比较可知,如果使塌边量减少为一半,SFQR与ESFQR就都会改善。但是,由将图7(b)与图7(d)进行比较可知,使外周塌边开始位置往中心侧移动,改善效果比较大。
表4
[外周塌边开始位置及塌边量与SFQR及ESFQR间的相关性]
然后,选择晶片形状是中心凸出形状且外周塌边开始位置及塌边量不同的晶片,使用从剖面形状算出的SFQR及ESFQR,针对外周塌边开始位置及塌边量与SFQR及ESFQR间的相关性进行多元回归分析。进行解析时所使用的资料是如表5所示。再者,外周塌边开始位置、塌边量,是以肉眼来从剖面形状读出的值。SFQR获得相关系数R=0.82的高相关性。同样地,ESFQR获得相关系数R=0.85的高相关性。由多元回归分析所得的外周塌边开始位置及塌边量与SFQR间的关系是如图8(a)所示,外周塌边开始位置及塌边量与ESFQR间的关系是如图8(b)所示。
表5
由此可知,如果外周塌边开始位置是从外周端往中心侧20mm以上,且塌边量是100nm以下,就能够获得一种晶片,其SFQR成为25nm以下且ESFQR成为70nm以下。又,如果是如上所述的形状的半导体晶片,也能够改善曲率的评估指标ZDD。并且,背面基准SBIR,因为是外周部的厚度的差异(塌边量是主要的恶化因素),所以能够经由将塌边量抑制在100nm以下来改善。
本发明人从上述结果发现,制作成一种半导体晶片形状,就能够不论外周排除区域、基准面如何,都同时满足SFQR、SBIR、ESFQR、ZDD、ROA等指标,该半导体晶片形状是:中心凸出形状,且将塌边量(从外周塌边开始位置至距外周端1mm的位置为止的位移量)设为100nm以下、优选是70nm以下,将外周塌边的开始位置设为从外周端往中心侧20mm的位置、优选是比作为ESFQR的测定对象的晶片外周部更靠近中心侧(当ESFQR的单元尺寸是1~35mm时,是从外周端往中心侧36mm的位置)。又,发现以下事实而完成本发明:如果从中心部至外周塌边开始位置为止的位移量是100nm以下,就能够在不对SFQR、SBIR、ESFQR、ZDD、ROA等造成影响的情形下,抑制整体的平坦度指标GBIR。以下详细说明。
[半导体晶片]
本发明提供一种半导体晶片,其在研磨时于外周形成有塌边,其特征在于:
在前述半导体晶片的中心与外周塌边开始位置之间,前述半导体晶片的厚度方向的位移量是100nm以下,且前述半导体晶片的中心是凸出的形状,
前述半导体晶片的外周塌边量是100nm以下,并且,
前述外周塌边开始位置,是从前述半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的前述半导体晶片的外周部更靠近中心侧的位置。
首先,在图1(a)中表示本发明的半导体晶片的概略剖面图;在图1(b)中表示半导体晶片的外周部的概略放大剖面图。半导体晶片11的外周剖面是由直线与曲线所构成(图1(b)),该曲线具有大约一定的曲率。具体来说,半导体晶片11是由中心12、外周塌边13、外周塌边开始位置14、外周端15、表面16及背面17所构成。又,在半导体晶片的中心与外周塌边开始位置之间,半导体晶片的厚度方向的位移量是如A所示,半导体晶片的外周塌边量是如B所示,外周塌边开始位置的从外周端算起的距离是如C所示,半导体晶片的中心与外周塌边开始位置之间是如D所示,外周排除区域是如E所示,作为ESFQR的测定对象的半导体晶片的外周部是如F所示(图1(b))。
本发明的半导体晶片11,在半导体晶片的中心12与外周塌边开始位置14之间,半导体晶片的厚度方向的位移量A是100nm以下,且半导体晶片的中心12是凸出的形状(图1(a)、(b))。如果从中心12至外周塌边开始位置14为止的位移量A是100nm以下,就能够抑制整体的平坦度指标GBIR。又,如果是如上所述的中心凸出形状,因为SFQR与ESFQR各自的假想线接近相同的斜率,所以SFQR与ESFQR能够共存(compatibility)。
又,本发明的半导体晶片,优选为半导体晶片11的外周塌边量B是100nm以下,特别优选70nm以下(图1(b))。并且,本发明的半导体晶片11,以外周塌边开始位置14,是从半导体晶片的外周端15往中心侧20mm以上的位置、或比作为ESFQR的测定对象的半导体晶片的外周部F更靠近中心侧的位置(图1(b))。如果是如上所述的形状的外周部,就能够制作成一种半导体晶片,并且也能够将GBIR抑制在250nm以下,该半导体晶片的SFQR成为25nm以下且ESFQR成为70nm以下,而同时改善二种以上的平坦度指标。特别是,如果外周塌边量成为70nm以下,就能够制作成一种半导体晶片,其更加改善SFQR、ESFQR、ZDD、ROA、GBIR、SBIR等平坦度指标。
再者,本发明的半导体晶片,只要满足上述中心凸出形状、外周塌边量、外周塌边开始位置,就没有特别限定,可以是硅半导体晶片或化合物半导体晶片。
并且,本发明人针对获得上述的半导体晶片的方法进行研究后,结果发现以下事实,而完成本发明的半导体晶片的制造方法,该事实是:能够根据研磨条件,来比较简单地制造本发明的具有中心凸出的半导体晶片;以及选择不容易变形的硬度的研磨布,就能够控制因研磨布变形而发生的外周塌边,而获得目标的塌边量。以下,说明稳定地获得上述形状的硅晶片的方法。
[半导体晶片的制造方法]
为了制造如上所述的半导体晶片,本发明提供一种半导体晶片的制造方法,在将单晶棒切片制作成半导体晶片,且将该半导体晶片予以去角,并使其平坦化后,包括将前述半导体晶片进行研磨的研磨工序,所述半导体晶片的制造方法的特征在于:
在前述研磨工序中,以使在前述半导体晶片的中心与外周塌边开始位置之间,前述半导体晶片的厚度方向的位移量成为100nm以下,且前述半导体晶片的中心成为凸出的形状的方式,将前述半导体晶片进行双面研磨,
然后,以使前述半导体晶片的外周塌边量成为100nm以下的方式,并且,以使前述外周塌边开始位置成为从前述半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的前述半导体晶片的外周部更靠近中心侧的位置的方式,将前述半导体晶片的单面进行化学机械研磨。
[准备要被研磨的半导体晶片]
本发明的半导体晶片的制造方法没有特别限定,能够根据以下方法来准备要被研磨的半导体晶片。首先,进行切片工序,该切片工序是将单晶棒切片而获得半导体晶片。半导体晶棒的制造方法没有特别限定,能够使用:柴氏法(Czochralski process,CZ法)和浮区熔融法(floating zone melting process,FZ法)等先前的方法。切片方法也没有特别限定,能够使用内周刀片和多钢线锯等进行切片。其次,进行去角(倒角)工序,该去角工序是将这个根据切片工序所得的半导体晶片的外周部予以去角,而形成去角部(倒角部)。然后,进行平坦化工序,该平坦化工序是使经根据去角工序而去角后的半导体晶片平坦化。平坦化工序中能够包括以下工序:磨光工序、磨削工序、及蚀刻工序。根据上述工序,就能够准备要被研磨的半导体晶片。
[研磨工序]
当是直径300mm的硅晶片时,一般来说采用根据将双面研磨与单面研磨组合来进行的研磨方法。为了抑制化学机械研磨所造成的塌边量,以使用双面研磨机来制作中心凸出形状为优选。根据双面研磨,就能够比较简单地制作具有中心凸出形状的硅晶片。具体来说,只要使用像日本特开2003-285262这样的方法即可。又,即便是一种双面研磨装置,其转盘(平台)不具有形状调整机构,也能够调整修整条件来获得中心凸出形状的硅晶片。虽然根据单面的化学机械研磨也能够获得中心凸出形状,但是如果双面研磨后的形状不稳定,就难以稳定地获得期望的形状及塌边量。又,配合双面研磨后的形状来变更研磨条件,会连带降低生产性,所以不优选。因此,优选是根据双面研磨来制作整体的形状并根据单面的化学机械研磨来抑制外周塌边的方法。
于是,如上所述,在研磨工序中,以使在半导体晶片的中心与外周塌边开始位置之间,半导体晶片的厚度方向的位移量成为100nm以下,且半导体晶片的中心成为凸出的形状的方式,双面研磨半导体晶片。如上所述,利用双面研磨来制作晶片整体的形状,使SFQR与ESFQR各自的假想线接近相同的斜率,所以SFQR与ESFQR能够共存。
并且,如上所述,以使半导体晶片的外周塌边量成为100nm以下的方式,并且,以使外周塌边开始位置,成为从半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的半导体晶片的外周部更靠近中心侧的方式,将半导体晶片的单面进行化学机械研磨。进行化学机械研磨而成为如上所述的形状的外周部,就能够获得一种半导体晶片,其SFQR成为25nm以下且ESFQR成为70nm以下,并且能够制造一种半导体晶片,其同时改善二种以上的平坦度指标。特别是,如果外周塌边量是70nm以下,就能够制造一种半导体晶片,其更加改善SFQR、ESFQR、ZDD、ROA、GBIR、SBIR等平坦度指标。
又,在进行单面的化学机械研磨中,优选是使用阿斯卡C硬度是60以上的无纺布系的研磨布、或邵氏D硬度是55以上的聚氨酯系的硬度比较硬的研磨布,将前述半导体晶片进行单面研磨。化学机械研磨的塌边量,虽然也会因研磨条件而变化,但是因为与研磨布的变形量相关的程度大,所以只要选择如上所述的硬度比较硬的研磨布,就能够经由调整研磨条件来获得期望的塌边量。又,根据使研磨负载或转数最佳化,也能够使塌边量成为70nm以下。
[实施例]
以下,列举实施例、比较例来更具体地说明本发明,但是本发明并不受以下实施例所限定。
(实施例1)
将单晶棒切片制作成直径300mm的硅晶片,且将该硅晶片予以去角(倒角),并使其平坦化。然后,使用日本特开2003-285262号公报中所记载的双面研磨机并调整成以下条件来进行双面研磨:在半导体晶片的中心与外周塌边开始位置之间,半导体晶片的厚度方向的位移量成为100nm以下,且半导体晶片的中心成为凸出的形状。这时,由于因双面研磨而发生外周塌边的情形是不优选的,所以研磨布是使用硬质发泡胺酯垫,具体来说是使用NittaHaas制MH-S15A。研磨浆液是将粒度0.05μm的由胶体二氧化硅所构成的研磨粒调整成pH10.5后,以研磨负载200g/cm2来进行研磨。为了稳定地获得中心凸出形状的晶片,而使用转盘形状调整机构,将上转盘的形状设为上方凸出形状(转盘外侧的位置比转盘中心更低的形状),且将初期浆液供给量设为4L/min,并且配合研磨布的寿命,一边适时调整浆液流量,一边进行研磨。然后,以使半导体晶片的外周塌边量成为100nm的方式,并且,以使外周塌边开始位置,成为从半导体晶片的外周端往中心侧20mm的位置的方式,将半导体晶片的单面进行化学机械研磨。这时,化学机械研磨的研磨布是使用无纺布,具体来说是使用Nitta Haas制Suba800(阿斯卡C硬度是82)。研磨浆液是将粒度0.05μm的由胶体二氧化硅所构成的研磨粒调整成pH10.5后,将研磨负载设为150g/cm2,且将浆液供给量设为3L/min,并且以转盘转数30rpm、研磨垫转数30rpm来进行研磨。然后,进行精加工研磨,而制作实施例1的硅晶片。再者,虽然也会因进行精加工研磨而发生外周塌边,但是因为研磨的磨削量少,而化学机械研磨对外周塌边所造成的影响是10%左右,所以不特别变更条件,而以一般条件来进行。
(实施例2)
研磨中的研磨布表面温度,因为在研磨中发热会蓄积,所以研磨布中心部的温度会比外周部相对地更加升高。这个温度差,因为会对研磨速率造成影响,所以经由控制这个区域的范围,就能够控制塌边开始位置。在实施例2中,除了以不改变晶片的面内平均磨削量的方式来调整研磨负载、研磨头转数、浆液供给温度,且将温度高的区域增加至大于实施例1,并且以使外周塌边开始位置,成为比作为ESFQR的测定对象的半导体晶片的外周部更靠近中心侧(从外周端往中心侧35mm)的方式,将硅晶片的单面进行化学机械研磨以外,其余与实施例1同样进行,而制作实施例2的硅晶片。
(比较例1)
并且,除了以能够与先前同样地形成翅膀形状的方式来实行调整,而进行双面研磨、化学机械研磨以外,其余与实施例1同样进行,而制作比较例1的硅晶片。
为了将以上述方式进行而制得的实施例1与比较例1的硅晶片进行比较,而将这些硅晶片的化学机械研磨后的SFQR最大值(SFQRmax)表示在图9(a),将这些硅晶片的化学机械研磨后的ESFQR平均值(ESFQRave)表示在图9(b),将这些硅晶片的化学机械研磨后的GBIR表示在图9(c),将这些硅晶片的化学机械研磨后的SBIR最大值(SBIRmax)表示在图10(a),将这些硅晶片的化学机械研磨后的ZDD表示在图10(b),将这些硅晶片的化学机械研磨后的ROA表示在图10(c)。在图9及图10中,以●来表示实施例1,以○来表示比较例1。又,涂满的长条图是实施例1,没有涂满的长条图是比较例1。与比较例1相比,在实施例1中,平坦度在所有品质项目中都改善,特别是难以共存的SFQR与ESFQR都大幅改善。
为了将以上述方式进行而制得的实施例2与比较例1的硅晶片进行比较,而将这些硅晶片的化学机械研磨后的SFQR最大值(SFQRmax)表示在图11(a),将这些硅晶片的化学机械研磨后的ESFQR平均值(ESFQRave)表示在图11(b),将这些硅晶片的化学机械研磨后的GBIR表示在图11(c),将这些硅晶片的化学机械研磨后的SBIR最大值(SBIRmax)表示在图12(a),将这些硅晶片的化学机械研磨后的ZDD表示在图12(b),将这些硅晶片的化学机械研磨后的ROA表示在图12(c)。图11及图12中,以●来表示实施例2,以○来表示比较例1。又,涂满的长条图是实施例2,没有涂满的长条图是比较例1。与比较例1相比,在实施例2中,与实施例1同样地,平坦度在所有品质项目中都改善,特别是难以共存的SFQR与ESFQR都大幅改善。
由上述说明显示,根据本发明,能够提供一种半导体晶片,其在外周排除区域不同的SFQR、ESFQR、ROA等二种以上的平坦度指标中,能够将从基准面算起的偏差同时减少至最小,并且经由将中心凸出形状与外周塌边形状组合,也能够同时抑制外周部所产生的曲率变化。又,显示出:制作成如上所述的形状的半导体晶片,不只表面基准,也能够同时满足背面基准的平坦度指标(GBIR、SBIR)、及如ZDD这样的曲率的评估指标。并且显示,能够在相同的研磨条件下对应于所有的顾客要求,且能够满足多种顾客要求。又,因为由此能够在相同的加工条件下进行对应,所以能够提高半导体晶片的生产性和产率。
再者,本发明并不限于上述实施方式。上述实施方式只是例示,只要具有与本发明的权利要求书中所记载的技术思想实质上相同的构成并且产生同样的作用效果,不论是何种,都包含在本发明的技术范围内。
Claims (5)
1.一种半导体晶片,其在研磨时在外周形成有塌边,其特征在于,
在前述半导体晶片的中心与外周塌边开始位置之间,前述半导体晶片的厚度方向的位移量是100nm以下,且前述半导体晶片的中心是凸出的形状,
前述半导体晶片的外周塌边量是100nm以下,并且,
前述外周塌边开始位置,是从前述半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的前述半导体晶片的外周部更靠近中心侧的位置。
2.如权利要求1所述的半导体晶片,其中,前述外周塌边量是70nm以下。
3.一种半导体晶片的制造方法,其在将单晶棒切片制作成半导体晶片,且将该半导体晶片予以去角,并使该半导体晶片平坦化后,包括将前述半导体晶片进行研磨的研磨工序,其特征在于,
在前述研磨工序中,以使在前述半导体晶片的中心与外周塌边开始位置之间,前述半导体晶片的厚度方向的位移量成为100nm以下,且前述半导体晶片的中心成为凸出的形状的方式,将前述半导体晶片进行双面研磨,
然后,以使前述半导体晶片的外周塌边量成为100nm以下的方式,并且,以使前述外周塌边开始位置,成为从前述半导体晶片的外周端往中心侧20mm以上的位置、或比作为ESFQR的测定对象的前述半导体晶片的外周部更靠近中心侧的位置的方式,将前述半导体晶片的单面进行化学机械研磨。
4.如权利要求3所述的半导体晶片的制造方法,其中,在前述研磨工序中,以使前述外周塌边量成为70nm以下的方式,将前述半导体晶片进行研磨。
5.如权利要求3或4所述的半导体晶片的制造方法,其中,在前述化学机械研磨中,使用阿斯卡C硬度是60以上的无纺布系的研磨布、或邵氏D硬度是55以上的聚氨酯系的研磨布,将前述半导体晶片进行研磨。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011-098241 | 2011-04-26 | ||
JP2011098241A JP5621702B2 (ja) | 2011-04-26 | 2011-04-26 | 半導体ウェーハ及びその製造方法 |
PCT/JP2012/002304 WO2012147279A1 (ja) | 2011-04-26 | 2012-04-03 | 半導体ウェーハ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103493184A true CN103493184A (zh) | 2014-01-01 |
CN103493184B CN103493184B (zh) | 2016-03-30 |
Family
ID=47071813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201280020389.5A Active CN103493184B (zh) | 2011-04-26 | 2012-04-03 | 半导体晶片及其制造方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US9076750B2 (zh) |
JP (1) | JP5621702B2 (zh) |
KR (1) | KR101774850B1 (zh) |
CN (1) | CN103493184B (zh) |
DE (1) | DE112012001458B4 (zh) |
SG (2) | SG194646A1 (zh) |
TW (1) | TWI501304B (zh) |
WO (1) | WO2012147279A1 (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108369906A (zh) * | 2015-12-18 | 2018-08-03 | 胜高股份有限公司 | 晶圆抛光方法及抛光装置 |
CN110770878A (zh) * | 2017-06-21 | 2020-02-07 | 硅电子股份公司 | 用于处理半导体晶片的方法、控制系统和设备,以及半导体晶片 |
CN111602226A (zh) * | 2018-01-11 | 2020-08-28 | 硅电子股份公司 | 具有外延层的半导体晶片 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |