JP6727948B2 - 撮像素子、製造方法 - Google Patents

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Description

本技術は、撮像素子、製造方法に関する。詳しくは、防湿性能を向上させた撮像素子、製造方法に関する。
近年、CCD(Charge Coupled Device)やCMOS（Complementary Metal−Oxide Semiconductor）素子などを２次元状に複数配列した撮像装置が、デジタルビデオカメラやデジタルスチルカメラなどで用いられている。
CMOSイメージセンサにおいて、電荷蓄積の同時性を実現する方法の一つとして、メモリに一旦信号を保持させる構造を持つグローバルシャッター構造がある。グローバルシャッター構造の場合、画素内にメモリを設け、受光部において蓄積された電荷を全画素一括でメモリに転送し、行毎に読み出しが行なわれるまで電荷を保持することで、全画素で露光時間を一致させるように構成されている。（特許文献１，２参照）
特開２０１２−１２９７９７号公報 特開２０１３−２１５３３号公報
ところで、上記した撮像素子は、製造時に、基板上に複数製造され、個片化（ダイシング）されることで、製造される。この個片化のときに、膜剥がれやクラックなどが発生する可能性があった。また膜剥がれやクラックなどが発生することで、撮像素子に水が入り込み、結露が発生し、画質劣化を引き起こす可能性があった。
撮像素子の製造時や製造後の防湿性能の維持および向上が望まれている。
本技術は、このような状況に鑑みてなされたものであり、防湿性能を向上させることができるようにするものである。
本技術の一側面の撮像素子は、複数のフォトダイオードが表面に形成された層を含む複数の層が積層されている基板と、前記表面に対して垂直な方向であり、前記複数の層のうちの支持基板の一部分まで掘り込まれた状態で設けられ、スクライブされる領域に設けられている溝とを備え、前記溝には、前記複数の層のうちのガラス層を接着する樹脂が充填されている。
前記支持基板には、前記溝とは異なる第２の溝が、スクライブされる前記領域に設けられているようにすることができる。
キャビティ構造であるようにすることができる。
キャビティレス構造であるようにすることができる。
前記溝は、レーザアブレーション又はハーフカットのダイシングで形成され、前記第２の溝は、エッチングで形成されるようにすることができる。
前記ガラス層側から、レーザ光を用いてダイシングし、ダイシング時に発生するデブリ物が、前記ガラス層の側壁に付着しているようにすることができる。
前記デブリ物は、前記樹脂であるようにすることができる。
前記第２の溝は、ステルスダイシングにより形成されるようにすることができる。
前記第２の溝は、ステルスダイシングにより形成される改質層が、ブレードダイシングにより除去されることで形成されるようにすることができる。
本技術の一側面の製造方法は、複数のフォトダイオードが表面に形成された層を含む複数の層が積層されている基板と、前記表面に対して垂直な方向であり、前記複数の層のうちの支持基板の一部分まで掘り込まれた状態で設けられ、スクライブされる領域に設けられている溝とを備える撮像素子を製造する製造方法において、前記溝を形成し、前記溝に、前記複数の層のうちのガラス層を接着する樹脂を充填するステップを含む。
前記支持基板に、前記溝とは異なる第２の溝をさらに形成するステップをさらに含むようにすることができる。
前記溝は、レーザアブレーション又はハーフカットのダイシングで形成し、前記第２の溝は、エッチングで形成するようにすることができる。
前記ガラス層側から、レーザ光を用いてダイシングし、ダイシング時に発生するデブリ物が、前記ガラス層の側壁に付着し、被膜を形成するステップをさらに含むようにすることができる。
前記ガラス層をダイシングするときの前記レーザ光の照射条件と、前記樹脂をダイシングするときの前記レーザ光の照射条件は異なるようにすることができる。
前記第２の溝は、ステルスダイシングにより形成され、前記ステルスダイシング時に形成される改質層を、ブレードダイシングにより除去するステップをさらに含むようにすることができる。
本技術の一側面の撮像素子においては、複数のフォトダイオードが表面に形成された層を含む複数の層が積層されている基板と、表面に対して垂直な方向であり、複数の層のうちの支持基板の一部分まで掘り込まれた状態で設けられ、スクライブされる領域に設けられている溝とが備えられている。溝には、複数の層のうちのガラス層を接着する樹脂が充填されている。
本技術の一側面の製造方法においては、前記撮像素子が製造される。
本技術の一側面によれば、防湿性能を向上させることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
CMOSイメージセンサの構成例を示すブロック図である。 単位画素の構成を示す図である。 水分による影響について説明するための図である。 第１の実施の形態におけるチップの構成を示す図である。 第１の実施の形態におけるチップの構成を示す図である。 第１の実施の形態におけるチップの製造について説明するための図である。 第２の実施の形態におけるチップの構成を示す図である。 第２の実施の形態におけるチップの構成を示す図である。 第２の実施の形態におけるチップの製造について説明するための図である。 第３の実施の形態におけるチップの構成を示す図である。 第３の実施の形態におけるチップの構成を示す図である。 第３の実施の形態におけるチップの溝の寸法について説明するための図である。 第３の実施の形態におけるチップの製造について説明するための図である。 第４の実施の形態におけるチップの構成を示す図である。 第４の実施の形態におけるチップの構成を示す図である。 第４の実施の形態におけるチップの製造について説明するための図である。 レーザによる個片化について説明するための図である。 デブリ物の付着について説明するための図である。 レーザにより個片化されたチップの構成を示す図である。 ステルスダイシングについて説明するための図である。 改質層の除去について説明するための図である。 ステルスダイシングでの個片化について説明するための図である。 ステルスダイシングにより個片化されたチップの構成を示す図である。 電子機器の構成について説明するための図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
１．固体撮像素子の構成
２．チップの構造
３．第１の実施の形態
４．第２の実施の形態
５．第３の実施の形態
６．第４の実施の形態
７．光学レーザによる個片化
８．ステルスダイシングによる個片化
９．電子機器
＜固体撮像素子の構成＞
図１は、本発明が適用される固体撮像素子としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
画素アレイ部４１にはさらに、行列状の画素配列に対して行毎に画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列毎に垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、CMOSイメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、CMOSイメージセンサ３０と同じ基板上に搭載しても良い。
垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行なわれる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行なわれる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列毎に、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
＜チップの構造＞
次に、図１の画素アレイ部４１に行列状に配置されている単位画素の具体的な構造について説明する。なお、本技術を適用した画素は、防湿性能を向上させることが可能となり、センサとしての性能を向上させることができる。このような効果があることを説明するために、まず本技術を適用していない画素について説明を加え、その後、本技術を適用した画素について説明を加える。
図２は、単位画素が複数配置されたチップの構成例を示している。図２のチップは、個片化される前の裏面照射型のCMOSイメージセンサを構成している。
以下に説明する図２に示した構成は一例であり、他の構成、例えば、以下に説明する各層だけでなく、他の層が追加されたり、または以下に説明する層のうちのいずれかの層が削除されたりするような構成であっても、以下に説明する本技術は適用できる。
図２に示したチップ７０においては、支持基板７１の上に、絶縁層と金属からなる配線層７２が配置され、配線層７２の上にシリコン基板７３が配置されている。支持基板７１は、シリコン、ガラスエポキシ、ガラス、プラスチックなどが用いられる。シリコン基板７３には、各画素の光電変換部としての複数のフォトダイオード７４（光学素子）が、所定の間隔で形成されている。
シリコン基板７３及びフォトダイオード７４の上には、絶縁物からなる平坦化膜７５が形成されている。平坦化膜７５には、隣接する画素への光の漏れ込みを防止するための遮光膜７６が、隣接するフォトダイオード７４の間に形成されている。
平坦化膜７５及び遮光膜７６の上には、カラーフィルタ層７７が形成されている。カラーフィルタ層７７には、複数のカラーフィルタが画素毎に設けられており、各カラーフィルタの色は、例えば、ベイヤ配列に従って並べられている。
カラーフィルタ層７７の上には、平坦化膜７８が形成されている。平坦化膜７８の上には、マイクロレンズ層７９が形成されている。このように、フォトダイオード７４を備える複数の層を有する基板上に、マイクロレンズ層７９が設けられる。マイクロレンズ層７９には、各画素のフォトダイオード７４に光を集めるためのマイクロレンズ層が画素毎に形成されている。マイクロレンズ層７９は、無機材料層であり、ＳｉＮ、ＳｉＯ、ＳｉＯｘＮｙ（ただし、０＜ｘ≦１、０＜ｙ≦１である）が用いられる。
マイクロレンズ層７９上部には、カバーガラス８１が接着層８０を介して接着されている。カバーガラス８１は、ガラスに限らず、樹脂などの透明板が用いられても良い。接着層８０は、アクリル系樹脂材料、スチレン系樹脂材料、エポキシ系樹脂材料などが用いられる。
図２に示したチップ７０は、複数のチップが存在している状態である。図２は、横方向に３個のチップが存在し、ダイシングされる前のウェハの状態を表す。図４に示したウェハにおいては、中央に位置するチップを、チップ７０−１とし、左側に位置するチップをチップ７０−２とし、右側に位置するチップをチップ７０−３とする。
チップ７０−１とチップ７０−２との間には、スクライブ部９１−１があり、チップ７０−１とチップ７０−３との間には、スクライブ部９１−２がある。図２に示した３個のチップは、スクライブ部９１−１とスクライブ部９１−２でダイシングすることで、３個のチップに個片化される。
図３は、個片化されたチップ７０−１を示す。図３に示したチップ７０−１は、図２に示したチップの中央部分に位置するチップであり、スクライブ部９１−１とスクライブ部９１−２でダイシングした結果、個片化されたチップ７０−１を表す。
ダイシングのとき、そのダイシング時にチップ７０−１にかかる物理的な力により、エッジ部分の剥がれが生じる可能性がある。また、ダイシング後に、図３に示したようにチップ７０−１の側面などから、水分が侵入する可能性がある。例えば、シール樹脂の部分は、水分を吸収してしまう可能性が、他の部分よりも高い。また、シール樹脂とガラスとの界面部分なども、水分が侵入する可能性がある。
チップ７０−１に水分が侵入してしまうと、その侵入場所によっては、金属材料が腐食してしまい、断線などが発生してしまい、正常に動作しなくなってしまう可能性がある。また、画像ムラや表示不良が発生する可能性がある。よって、ダイシング時に剥がれなどの損傷がないようにダイシングを行うことや、チップ７０−１内に水分が侵入しないようにするための仕組みが必要である。
以下に、ダイシング時に剥がれなどの損傷が発生することを抑え、チップ７０に水分が侵入してしまうようなことを防ぐための構造や製造工程について説明する。なお、各実施の形態におけるチップの構成は、基本的に図２、図３に示した構成とするが、各実施の形態を説明するのに必要な部分を適宜図示し、説明を行う。
＜第１の実施の形態＞
第１の実施の形態は、チップ内の所定の層に溝を設けることで、ダイシング時の損傷やチップ内への水分の侵入を防ぐ実施の形態である。
図４に、第１の実施の形態におけるチップの構成を示す。図４は、図２と同じく、複数のチップ（図４では３個のチップ）が存在し、ダイシングされる前のウェハの状態を表す。また各チップは、キャビティレスのＣＳＰ（Chip Size Package）である。
ここでは、中央に位置するチップを、チップ１００−１とし、左側に位置するチップをチップ１００−２とし、右側に位置するチップをチップ１００−３とする。また、以下の説明において、チップ１００−１乃至１００−３を、個々に区別する必要がない場合、単に、チップ１００と記述する。
各チップ１００の構成は、図２、図３を参照して説明したチップ７０と同様の構成を有している。すなわち、チップ１００は、支持基板７１の上に、配線層７２が配置され、配線層７２の上にシリコン基板７３が配置されている。また、シリコン基板７３には、各画素の光電変換部としての複数のフォトダイオード７４（光学素子）が、所定の間隔で形成されている。
シリコン基板７３の上には、平坦化膜７５が形成され、その平坦化膜７５には、隣接する画素への光の漏れ込みを防止するための遮光膜７６が、隣接するフォトダイオード７４の間に形成されている。平坦化膜７５の上には、カラーフィルタ層７７が形成されている。カラーフィルタ層７７の上には、平坦化膜７８が形成されている。平坦化膜７８の上には、マイクロレンズ層７９が形成されている。マイクロレンズ層７９上部には、カバーガラス８１が接着層８０を介して接着されている。
なお、接着層８０は、透明樹脂であり、カバーガラス８１を固定することができる部材であればよい。またカバーガラス８１は、ガラスでなくても良く、板状の透明部材であっても良い。
支持基板７１の下部には、ソルダーレジスト１０２と、外部回路との接続のための接続端子１０３も設けられている。ＴＳＶ（Through Silicon Via）などの貫通電極１０４−１も形成されており、その貫通電極１０４−１で接続端子１０３と配線層７２とは接続されている。
図４に示したウェハには、チップ１００間に、溝１０１が設けられている。溝１０１−１は、チップ１００−１とチップ１００−２との間に設けられ、溝１０１−２は、チップ１００−１とチップ１００−３との間に設けられている。
チップ１００−１とチップ１００−２との間は、スクライブ部９１−１であり、このスクライブ部９１−１に、溝１０１−１が設けられている。同じく、チップ１００−１とチップ１００−３との間は、スクライブ部９１−２であり、このスクライブ部９１−２に、溝１０１−２が設けられている。
図４に示したチップ１００においては、溝１０１は、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の上部の一部分に達する位置まで掘り込まれた状態で設けられている。
後述するように、溝１０１は、製造時に、接着層８０が形成される前に形成され、溝１０１が形成された後に、接着層８０が形成されるため、溝１０１には、接着層８０と同じ材料が、充填された状態とされる。接着層８０として用いられる材料は、透明樹脂とすることができる。このような透明樹脂で、溝１０１を充填することができる。
このような溝１０１がチップ１００間に設けられているウェハをスクライブ部９１でダイシングした場合、図５に示すようなチップ１００−１が切り出される。図５に示したチップ１００−１は、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部は、接着層８０で囲まれた状態とされ、表面に露出した状態とはなっていない。
すなわち、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部の側面は、接着層８０と同一の材料で覆われた状態となっている。
このように、個片化されたチップ１００−１は、溝１０１−１’と溝１０１−２’（図４に示したダイシング前の溝１０１−１、溝１０１−２と区別を付けるためにダイシング後の溝には、ダッシュを付して記載する）の部分で、チップ１００の積層されている層の一部が覆われた構造とされている。
このように、個片化されたチップ１００−１に、溝１０１−１’と溝１０１−２’が残り、その部分に、接着層８０と同一の材料が残るように構成するために、個片化される前のチップ１００間の溝１０１−１や溝１０１−２の幅は、ダイシング処理を行うときに用いられるブレードの幅よりも広い幅で形成されるのが好ましい。
このように、溝１０１が形成され、接着層８０と同じ材料が充填された状態で、ダイシングされることで、ダイシング時に各膜界面にかかる力を緩和することが可能となり、膜剥がれやクラックが発生する可能性を低減させることが可能となる。また、膜剥がれやクラックが発生しないことで、チップの防湿性能を向上させることが可能となる。
また、チップ１００−１の下部には、ソルダーレジスト１０２−１が設けられているため、下部からチップ１００−１内に水が浸入してしまうようなことを防ぐことが可能となる。このソルダーレジスト１０２−１の代わりに、酸化膜を用いても良いし、ソルダーレジスト１０２−１にさらに酸化膜を積層するようにしても良い。
＜第１の実施の形態におけるチップの製造について＞
このような溝を有するチップ（ウェハ）の製造について説明する。図６は、個片化される前までのチップの製造工程を説明するための図である。
図６を参照して説明する製造工程は、主に本技術の特徴的な構成である溝の製造についての説明とし、他の部分の製造、例えば層の成膜などについては、従来の製造方法を適用できるため、適宜その説明を省略する。
工程Ｓ１０１において、フォトダイオード７４などが形成されている半導体ウェハが用意される。半導体ウェハは、支持基板７１、配線層７２、シリコン基板７３、平坦化膜７５、カラーフィルタ層７７、平坦化膜７８、およびマイクロレンズ層７９が積層された状態であり、シリコン基板７３にはフォトダイオード７４が形成され、平坦化膜７５には、遮光膜７６が形成されている状態である。
工程Ｓ１０２において、半導体ウェハに対して、溝１０１−１と溝１０１−２が形成される。この溝１０１は、上記したように、スクライブ部９１の部分に形成される。溝１０１は、例えば、レーザアブレーションまたはハーフカットのダイシングあるいはそれらの組み合わせで形成される。
工程Ｓ１０２において、配線層７２までの除去が行われるが、先にセンサ面（フォトダイオード７４側）から配線層７２が除去されることで、ＣＳＰ（後述する工程Ｓ１０４）後のダイシングで、クラックの起点になる部分を除去することが可能となる。よって、クラックの発生を抑制できる。
また、配線層７２にLow-k材料（誘電率の低い材料）を使用している場合、ブレードのダイシングではダメージが入りやすいためレーザーアブレーション（ＬＡ）で取り除く必要があり、後工程の工程Ｓ１０３以降にＬＡの加工を行うと、ＬＡの熱で保護膜になる接着層８０を構成する樹脂が変質してしまう可能性があるが、樹脂を塗布する前に加工することで、そのような変質を防止することが可能となる。
形成される溝１０１の幅は、ダイシング処理を行うときに用いられるブレードの幅よりも広い幅で形成される。また形成される溝１０１の深さは、後工程である支持基板７１の薄肉化のときに、溝１０１に充填されている接着層８０が露出しない程度の深さであり、上記したように、支持基板７１の浅い部分までとされる。
工程Ｓ１０３において、接着層８０が形成される。接着層８０が成膜されるとき、溝１０１にも接着層８０を構成する物質と同一の物質、例えば、樹脂が充填される。接着層８０の形成は、コーティングまたはラミネーションなどの方法が用いられる。また工程Ｓ１０３において、半導体ウェハとカバーガラス８１が貼り合わされる。貼り合わせが行なわれるとき、貼り合わせ面に気泡が入らないよう、真空貼り合わせ機が用いられて行なわれるのが好ましい。またウエハレベルで貼り合わせるため、大きなあおり等は生じず、後述のＣＳＰ工程に影響が出ない。
工程Ｓ１０４において、ＣＳＰプロセスが行なわれる。半導体ウェハ表面に形成された不図示の多層配線の配線部分を開口させるために貫通電極１０４がエッチングにて形成され、シリコン酸化膜などの絶縁膜が形成され、貫通孔内の絶縁膜がエッチングされて開口され、例えばＣｕメッキにて貫通孔に貫通電極が形成され、半導体ウェハの透光性基板とは反対側の面（裏面）に配線が形成される。この工程の前に、支持基板７１が薄肉化される工程が含まれても良い。
工程Ｓ１０５において、スクライブ部９１のところでダイシングが実行されることで、チップに個片化される（工程Ｓ１０６）。
このように、溝１０１が形成され、その溝１０１に接着層８０（樹脂層）が形成されることで、防湿性能をより向上させることが可能となる。
また、溝１０１が形成され、その溝１０１に接着層８０を積層し、その部分をダイシングすることで、ダイシング時に各膜界面にかかる力を緩和することが可能となり、膜剥がれやクラックが発生する可能性を低減させることが可能となる。
膜剥がれやクラックが発生する可能性を低減させることが可能となることで、チップの防湿性能をより向上させることが可能となる。
＜第２の実施の形態＞
図７に、第２の実施の形態におけるチップの他の構成を示す。図７は、図４と同じく、複数のチップ（図７では３個のチップ）が存在し、ダイシングされる前のウェハの状態を表す。
ここでは、中央に位置するチップを、チップ２００−１とし、左側に位置するチップをチップ２００−２とし、右側に位置するチップをチップ２００−３とする。また、以下の説明において、チップ２００−１乃至２００−３を、個々に区別する必要がない場合、単に、チップ２００と記述する。
各チップ２００の構成は、図４を参照して説明したチップ１００と同様の構成を有しているが、マイクロレンズ層７９上に接着層８０がない構成とされている点が異なる。第１の実施の形態におけるチップ１００は、キャビティレス構造のＣＳＰ（Chip Size Package）であるが、第２の実施の形態におけるチップ２００は、キャビティ構造のＣＳＰである。
キャビティのＣＳＰであるため、図７に示したように、チップ２００のマイクロレンズ層７９とカバーガラス８１の間には空間層２１１が設けられている。
図７に示したウェハには、チップ２００間に、溝２０１が設けられている。溝２０１−１は、チップ２００−１とチップ２００−２との間に設けられ、溝２０１−２は、チップ２００−１とチップ２００−３との間に設けられている。
チップ２００−１とチップ２００−２との間は、スクライブ部９１−１であり、このスクライブ部９１−１に、溝２０１−１が設けられている。同じく、チップ２００−１とチップ２００−３との間は、スクライブ部９１−２であり、このスクライブ部９１−２に、溝２０１−２が設けられている。
図７に示したチップ２００においては、溝２０１は、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の浅い部分までが掘り込まれた状態で設けられている。
この溝２０１には、第１の実施の形態における接着層８０と同一の材料で形成された接着層８０が形成されている。
接着層８０は、キャビティ構造のチップ２００であるため、接着層８０はなく、代わりに空間層２１１が存在するが、後述するように、製造工程のなかで、接着層８０が成膜され、その一部分が残り、他の部分が空間層２１１として形成されることで、形成することができる。
溝２０１−１に接着層８０−１が形成されることで、空間層２１１、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部分の側面には、接着層８０−１が形成されている状態とすることができる。
溝２０１−２に接着層８０−２が形成されることで、空間層２１１、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部分の側面には、接着層８０−２が形成されている状態とすることができる。
このような溝２０１がチップ２００間に設けられているウェハをスクライブ部９１でダイシングした場合、図８に示すようなチップ２００−１が切り出される。図８に示したチップ２００−１の空間層２１１、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部分の壁面は、接着層８０が積層された膜で覆われた状態とされ、表面に露出した状態とはなっていない。
このように、個片化されたチップ２００−１は、溝２０１−１’（図７に示したダイシング前の溝２０１−１と区別を付けるためにダイシング後の溝には、ダッシュを付して記載する）の部分に設けられた接着層８０−１で、チップ２００−１の積層されている層の一部が覆われた構造とされている。
また個片化されたチップ２００−１は、溝２０１−２’の部分に設けられたと接着層８０−２で、チップ２００−１の積層されている層の一部が覆われた構造とされている。
このように、チップ２００−１の両端は、接着層８０で覆われた構成とされている。よって、チップ２００−１の側面から水がチップ２００−１内に侵入してくるようなことを防ぐことが可能となる。
また、チップ２００−１の下部には、ソルダーレジスト２０２−１が設けられているため、下部からチップ２００−１内に水が浸入してしまうようなことを防ぐことが可能となる。このソルダーレジスト２０２−１の代わりに、酸化膜を用いても良いし、ソルダーレジスト２０２−１にさらに酸化膜を積層するようにしても良い。
このように、個片化されたチップ２００−１に、溝２０１−１’と溝２０１−２’が残るように構成するために、個片化される前のチップ２００間の溝２０１−１や溝２０１−２の幅は、ダイシング処理を行うときに用いられるブレードの幅よりも広い幅で形成されるのが好ましい。
このように、溝２０１が形成され、その溝２０１に接着層８０が形成されることで、防湿性能をより向上させることが可能となる。
＜第２の実施の形態におけるチップの製造について＞
このような溝を有するチップ（ウェハ）の製造について説明する。図９は、個片化される前までのチップの製造工程を説明するための図である。図９を参照して説明する製造工程は、主に本技術の特徴的な構成である溝の製造についての説明とし、他の部分の製造、例えば層の成膜などについては、従来の製造方法を適用できるため、適宜その説明を省略する。
また、第１の実施の形態におけるチップ１００を製造する際の工程と同一の工程を含むため、同一の工程について、適宜説明を省略する。
工程Ｓ２０１において、フォトダイオード７４などが形成されている半導体ウェハが用意される。工程Ｓ２０２において、半導体ウェハに対して、溝２０１−１と溝２０１−２が形成される。工程Ｓ２０３において、接着層８０が形成される。
工程Ｓ２０３において、接着層８０が、マイクロレンズ層７９上に成膜され、その後、不要な部分が除去される工程で、最終的な接着層８０が形成される。このように接着層８０が成膜されるとき、溝２０１にも接着層８０を構成する物質と同一の物質が充填されるとして説明を続けるが、他の工程により、接着層８０が形成されても良い。
成膜された接着層８０の一部が除去され、空間層２１１となる部分が形成される。このように、接着層８０は、成膜された後、一部分が除去されようにした場合、接着層８０の物質としては、感光性の接着剤が用いられるようにすることができる。そして、パターニングが行なわれ、エッチングされることで、空間層２１１となる部分に成膜された接着層８０が除去される。
工程Ｓ２０３において、さらに形成された接着層８０を介して、半導体ウェハとカバーガラス８１との貼り合わせが行なわれる。このようにして、カバーガラス８１と半導体ウェハが張り合わされることで、空間層２１１が形成される。
工程Ｓ２０４乃至Ｓ２０６の各工程は、図６に示したチップ１００の製造に関わる工程Ｓ１０４乃至Ｓ１０６の各工程と同じように行なわれるため、その説明は省略する。
このように、溝２０１が形成され、その溝２０１に接着層８０が形成されることで、防湿性能をより向上させることが可能となる。
第２の実施の形態においても、第１の実施の形態と同じく、工程Ｓ２０２において、配線層７２までの除去が行われるが、先にセンサ面（フォトダイオード７４側）から配線層７２が除去されることで、工程Ｓ２０４で行われるＣＳＰ後のダイシング（工程Ｓ２０６）で、クラックの起点になる部分を除去することが可能となる。よって、クラックの発生を抑制できる。
また、配線層７２にLow-k材料（誘電率の低い材料）を使用している場合、ブレードのダイシングではダメージが入りやすいためレーザーアブレーション（ＬＡ）で取り除く必要があり、後工程の工程Ｓ２０３以降にＬＡの加工を行うと、ＬＡの熱で保護膜になる接着層８０を構成する樹脂が変質してしまう可能性があるが、樹脂を塗布する前に加工することで、そのような変質を防止することが可能となる。
このように溝２０１が形成され、その溝２０１に接着層８０を積層し、その部分をダイシングすることで、ダイシング時に各膜界面にかかる力を緩和することが可能となり、膜剥がれやクラックが発生する可能性を低減させることが可能となる。
膜剥がれやクラックが発生する可能性を低減させることが可能となることで、チップの防湿性能をより向上させることが可能となる。
＜第３の実施の形態＞
図１０に、第３の実施の形態におけるチップの他の構成を示す。図１０は、図４と同じく、複数のチップ（図７では３個のチップ）が存在し、ダイシングされる前のウェハの状態を表す。
ここでは、中央に位置するチップを、チップ３００−１とし、左側に位置するチップをチップ３００−２とし、右側に位置するチップをチップ３００−３とする。また、以下の説明において、チップ３００−１乃至３００−３を、個々に区別する必要がない場合、単に、チップ３００と記述する。
各チップ３００の構成は、図４を参照して説明したチップ１００と同様の構成を有しており、キャビティレス構造のＣＳＰであるが、ダイシング時に、クラックの発生をより抑制するために、スクライブ部９１に、溝を設けた構成とされている。
図１０に示したウェハには、チップ３００間に、溝３０１が設けられている。溝３０１−１は、チップ３００−１とチップ３００−２との間に設けられ、溝３０１−２は、チップ３００−１とチップ３００−３との間に設けられている。
チップ３００−１とチップ３００−２との間は、スクライブ部９１−１であり、このスクライブ部９１−１に、溝３０１−１が設けられている。同じく、チップ３００−１とチップ３００−３との間は、スクライブ部９１−２であり、このスクライブ部９１−２に、溝３０１−２が設けられている。
さらにチップ３００−１とチップ３００−２との間のスクライブ部９１−１には、溝３１１−１が設けられている。同じく、チップ３００−１とチップ３００−３との間のスクライブ部９１−２には、溝３１１−２が設けられている。
図４に示したチップ３００においては、図１に示したチップ１００の溝１０１と同じく、溝３０１は、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の上部の一部分に達する位置まで掘り込まれた状態で設けられている。
また、支持基板７１には、溝３１１も設けられており、この溝３１１は、支持基板７１の下部から、溝３０１に充填されている接着層８０の先端まで掘り込まれた状態で設けられている。溝３０１と溝３１１は、スクライブ部９１のところに、繋がった状態で設けられている。
後述するように、溝３０１は、例えば、ダイシングにより形成され、溝３１１は、エッチングにより形成される。溝３０１と溝３１１は、それぞれ適した加工方式が適用され、形成される。
このような溝３０１と溝３１１がチップ３００間に設けられているウェハをスクライブ部９１でダイシングした場合、図１１に示すようなチップ３００−１が切り出される。図１１に示したチップ３００−１は、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部は、接着層８０で囲まれた状態とされ、表面に露出した状態とはなっていない。
すなわち、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の側面は、接着層８０と同一の材料で覆われた状態となっている。
このように、個片化されたチップ３００−１は、溝３０１−１’と溝３０１−２’（図４に示したダイシング前の溝３０１−１、溝３０１−２と区別を付けるためにダイシング後の溝には、ダッシュを付して記載する）の部分で、チップ３００の積層されている層の一部が覆われた構造とされている。
このように、個片化されたチップ３００−１に、溝３０１−１’と溝３０１−２’が残り、その部分に、接着層８０と同一の材料が残るように構成するために、個片化される前のチップ３００間の溝３０１−１や溝３０１−２の幅は、ダイシング処理を行うときに用いられるブレードの幅よりも広い幅で形成されるのが好ましい。
また、チップ３００には、溝３１１が設けられており、その溝３１１の幅は、ブレードの幅よりも広い幅で形成されている。このことについて、図１２を参照して説明する。
図１２Ａに示したように、スクライブ幅Ｚに対し、Ｓi（支持基板７１）のエッチングの幅をＣ、配線除去幅をＢ、樹脂/ガラスカット幅をＡとすると、
スクライブ幅Ｚ＞エッチング幅Ｃ＞配線除去幅Ｂ＞カット幅Ａ
の関係が成り立つ。
この関係が成り立つとき、図１２Ｂに示したように、個片化されたチップ３００の側面に形成される接着層８０の厚さＤは、
厚さＤ＝（配線除去幅Ｂ−カット幅Ａ）／２
の寸法で出来上がる。
エッチング幅Ｃ、配線除去幅Ｂ、カット幅Ａは、各位置精度、幅精度のばらつき分だけ小さくする必要があり必ず段差を設けることで必要であり、この条件を満足する幅にすることで図１２Ｂの構造とすることができる。
例えば、寸法例としてはスクライブ幅Ｚ＝100μm、エッチング幅Ｃ＝80〜95μm、配線除去幅Ｂ＝60〜78μm、カット幅Ａ＝40〜50μｍとすることができ、このようにした場合、Ｄ＝(60-50）/2=5μm以上の樹脂（接着層８０）の保護構造を有するチップ３００とすることができる。
本出願人は、個片化されたチップ３００の側面に形成される接着層８０の厚さＤとして、5μm以上とすることで安定した樹脂保護構造となることを確認している。このことからも、一例として挙げた上記数値で、エッチング幅Ｃなどを構成することで、安定した樹脂保護構造となるチップ３００を製造することができることがわかる。
このように、溝３０１と溝３１１が形成され、溝３０１には接着層８０と同じ材料が充填された状態で、ダイシングされることで、ダイシング時に各膜界面にかかる力を緩和することが可能となり、膜剥がれやクラックが発生する可能性を低減させることが可能となる。また、膜剥がれやクラックが発生しないことで、チップの防湿性能を向上させることが可能となる。
また、チップ３００−１の下部には、ソルダーレジスト３０２−１が設けられているため、下部からチップ３００−１内に水が浸入してしまうようなことを防ぐことが可能となる。このソルダーレジスト３０２−１の代わりに、酸化膜を用いても良いし、ソルダーレジスト３０２−１にさらに酸化膜を積層するようにしても良い。
＜第３の実施の形態におけるチップの製造について＞
このような溝を有するチップ（ウェハ）の製造について説明する。図１３は、個片化される前までのチップの製造工程を説明するための図である。
図１３を参照して説明する製造工程は、主に本技術の特徴的な構成である溝の製造についての説明とし、他の部分の製造、例えば層の成膜などについては、従来の製造方法を適用できるため、適宜その説明を省略する。
また、第１の実施の形態におけるチップ１００を製造する際の工程と同一の工程を含むため、同一の工程について、適宜説明を省略する。
工程Ｓ３０１乃至Ｓ３０４までの工程は、図６に示した第１の実施の形態におけるチップ１００を製造する際の工程Ｓ１０１乃至Ｓ１０４と同様に行うことが可能であるため、その説明は省略する。ここまでの工程で、溝３０１が形成され、その溝３０１に接着層８０と同一の材料が充填された状態のチップ３００ができあがっている状態である。
工程Ｓ３０５において、溝３１１が形成される。溝３１１は、Ｓｉのエッチング幅Ｃで、支持基板７１をエッチングすることで形成される。溝３１１の深さは、例えば、50〜150μｍ程度あるため、例えば、ドライエッチングで溝３１１は形成される。工程Ｓ３０２で配線除去した溝３０１に、工程Ｓ３０３で埋めた樹脂の表面までエッチングが行われる。
工程Ｓ３０６において、スクライブ部９１のところで、スクライブ幅Ｃでダイシングが実行されることで、チップに個片化される（工程Ｓ３０６）。
このように、溝３０１が形成され、その溝３０１に接着層が形成されることで、防湿性能をより向上させることが可能となる。
第３の実施の形態においても、第１の実施の形態と同じく、工程Ｓ３０２において、配線層７２までの除去が行われるが、先にセンサ面（フォトダイオード７４側）から配線層７２が除去されることで、工程Ｓ３０４で行われるＣＳＰ後のダイシング（工程Ｓ３０６）で、クラックの起点になる部分を除去することが可能となる。よって、クラックの発生を抑制できる。
さらに、第３の実施の形態においては、溝３１１を支持基板７１に設けた後、ダイシングが行われるため、クラックの発生をより抑制できる。
キャビティレス構造の接着剤（接着層８０の材料）は、画素エリアを接着するため、耐熱、耐湿の他に光学的な透明性が必要である。そのような特性を満たすと接着剤は、非常に軟らかいものとなり、ブレードでダイシングを行うと、接着層８０が柔らかいためにたわみ、比較的固い層である配線層７２にクラックが生じる可能性があった。
しかしながら、本実施の形態においては、溝３０１が形成された時点で、ダイシングが行われるスクライブ部９１の配線層７２は除去されており、ダイシング時に、配線層７２にクラックが生じることを防ぐことが可能となる。
また、溝３１１を支持基板７１のスクライブ部９１の部分に設けることで、工程Ｓ３０６に示したように、ダイシング時には、接着層８０（樹脂）のみをダイシングすることになる。すなわち、樹脂が柔らかく、たわみが生じたとしても、クラックが発生するようなことはない。
また、第１の実施の形態と同じく、配線層７２にLow-k材料（誘電率の低い材料）を使用している場合、ブレードのダイシングではダメージが入りやすいためレーザーアブレーション（ＬＡ）で取り除く必要があり、後工程の工程Ｓ２０３以降にＬＡの加工を行うと、ＬＡの熱で保護膜になる接着層８０を構成する樹脂が変質してしまう可能性があるが、樹脂を塗布する前に加工することで、そのような変質を防止することが可能となる。
このように、溝３０１が形成され、その溝３０１に接着層８０を積層し、その部分をダイシングすることで、ダイシング時に各膜界面にかかる力を緩和することが可能となり、膜剥がれやクラックが発生する可能性を低減させることが可能となる。
膜剥がれやクラックが発生する可能性を低減させることが可能となることで、チップの防湿性能をより向上させることが可能となる。
＜第４の実施の形態＞
図１４に、第４の実施の形態におけるチップの他の構成を示す。図１４は、図４と同じく、複数のチップ（図１４では３個のチップ）が存在し、ダイシングされる前のウェハの状態を表す。
ここでは、中央に位置するチップを、チップ４００−１とし、左側に位置するチップをチップ４００−２とし、右側に位置するチップをチップ４００−３とする。また、以下の説明において、チップ４００−１乃至４００−３を、個々に区別する必要がない場合、単に、チップ４００と記述する。
チップ４００は、第２の実施の形態のチップ２００と同じく、キャビティ構造のＣＳＰであり、第３の実施の形態のチップ３００と同じく、支持基板７１のスクライブ部９１の部分に溝を有しているチップである。
キャビティ構造のＣＳＰであるため、図１４に示したように、チップ４００のマイクロレンズ層７９とカバーガラス８１の間には空間層４２１が設けられている。
図１４に示したウェハには、チップ４００間に、溝４０１が設けられている。溝４０１−１は、チップ４００−１とチップ４００−２との間に設けられ、溝４０１−２は、チップ４００−１とチップ４００−３との間に設けられている。
チップ４００−１とチップ４００−２との間は、スクライブ部９１−１であり、このスクライブ部９１−１に、溝４０１−１が設けられている。同じく、チップ４００−１とチップ４００−３との間は、スクライブ部９１−２であり、このスクライブ部９１−２に、溝４０１−２が設けられている。
さらにチップ４００−１とチップ４００−２との間のスクライブ部９１−１には、溝４１１−１が設けられている。同じく、チップ４００−１とチップ４００−３との間のスクライブ部９１−２には、溝４１１−２が設けられている。
図１４に示したチップ４００においては、溝４０１は、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の浅い部分までが掘り込まれた状態で設けられている。
この溝４０１には、第１の実施の形態における接着層８０と同一の材料で形成された接着層８０が形成されている。
溝４０１−１に接着層８０−１が形成されることで、空間層４２１、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部分の側面には、接着層８０−１が形成されている状態とすることができる。
溝４０１−２に接着層８０−２が形成されることで、空間層４２１、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部分の側面には、接着層８０−２が形成されている状態とすることができる。
また、支持基板７１には、溝４１１も設けられており、この溝４１１は、支持基板７１の下部から、溝４０１に充填されている接着層８０の先端まで掘り込まれた状態で設けられている。溝４０１と溝４１１は、スクライブ部９１のところに、繋がった状態で設けられている。
このような溝４０１と溝４１１がチップ４００間に設けられているウェハをスクライブ部９１でダイシングした場合、図１５に示すようなチップ４００−１が切り出される。図１５に示したチップ４００−１の空間層４２１、マイクロレンズ層７９、平坦化膜７８、カラーフィルタ層７７、平坦化膜７５、シリコン基板７３、配線層７２、および支持基板７１の一部分の断面は、接着層８０が積層された膜で覆われた状態とされ、表面に露出した状態とはなっていない。
このように、個片化されたチップ４００−１は、溝４０１−１’（図１４に示したダイシング前の溝４０１−１と区別を付けるためにダイシング後の溝には、ダッシュを付して記載する）の部分に設けられた接着層８０−１で、チップ４００−１の積層されている層の一部が覆われた構造とされている。
また個片化されたチップ４００−１は、溝４０１−２’の部分に設けられたと接着層８０−２で、チップ４００−１の積層されている層の一部が覆われた構造とされている。
このように、チップ４００−１の両端は、接着層８０で覆われた構成とされている。よって、チップ４００−１の側面から水がチップ４００−１内に侵入してくるようなことを防ぐことが可能となる。
また、チップ４００には、溝４１１が設けられており、その溝４１１の幅は、ブレードの幅よりも広い幅で形成されている。第３の実施の形態における溝３１１と同じく、スクライブ幅Ｚ（不図示）に対し、Ｓi（支持基板７１）のエッチングの幅をＣ、配線除去幅をＢ、樹脂/ガラスカット幅をＡとすると、
スクライブ幅Ｚ＞エッチング幅Ｃ＞配線除去幅Ｂ＞カット幅Ａ
の関係が成り立つ。
この関係が成り立つとき、図１２Ｂを参照して説明した場合と同じく、個片化されたチップ４００の側面に形成される接着層８０の厚さＤは、
厚さＤ＝（配線除去幅Ｂ−カット幅Ａ）／２
の寸法で出来上がる。
このように、溝４０１と溝４１１が形成され、溝４０１には接着層８０と同じ材料が充填された状態で、ダイシングされることで、ダイシング時に各膜界面にかかる力を緩和することが可能となり、膜剥がれやクラックが発生する可能性を低減させることが可能となる。また、膜剥がれやクラックが発生しないことで、チップの防湿性能を向上させることが可能となる。
また、チップ４００−１の下部には、ソルダーレジスト４０２−１が設けられているため、下部からチップ４００−１内に水が浸入してしまうようなことを防ぐことが可能となる。このソルダーレジスト４０２−１の代わりに、酸化膜を用いても良いし、ソルダーレジスト４０２−１にさらに酸化膜を積層するようにしても良い。
＜第４の実施の形態におけるチップの製造について＞
このような溝を有するチップ（ウェハ）の製造について説明する。図１６は、個片化される前までのチップの製造工程を説明するための図である。
図１６を参照して説明する製造工程は、主に本技術の特徴的な構成である溝の製造についての説明とし、他の部分の製造、例えば層の成膜などについては、従来の製造方法を適用できるため、適宜その説明を省略する。
また、第２の実施の形態におけるチップ２００を製造する際の工程と同一の工程を含むため、同一の工程について、適宜説明を省略する。
工程Ｓ４０１乃至Ｓ４０４までの工程は、図９に示した第２の実施の形態におけるチップ２００を製造する際の工程Ｓ２０１乃至Ｓ２０４と同様に行うことが可能であるため、その説明は省略する。ここまでの工程で、溝４０１が形成され、その溝４０１に接着層８０と同一の材料が充填された状態のチップ４００ができあがっている状態である。
工程Ｓ４０５において、溝４１１が形成される。溝４１１は、第３の実施の形態におけるチップ３００の溝３１１と同じく、Ｓｉのエッチング幅Ｃで、支持基板７１をエッチングすることで形成される。溝４１１の深さは、例えば、50〜150μｍ程度あるため、例えば、ドライエッチングで溝４１１は形成される。工程Ｓ４０２で配線除去した溝４０１に、工程Ｓ４０４で埋めた樹脂の表面までエッチングが行われる。
工程Ｓ４０６において、スクライブ部９１のところでダイシングが実行されることで、チップに個片化される（工程Ｓ４０６）。
このように、溝４０１が形成され、その溝４０１に接着層が形成されることで、防湿性能をより向上させることが可能となる。
第４の実施の形態においても、第１の実施の形態と同じく、工程Ｓ４０２において、配線層７２までの除去が行われるが、先にセンサ面（フォトダイオード７４側）から配線層７２が除去されることで、工程Ｓ４０４行われるＣＳＰ後のダイシング（工程Ｓ４０６）で、クラックの起点になる部分を除去することが可能となる。よって、クラックの発生を抑制できる。
さらに、第４の実施の形態においては、溝４１１を支持基板７１に設けた後、ダイシングが行われるため、クラックの発生をより抑制できる。
また、第１の実施の形態と同じく、配線層７２にLow-k材料（誘電率の低い材料）を使用している場合、ブレードのダイシングではダメージが入りやすいためレーザーアブレーション（ＬＡ）で取り除く必要があり、後工程の工程Ｓ４０４以降にＬＡの加工を行うと、ＬＡの熱で保護膜になる接着層８０を構成する樹脂が変質してしまう可能性があるが、樹脂を塗布する前に加工することで、そのような変質を防止することが可能となる。
このように、溝４０１が形成され、その溝４０１に接着層８０を積層し、その部分をダイシングすることで、ダイシング時に各膜界面にかかる力を緩和することが可能となり、膜剥がれやクラックが発生する可能性を低減させることが可能となる。
膜剥がれやクラックが発生する可能性を低減させることが可能となることで、チップの防湿性能をより向上させることが可能となる。
このように、本技術によれば、配線層へのダメージをなくすために、配線層をLA（レーザアブレーション）、ブレードのハーフカット等で取り除き、Siをエッチングで取り除くことでSi/配線層にクラックが発生しない構造とすることができる。
また配線層の除去幅、Siエッチングの幅、樹脂とガラスをカットする幅を適切な寸法にすることで、パッケージ（チップ）側面の配線層部分に、ガラス貼り合わせのための樹脂（接着剤）が適切に残る樹脂保護膜構造となるようにすることができる。よって、実装時等のメカニカルな接触ダメージや、センサ部への高温高湿の影響を軽減することができ、より信頼性が高い構造とすることができる。
また配線層を除去するプロセスを、ガラス貼り合わせ前に行う事で、クラックの起点になる部分を事前に除去することが可能となる。また、配線層にLow-k層を使用している場合は、ブレードのダイシングではダメージが入りやすいためレーザアブレーション（ＬＡ）で取り除く必要があるが、本技術によれば、ＬＡの熱で保護膜になる樹脂の変質の影響を防止でき、樹脂保護膜の機能がより安定化されるようにすることができる。
＜光学レーザによる個片化＞
第１乃至第４の実施の形態において、個片化は、ダイシングブレードで行われるとして説明したが、ダイシングブレードに限らず、他の方式で個片化が行われるようにすることも可能である。
ここでは、光学レーザで個片化を行う場合を例に挙げて説明する。なお、第１乃至第４の実施の形態のそれぞれに示したチップ１００、チップ２００、チップ３００、チップ４００のいずれのチップに対しても適用できるため、ここでは、チップ１００を例に挙げて説明を続ける。
図１７を参照し、光学レーザで個片化する場合について説明する。図１７は、図４に示したチップ１００であり、個片化される前のチップの状態を表している。この個片化される工程は、工程Ｓ１０５（図６）に該当する。チップ２００が加工される場合、工程Ｓ２０５（図９）に該当し、チップ３００が加工される場合、工程Ｓ３０６（図１３）に該当し、チップ４００が加工される場合、工程Ｓ４０６（図１６）に該当する。
チップ１００−１とチップ１００−３を、スクライブ部９１−２のところで切断し、個片化する場合、光学レーザ５０２は、集光レンズ５０１で集光され、スクライブ部９１−２のところに照射される。
光学レーザ５０２は、カバーガラス８１側から照射され、カバーガラス８１が除去され、カバーガラス８１除去後、接着層８０が除去される。このことにより、カバーガラス８１と接着層８０が除去されることで、個片化が行われる。
例えば、1060nmのYAGレーザを10ps、ピークパワー100μJの光学レーザ５０２が用いられ、カバーガラス８１に照射される。集光レンズ５０１のNAは、例えば0.8程度に設定される。光学レーザ５０２は、カバーガラス８１の表面にフォーカスが合わせられ、ビーム中心のガラスに屈折率差を生じて、ビームが広がらずに細いままに直進する。
図１８Ａに示したように、表面に近いカバーガラス８１からアブレーションしていき、除々に穴が形成され、深くなっていく。そのまま加工を進展させると、カバーガラス８１の層が全て除去されて下層の樹脂（接着層８０）が露出する状態となる（図１８Ａ）。引き続き、樹脂も光学レーザ５０２でアブレーションされると、図１８Ｂに示すように、接着層８０の材料が昇華し、カバーガラス８１の側壁に付着する。
カバーガラス８１の側壁は、図１８Ａに示すように、アブレーションによりダメージを受け、ダメージ層として露出される。カバーガラス８１の側壁がダメージを受けていると、例えば、実装時等のメカニカルな接触ダメージなどにより、カバーガラス８１が欠落し、ダストの原因になる可能性がある。
しかしながら、光学レーザ５０２により接着層８０が昇華し、その接着層８０（樹脂）がカバーガラス８１のダメージ層（側壁）に付着することで、ダメージ層に被膜を形成することが可能となる。ダメージ層が被膜されることで、カバーガラス８１が欠落し、ダストの原因になる可能性を低減させることが可能となる。
すなわちこの場合、光学レーザ５０２で、接着層８０を加工しているときに、その接着層８０の一部が、カバーガラス８１の側壁に付着し、カバーガラス８１の側壁に被膜が形成される。この被膜は、簡単には除去できない程の密着性を有する被膜となる。この被膜によりガラス端面のダメージ層を覆い、ラフネスを低減させることで、外力を分散させ、ダストの発生を防止することが可能となる。
図１９に、光学レーザ５０２で個片化されたチップ１００（チップ１００−１）を示す。カバーガラス８１の側壁には、デブリ物（デポ物）８０’の被膜層が形成されている。デブリ物８０’は、この場合、接着層８０と同一の材料であり、上記したように、接着層８０が加工時に昇華して、カバーガラス８１に付着することで形成される。
このように、デブリ物８０’が、カバーガラス８１の側壁に付着しやすいようにするために、カバーガラス８１を加工するときの光学レーザ５０２の照射条件と、接着層８０（樹脂）を加工するときの光学レーザ５０２の照射条件に差異を設けても良い。換言すれば、接着層８０（樹脂）を加工するときの光学レーザ５０２の照射条件は、積極的にデブリ物８０’が発生し、カバーガラス８１の側壁に付着するような条件としても良い。
このように、カバーガラス８１面から、光学レーザ５０２で加工を始めるようにしても良い。このような加工を行う場合も、上記したチップ１００,２００,３００,４００は、スクライブ部９１に、樹脂が充填されているため、加工時に、クラックが発生するようなことを抑制できる。
さらに、上記したチップ３００,４００は、溝３１１,４１１が光学レーザ５０２での加工が行われる前の時点で形成されているため、加工時にクラックが発生するようなことを、さらに抑制することが可能である。
＜ステルスダイシングによる個片化＞
第１乃至第４の実施の形態において、個片化は、ダイシングブレードで行われるとして説明したが、ダイシングブレードに限らず、他の方式で個片化が行われるようにすることも可能である。
ここでは、ステルスダイシングで個片化を行う場合を例に挙げて説明する。ステルスダイシングは、例えば、半導体ウェーハに対して透過性波長のレーザ光を対物レンズ光学系で半導体ウェーハ内部に焦点を結ぶように集光し、切断ラインに沿って走査することにより、ダイシングを行う技術である。
例えば、第３の実施の形態において、ダイシング前に、チップ３００に溝３１１を設け、クラックの発生を防ぐと説明したが、この溝３１１の作成に対して、ステルスダイシングを適用することができる。例えば、図１３を参照してチップ３００における個片化の処理について説明したが、工程Ｓ３０５において、溝３１１が形成される。この工程Ｓ３０５において、ステルスダイシングを用い、支持基板７１に溝３１１を形成することができる。
同じく例えば、第４の実施の形態において、ダイシング前に、チップ４００に溝４１１を設け、クラックの発生を防ぐと説明したが、この溝４１１の作成に対して、ステルスダイシングを適用することができる。例えば、図１６を参照してチップ４００における個片化の処理について説明したが、工程Ｓ４０５において、溝４１１が形成される。この工程Ｓ４０５において、ステルスダイシングを用い、支持基板７１に溝４１１を形成することができる。
チップ３００またはチップ４００の個片化の処理時に、ステルスダイシングを用いる場合については、後述するとし、先に、図２０を参照し、ステルスダイシングについて簡便に説明を加える。図２０を参照するに、工程Ｓ６０１において、Ｓｉ基板６０１上に、論理回路や、フォトダイオードなどが形成された回路基板６０２が積層されている基板を、ステルスダイシングする場合、透過性波長のレーザ光６０３が、対物レンズ６０４で、Ｓｉ基板６０１内部に焦点を結ぶように集光される。
最適化されたレーザ光６０３と対物レンズ６０４を用いることで、Ｓｉ基板６０１の表面や裏面にダメージを与えることなく、Ｓｉ基板６０１の内部にのみ局所的・選択的なレーザ加工が行える。レーザ加工が行われたＳｉ基板６０１は、図２０の工程Ｓ６０２に示すように、改質層６３１が内部に形成され、その改質層６３１を起点として、Ｓｉ基板６０１の表面および裏面に向かって、垂直なクラック６３２が発生する。
図２０の工程Ｓ６０１では、回路基板６０２側から、レーザ加工を行う例を示したが、図２０の工程Ｓ６０１’に示すように、Ｓｉ基板６０１側からレーザ加工が行われるようにしても良い。すなわち、レーザ照射を、回路基板６０２側(図中上側)から行い、改質層６３１を形成することも可能であるし、レーザ照射を、Ｓｉ基板６０１側(図中下側)から行い、改質層６３１を形成することも可能である。どちら側からレーザ照射を行っても、工程Ｓ６０２に示したように、改質層６３１をＳｉ基板６０１の内部に形成することができる。
図２０では、図示していないが、例えば、Ｓｉ基板６０１の下部にＤＣテープを貼付し、上記したレーザ加工を施した後、ＤＣテープを延伸することで、分離することが可能である。すなわち、図２０の工程Ｓ６０２に示した状態から、延伸すると、工程Ｓ６０３に示すように、Ｓｉ基板６０１−１とＳｉ基板６０１−２の２つの基板に分離される。
このようなステルスダイシングにより、基板を個片化した場合、個片化後の加工端面に、改質層６３１−１や改質層６３１−２が残り、その改質層６３１に接触、衝撃などが加えられると、脱落異物が生じる可能性がある。例えば、回路基板６０２に、撮像素子が形成されている場合、脱落異物による、撮像不良が生じる可能性がある。よって、ステルスダイシングで、個片化を行うようにした場合、改質層６３１からの脱落異物を防ぎ、悪影響が発生することがないようにすることが必要である。
そこで、図２１に示すように、改質層６３１を、ブレードダイシングにより除去する。図２０に示した工程Ｓ６０１、工程Ｓ６０２を経て、Ｓｉ基板６０１内部に改質層６３１とクラック６３２が形成された後、工程Ｓ６１１（図２１）として、ブレードダイシングにより、改質層６３１の底面よりも深い位置までのハーフカットが行われる。工程Ｓ６１１において、改質層６３１が除去される。換言すれば、改質層６３１が除去される深さまで、ブレードダイシングが行われる。
改質層６３１が除去された後、工程Ｓ６０３（図２０）における処理が実行されることで、個片化が行われる。改質層６３１を除去するときに、改質層６３１よりも下側にあるクラック６３２に応力がかかり、クラック６３２が進展するため、この時点でＳｉ基板６０１の分割が成立する。または、改質層６３１が除去された後、延伸により分割されるようにしても良い。
このように、改質層６３１を除去することで、改質層６３１からの脱落異物を防ぎ、悪影響が発生することがないようにすることが可能である。
図２１の工程Ｓ６１１では、回路基板６０２側から、ブレードダイシングを行う例を示したが、図２１の工程Ｓ６１１’に示すように、Ｓｉ基板６０１側からブレードダイシングが行われるようにしても良い。すなわち、ブレードダイシングを、回路基板６０２側(図中上側)から行い、改質層６３１を除去することも可能であるし、ブレードダイシングを、Ｓｉ基板６０１側(図中下側)から行い、改質層６３１を除去することも可能である。どちら側からブレードダイシングを行っても、工程Ｓ６０３に示したように、個片化を行うことができる。
また、Ｓｉ基板６０１側からブレードダイシングする場合、ブレードダイシングする前または後において、図２１の工程Ｓ６１２として示したように、回路基板６０２の個片化されるときに分割される部分に、例えば、レーザアブレーションやハーフカットのダイシング、またはそれらの組み合わせにより、溝を形成しておいても良い。
また、図２１の工程Ｓ６１２’，Ｓ２１２”に示すように、回路基板６０２に形成する溝に、Ｖ字型の溝をさらに形成するようにしても良い。Ｖ字型の溝を、回路基板６０２の溝の底（Ｓｉ基板６０１）に形成することで形状を安定化させることができる。すなわち、個片化後のＳｉ基板６０１の側面の形状が荒れるようなことなく、できる限り平らな面となるように、個片化を行うことが可能となる。
工程Ｓ６１２’に示したように、Ｖ字型の溝は、Ｓｉ基板６０１側に、回路基板６０２に形成される溝よりも小さく形成されるようにしても良い。また、工程Ｓ６１２”に示したように、Ｖ字型の溝は、Ｓｉ基板６０１側に、回路基板６０２に形成される溝と同程度の大きさで形成されるようにしても良い。
Ｓｉ基板６０１側に形成されるＶ字型の溝は、回路基板６０２の溝が形成されるとき（同一の工程）に形成されるようにしても良いし、回路基板６０２の溝が形成されるときとは異なるタイミング（異なる工程）で形成されるようにしても良い。
また例えば、Ｓｉ基板６０１側に形成されるＶ字型の溝は、レーザアブレーション、液晶異方性ウェットエッチング、またはドライエッチングプロセスなどにより形成することができる。
このようなステルスダイシングは、上記したように、チップ３００またはチップ４００の個片化の処理時に用いることができる。チップ３００またはチップ４００の個片化の処理時にステルスダイシングを用いるようにした場合、支持基板７１に形成する溝３１１,４１１の形成時に適用できる。そこで、そのような場合を以下に説明する。
図２２を参照して、チップ３００の個片化時に、ステルスダイシングを用いた場合について説明する。工程Ｓ６５１において、ＣＳＰプロセスが行なわれる。図示はしていないが、例えば、図１３に示した工程Ｓ３０１乃至Ｓ３０３と同一の処理が実行されることで、溝３０１が形成され、樹脂が充填され、その後、工程Ｓ６５１の処理が実行される。
工程Ｓ６５２において、ステルスダイシングを行うために、支持基板７１に対してレーザ光６０３が照射される。レーザ光６０３が照射されることで、工程Ｓ６４３に示したように、改質層６３１とクラック６３２が形成される。工程Ｓ６５４において、ブレードダイシングにより、改質層６３１の底面よりも深い位置までのハーフカットが行われる。このようにして、溝３１１が支持基板７１に設けられる。
工程Ｓ６５５において、ダイシングが行われることで個片化される。個片化後のチップ３００を図２３に示す。
図２３に示したチップ３００は、図１１に示したチップ３００と同様の構成を有しているが、支持基板７１に、ステルスダイシング時のときに形成されたクラックが一部残っている点が異なる。チップ３００の支持基板７１の側壁は、ブレードダイシングにより形成された側壁と、ステルスダイシングにより形成された側壁とから構成されている。このような側壁は、改質層６３１を含まないため、改質層６３１からの脱落異物はなく、撮像不良が生じるようなことはない。
なおここでは、このような流れで個片化が行われるとして説明したが、工程は適宜入れ替えられても良く、例えば、ステルスダイシングの工程（工程Ｓ６５２乃至Ｓ６５４）を、工程Ｓ６５１の前に行うようにしても良い。また、ステルスダイシングの延伸の工程は、適宜、上述した工程に含めることで、支持基板７１の分断が行われる。また、ステルスダイシングの延伸の工程で、個片化が行われるようにしても良い。
このように、ステルスダイシングで支持基板７１に溝を設けても良い。このような加工を行う場合も、上記したチップ３００,４００は、スクライブ部９１に、樹脂が充填されているため、加工時に、クラックが発生するようなことを抑制できる。
＜電子機器＞
本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
図２４は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図２４に示すように、本開示の撮像装置１０００は、レンズ群１００１等を含む光学部、固体撮像素子１００２、カメラ信号処理部であるＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、及び、電源部１００８等を有している。
そして、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、及び、電源部１００８がバスライン１００９を介して相互に接続された構成となっている。
レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子１００２として、先述した実施の形態に係る撮像素子を用いることができる。
表示部１００５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、固体撮像素子１００２で撮像された動画または静止画を表示する。記録部１００６は、固体撮像素子１００２で撮像された動画または静止画を、ＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作部１００７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源部１００８は、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、及び、操作部１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置１０００は、ビデオカメラやデジタルスチルカメラ、さらには、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１０００において、固体撮像素子１００２として先述した実施形態に係る固体撮像素子を用いることができる。
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
（１）
複数のフォトダイオードが表面に形成された層を含む複数の層が積層されている基板と、
前記表面に対して垂直な方向であり、前記複数の層のうちの支持基板の一部分まで掘り込まれた状態で設けられている溝と
を備え、
前記溝には、前記複数の層のうちのガラス層を接着する樹脂が充填されている
撮像素子。
（２）
前記支持基板には、前記溝とは異なる第２の溝が、スクライブされる領域に設けられている
前記（１）に記載の撮像素子。
（３）
キャビティ構造である
前記（１）または（２）に記載の撮像素子。
（４）
キャビティレス構造である
前記（１）または（２）に記載の撮像素子。
（５）
前記溝は、レーザアブレーション又はハーフカットのダイシングで形成され、前記第２の溝は、エッチングで形成される
前記（２）乃至（４）のいずれかに記載の撮像素子。
（６）
前記ガラス層側から、レーザ光を用いてダイシングし、ダイシング時に発生するデブリ物が、前記ガラス層の側壁に付着している
前記（１）乃至（５）のいずれかに記載の撮像素子。
（７）
前記デブリ物は、前記樹脂である
前記（６）に記載の撮像素子。
（８）
前記第２の溝は、ステルスダイシングにより形成される
前記（２）乃至（４）のいずれかに記載の撮像素子。
（９）
前記第２の溝は、ステルスダイシングにより形成される改質層が、ブレードダイシングにより除去されることで形成される
前記（２）乃至（４）のいずれかに記載の撮像素子。
（１０）
複数のフォトダイオードが表面に形成された層を含む複数の層が積層されている基板と、
前記表面に対して垂直な方向であり、前記複数の層のうちの支持基板の一部分まで掘り込まれた状態で設けられている溝と
を備える撮像素子を製造する製造方法において、
前記溝を形成し、
前記溝に、前記複数の層のうちのガラス層を接着する樹脂を充填する
ステップを含む製造方法。
（１１）
前記支持基板に、前記溝とは異なる第２の溝をさらに形成するステップをさらに含む
前記（１０）に記載の製造方法。
（１２）
前記溝は、レーザアブレーション又はハーフカットのダイシングで形成し、前記第２の溝は、エッチングで形成する
前記（１１）に記載の製造方法。
（１３）
前記ガラス層側から、レーザ光を用いてダイシングし、ダイシング時に発生するデブリ物が、前記ガラス層の側壁に付着し、被膜を形成するステップをさらに含む
前記（１０）または（１１）に記載の製造方法。
（１４）
前記ガラス層をダイシングするときの前記レーザ光の照射条件と、前記樹脂をダイシングするときの前記レーザ光の照射条件は異なる
前記（１３）に記載の製造方法。
（１５）
前記第２の溝は、ステルスダイシングにより形成され、
前記ステルスダイシング時に形成される改質層を、ブレードダイシングにより除去するステップをさらに含む
前記（１１）に記載の製造方法。
（１６）
ステルスダイシングにより所定の基板を分割するとき、前記ステルスダイシングにより形成される改質層を、ブレードダイシングにより除去する
ステップを含む基板分割方法。
７１ 支持基板， ７２ 配線層， ７３ シリコン基板， ７４ フォトダイオード， ７５ 平坦化膜， ７６ 遮光膜， ７７ カラーフィルタ層， ７８ 平坦化膜， ７９ マイクロレンズ層， ８０ 接着層， ８１ カバーガラス， １００ チップ

Claims (15)

  1. 複数のフォトダイオードが表面に形成された層を含む複数の層が積層されている基板と、
    前記表面に対して垂直な方向であり、前記複数の層のうちの支持基板の一部分まで掘り込まれた状態で設けられ、スクライブされる領域に設けられている溝と
    を備え、
    前記溝には、前記複数の層のうちのガラス層を接着する樹脂が充填されている
    撮像素子。
  2. 前記支持基板には、前記溝とは異なる第２の溝が、スクライブされる前記領域に設けられている
    請求項１に記載の撮像素子。
  3. キャビティ構造である
    請求項１に記載の撮像素子。
  4. キャビティレス構造である
    請求項１に記載の撮像素子。
  5. 前記溝は、レーザアブレーション又はハーフカットのダイシングで形成され、前記第２の溝は、エッチングで形成される
    請求項２に記載の撮像素子。
  6. 前記ガラス層側から、レーザ光を用いてダイシングし、ダイシング時に発生するデブリ物が、前記ガラス層の側壁に付着している
    請求項１に記載の撮像素子。
  7. 前記デブリ物は、前記樹脂である
    請求項６に記載の撮像素子。
  8. 前記第２の溝は、ステルスダイシングにより形成される
    請求項２に記載の撮像素子。
  9. 前記第２の溝は、ステルスダイシングにより形成される改質層が、ブレードダイシングにより除去されることで形成される
    請求項２に記載の撮像素子。
  10. 複数のフォトダイオードが表面に形成された層を含む複数の層が積層されている基板と、
    前記表面に対して垂直な方向であり、前記複数の層のうちの支持基板の一部分まで掘り込まれた状態で設けられ、スクライブされる領域に設けられている溝と
    を備える撮像素子を製造する製造方法において、
    前記溝を形成し、
    前記溝に、前記複数の層のうちのガラス層を接着する樹脂を充填する
    ステップを含む製造方法。
  11. 前記支持基板に、前記溝とは異なる第２の溝をさらに形成するステップをさらに含む
    請求項１０に記載の製造方法。
  12. 前記溝は、レーザアブレーション又はハーフカットのダイシングで形成し、前記第２の溝は、エッチングで形成する
    請求項１１に記載の製造方法。
  13. 前記ガラス層側から、レーザ光を用いてダイシングし、ダイシング時に発生するデブリ物が、前記ガラス層の側壁に付着し、被膜を形成するステップをさらに含む
    請求項１０に記載の製造方法。
  14. 前記ガラス層をダイシングするときの前記レーザ光の照射条件と、前記樹脂をダイシングするときの前記レーザ光の照射条件は異なる
    請求項１３に記載の製造方法。
  15. 前記第２の溝は、ステルスダイシングにより形成され、
    前記ステルスダイシング時に形成される改質層を、ブレードダイシングにより除去するステップをさらに含む
    請求項１１に記載の製造方法。
JP2016123597A 2015-07-24 2016-06-22 撮像素子、製造方法 Active JP6727948B2 (ja)

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