JP2009164481A - 半導体装置及びその製造方法 - Google Patents

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恵充 原田
Yumi Suzuki
優美 鈴木
Yoshihiro Nabe
義博 鍋
Yuji Takaoka
裕二 高岡
Hideyuki Wada
英之 和田
Masanobu Saruta
正暢 猿田
Tatsuo Suemasu
龍夫 末益
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Abstract

【課題】貫通電極と有し、信頼性の高い半導体装置を提供する。
【解決手段】半導体基体１１上に絶縁層２２が形成され、半導体基体１１及び絶縁層２２を貫通するビアホール１４が形成され、ビアホール１４の内側面に、絶縁層１６，１７を介して導電層１９が形成された貫通電極２６が構成され、ビアホール１４の内側面に形成される絶縁層１６，１７の表面が、半導体基体１１と半導体基体１１上に形成される絶縁層２２との界面の凹部１５を埋め込んでほぼ平坦化する形状である半導体装置を構成する。
【選択図】図２

Description

本発明は、半導体チップに貫通電極を形成した半導体装置及びその製造方法に係わる。
従来、ＬＳＩ等の半導体装置を小型化、薄型化した構造として、ＣＳＰ（Chip Size Package, Chip Scale Package）が注目されている。
ＣＳＰの多くは、半導体装置の最表面にはんだ等のボールを複数配列したＢＧＡ（Ball Grid Array）や、平面電極を複数配列したＬＧＡ（Land Grid Array）として提供されている。
また、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等のイメージセンサに用いるＣＳＰのパッケージ技術では、従来のＣＳＰにおいて基板主面（能動素子形面）上に電極が配置されていたのに対し、基板の裏面側、つまり撮像素子面の反対側に電極を配置している。
この構造により、イメージセンサに用いる半導体装置の小型化と薄型化を実現している。
イメージセンサに用いられているＢＧＡ型のＣＳＰとしては、例えば、図１１に示すような、いわゆるＳｈｅｌｌＯＰ型の半導体装置が知られている（例えば、特許文献１参照）。
図１１に示す半導体装置１００は、半導体チップ１０９が樹脂等による接着層１０４，１０７を介して第１のガラス基板１０１及び第２のガラス基板１０５によって封止された、積層構造を有する。
半導体チップ１０９には、シリコン等による半導体基体１１１上に、図示しないトランジスタや保護膜等が形成される。さらに、半導体基体１１１上には、配線やパッド電極等の導電層と、この導電層を覆う層間絶縁膜等による絶縁層とが積層された配線層１１０が形成される。
また、半導体チップ１０９には、図示しない受光及び／又は発光素子や、受光及び／又は発光用のセンサ面等が形成され、さらに、センサ面に対応して配線層１１０上に図示しないカラーフィルタやオンチップレンズ等が形成される。
そして、半導体装置１００において半導体チップ１０９は、配線層１１０のパッド電極から再配線層１０８に接続される。そして、再配線層１０８の端部が半導体装置１００の配線層１０３と接続されることにより、半導体チップ１０９が再配線される。
配線層１０３は、半導体装置１００において、積層された第１のガラス基板１０１と接着層１０７との界面から、半導体チップ１０９、接着層１０４及び第２のガラス基板１０５の側面上に、第２のガラス基板１０５の下部まで形成される。そして、第２のガラス基板１０５の下部で、半導体装置１００の外部端子１０６に接続される。また、例えばソルダーレジスト等の絶縁性の樹脂により形成される保護層１０２が、外部端子１０６上以外を覆って全面に形成される。さらに、外部端子１０６が形成されている配線層１０３と第２のガラス基板１０５との間には、外部端子１０６における応力を緩和するため緩衝部材として樹脂層１１２が形成される。
なお、半導体装置１００は、保護層１０２を形成後矢印Ｃ，Ｃ´で示す方向に切断される。このため、この切断された端面１１３において配線層１０３は、保護層１０２に覆われずむき出しとなる。そして、配線層１０３の端部が半導体装置１００の側面で露出されるため、大気中の水分との反応による配線層１０３腐食等、半導体装置の信頼性に問題がある。
また、再配線層１０８と配線層１０３との接続部において、接触面積が小さいため、接触抵抗の増加や、断線の発生等の問題がある。
また、従来イメージセンサとして、上述のＳｈｅｌｌＯＰ型の半導体装置の他に、半導体基体の切断面より内側に貫通電極が形成された構造の半導体装置が用いられている（例えば、特許文献２、非特許文献１参照）。
図１２に、このような半導体基体２１０に貫通電極２０６が形成された半導体装置２００における、貫通電極２０６周辺の断面図を示す。
半導体装置２００では、半導体チップ２０３が樹脂層２０８を介して、ガラス基板等の光透過性基体による支持基体２０１に接着されている。
半導体チップ２０３は、シリコン等による半導体基体２１０上に、図示しないトランジスタや保護膜が形成される。さらに、半導体基体２１０上には、パッド電極２０２や配線等の導電層と、この導電層を覆う層間絶縁膜等による絶縁層とが積層された配線層２０９が形成される。
また、半導体チップ２０３には、図示しない受光及び／又は発光素子や、受光及び／又は発光用のセンサ面等が形成され、さらに、センサ面に対応して配線層２０９上に図示しないカラーフィルタやオンチップレンズ等が形成される。
また、半導体チップ２０３には、半導体基体２１０を貫通し、パッド電極２０２と接続する貫通電極２０６が形成される。貫通電極２０６は、配線層２０９に形成されたパッド電極２０２に対して、半導体基体２１０の配線層２０９が形成された面の反対側の面からビアホールが形成され、ビアホール内が導電層２０５で覆われることにより形成される。導電層２０５は、パッド電極２０２から貫通電極２０６を通り、半導体基体２１０の下部まで形成され、半導体基体２１０の下部で、半導体装置２００の外部端子２０７に接続される。
また、半導体装置２００において、半導体基体２１０と導電層２０５との間には、絶縁層２０４が設けられている。
そして、例えばソルダーレジスト等の絶縁性の樹脂により形成される保護層２１７が、導電層２０５と外部端子２０７との接続箇所を除いて全面に形成される。
また、外部端子２０７が形成されている導電層２０５と保護層２１７との間には、外部端子２０７における応力を緩和するため緩衝部材として樹脂層２１１が形成される。
次に、図１２に示した半導体装置２００の貫通電極２０６の形成方法について説明する。
図１３Ａは、貫通電極２０６を形成する前の状態の半導体チップ２０３において、半導体基体２１０と、半導体基体２１０上に形成された配線層２０９を示す。なお、図１３Ａは、図１２に示した半導体装置２００の図面を上下逆に表している。
配線層２０９は、絶縁層２１２及び配線２１３が複数積層されて形成される。また、半導体チップ２０３と外部端子とを配線接続するためのパッド電極２０２が配線層２０９内に形成されている。
次に、例えば、フォトリソグラフィ等を用いることにより半導体チップ２０３上にレジスト等によるパターンを形成し、半導体チップ２０３をドライエッチングする。これにより、図１３Ｂに示すように、半導体チップ２０３にビアホール用の開口２１４を形成する。
このとき、半導体基体２１０のドライエッチングの際に、絶縁層２１２の表面において電荷が蓄積されるため、半導体基体２１０の絶縁層２１２との界面付近においてエッチングが横方向に広がる。このため、絶縁層２１２との絶縁層２２との界面付近において、半導体基体２１０側に局所的なサイドエッチングが行われ、Ｖ字型の凹部２１５、いわゆるノッチが形成される。
次に、半導体基体２１０の開口２１４から露出した絶縁層２１２をエッチングし、パッド電極２０２を露出させることにより、図１４Ｃに示すように半導体基体２１０からパッド電極２０２までを貫通したビアホール２１６を形成する。このとき、半導体基体２１０に形成された凹部２１５に対応する位置において、絶縁層２１２にもサイドエッチングが行われるため、凹部２１５が絶縁層２１２側に拡大する。
次に、図１４Ｄに示すように、ビアホール２１６内の半導体基体２１０と配線層２０９を覆う絶縁層２０４を形成する。このとき、絶縁層２０４は、半導体基体２１０の表面とビアホール２１６内の側面及び底面における被覆率の差があるので、半導体基体２１０上には厚く形成され、ビアホール２１６の底部近傍の孔壁のパッド電極２０２上には薄く形成される。そして、ビアホール２１６内の絶縁層２０４をエッチングして、薄く形成したパッド電極２０２上の絶縁層２０４を除去し、図１５Ｅに示すようにパッド電極２０２を露出する。すなわちこの場合、被覆率の差を利用してマスク等を用いることなく、底面上の絶縁層２０４のみを除去できる。
次に、図示しないバリアメタル及びシードメタルを形成した後、図１５Ｆに示すように、露出したパッド電極２０２を再配線して半導体装置の外部端子に接続する導電層２０５を形成する。
そして、導電層２０５の外部端子を形成する部分以外に保護層２１７を形成することにより、図１２に示した半導体装置２００の貫通電極２０６を形成することができる。
また、上述した半導体基体と半導体基体上の絶縁層との界面での凹部、いわゆるノッチを抑制するために、半導体装置に貫通電極を形成する方法として、半導体基体と絶縁層とを貫通するビアホールを形成する際、半導体基体をエッチングするステップを２段階以上に分けて行う方法がある（例えば、非特許文献２参照）。
例えば、半導体基体のエッチングを２段階に分ける方法では、まず、図１６Ａに示すように半導体基体２１０のエッチングを高い速度で行い、半導体基体２１０と絶縁層２１２とのビアホール用の開口２１８ａを途中まで形成する。次に、半導体基体のエッチングを低速で行うことにより、図１６Ｂに示すように、半導体基体２１０を、絶縁層２１２との界面までエッチングする。このとき、絶縁層２１２との界面付近では、半導体基体２１０をエッチングするステップを変更した位置において開口２１８ａの内側面の角度が変化し、テーパ状の開口２１８ａが形成される。
そして、図１７Ｃに示すように、絶縁層２１２をエッチングすることによりパッド電極２０２を露出し、半導体基体２１０と絶縁層２１２を貫通するビアホール２１８を形成する。そして、図１７Ｄに示すように、半導体基体２１０上及びビアホール２１８の内側面に絶縁層２０４を形成し、パッド電極２０２と接続する導電層２０５を形成する。
この後、保護膜や外部端子等を形成することにより、図１２に示した半導体装置２００の貫通電極２０６を形成することができる。
この方法によれば、半導体基体の絶縁層との界面付近をエッチングする際に、エッチング速度を低くすることにより、凹部の発生を抑制することができる。また、半導体基体の初期のエッチングを高速で行うことにより、ビアホールを形成する速度を低下させることなく、半導体装置を製造することができる。
特開２００４−１６５３１２号公報 特開２００６−１２８３５３号公報 Dzafir Shariff, et al, "Via Interconnections for Wafer Level Packaging : Impact Tapered Via Geometry on Product Yield and Reliability" 2007 Electronic Components and Technology Conference P.R.Morrow, et al, "Three-Dimensional Wafer Stacking Via Cu-Cu Bonding Integrated With 65-nm Strained-Si/Low-k CMOS Technology" IEEE Electron Device Letters, Vol.27, No5, MAY 2006
上述したように、図１２に示した半導体チップに貫通電極が形成された半導体装置では、図１３Ｂに示すように、半導体チップをドライエッチングする際に、絶縁層の表面に電荷がたまり、絶縁層との界面において半導体チップに凹部２１５、いわゆるノッチが形成される。さらに、半導体チップに凹部２１５が形成された状態で、絶縁層をエッチングすると、半導体チップとの界面において絶縁層にも同様の凹部２１５が形成される。そして、図１４Ｄに示すように、ビアホール２１６に凹部２１５が形成された状態で、ビアホール２１６内に絶縁層及び配線を形成すると、凹部２１５に形成されるバリアメタル及びシードメタルが他の部分より薄くなる場合や、バリアメタル及びシードメタルが形成されない場合がある。このため、凹部２１５でのシードメタルの断線や特性の低下により、電解めっきによる配線を安定して形成することができない。
また、シードメタルに断線がなく配線が形成された場合でも、配線にも凹部２１５に対応した凸形状が形成される。そして、半導体装置の製造工程における熱履歴や動作時の発熱による、配線材料の熱膨張による応力が配線の凸形状に集中する。このため、図１８に熱過程後の様子を模式的に示すように、半導体チップ２０３と配線層２０９との間の凹部２１５付近から亀裂が発生し、配線２０５とパッド電極２０２との界面や、配線層２０９が、亀裂により破損する。この結果、半導体装置の動作不良が発生する。
このように、半導体チップと配線層との界面に存在する凹部により、半導体装置を製造する際の歩留まりの低下、及び、半導体装置の信頼性の低下を引き起こす。
また、上記非特許文献２のように、エッチングステップを２段階以上に分けてビアホールを形成した場合には、半導体基体と絶縁層との界面に形成される凹部を抑制することができる。
しかし、この場合には図１７Ｄに示すように、半導体基体２１０をエッチングする速度を変更した位置２１９において内側面の角度が変化したビアホール２１８が形成される。そして、この内側面の角度が変化する位置２１９において、ビアホール２１８内に形成される導電層２０５の応力集中が生じるため、半導体基体２１０に亀裂が入り、電気的特性が低下し、半導体装置の信頼性が低下する。
さらに、ビアホール２１８の内側面に形成した絶縁層２０４をエッチバックしてパッド電極２０２を露出する際、ビアホール２１８の内側面の角度がなだらかな部分２２０において、他の部分よりも絶縁層２０４が過剰にエッチングされてしまう。このため、内側面の角度がなだらかな部分２２０において、絶縁層２０４の厚さが薄くなり、又は、絶縁層２０４が完全に除去されて半導体基体２１０が露出してしまう。従って、半導体装置において、半導体基体２１０と導電層２０５との絶縁性が低下し、半導体装置の電気的特性の低下や、信頼性の低下を引き起こす。
上述した問題の解決のため、本発明は、貫通電極が形成された信頼性の高い半導体装置を提供するものである。
本発明の半導体装置半導は、半導体基体上に絶縁層が形成され、半導体基体及び絶縁層を貫通するビアホールが形成され、ビアホールの内側面に、絶縁層を介して導電層が形成された貫通電極が構成され、ビアホールの内側面に形成される絶縁層の表面が、半導体基体と半導体基体上に形成される絶縁層との界面の凹部を埋め込んでほぼ平坦化する形状であることを特徴とする。
本発明の半導体装置の製造方法は、半導体基体の一方の面に絶縁層を形成する工程と、半導体基体の他方の面から、ビアホール用の開口をエッチングにより形成する工程と、開口の内側面に、絶縁層を形成する工程と、開口の内側面に形成した絶縁層の底部と、半導体基体の一方の面に形成された絶縁層とをエッチングして、ビアホールを形成する工程と、ビアホール内に導電層を形成する工程と、を有することを特徴とする。
本発明の半導体装置及び半導体装置の製造方法によれば、貫通電極において、半導体基体に形成される凹部を絶縁層で埋め込み、ビアホールの内側面を平坦化することができる。そして、この平坦化された絶縁層上に導電層を形成する。このため、ビアホールを形成する際に、ビアホールの内側面において半導体基体と絶縁層との界面に形成される凹部の影響を受けずに、平坦な面に導電層を形成し、貫通電極を形成することができる。そして、導電層に凸形状等のような熱履歴等による熱膨張の応力が集中しやすい部分が形成されないことにより、半導体装置の信頼性を向上させることができる。
本発明によれば、貫通電極を有する半導体装置において、高い信頼性の半導体装置を実現できる。
本発明の実施の形態について図面を用いて説明する。
図１は本発明の一実施形態に係わる半導体装置１０の断面図である。
半導体装置１０は、半導体チップ３２と、半導体チップ３２と接着層２８を介して接続された支持基体２７と、半導体チップ３２に形成された貫通電極２６と、貫通電極２６から半導体チップ３２の裏面に引き出されて外部端子３１と接続する導電層１９と、半導体チップ３２を封止する保護層２０とから構成される。
半導体チップ３２は、例えば、シリコン等による半導体基体１１上に、図示しないトランジスタ等の能動素子や保護膜等が形成される。また、半導体基体１１上に配線（図示省略）やパッド電極１３等の導電層と、この導電層を覆う層間絶縁膜等による絶縁層とが積層されてなる配線層１２が形成される。さらに、半導体チップ３２には、この例では受発光素子の場合で、例えば図示しない受光及び／又は発光素子や、受光及び／又は発光用のセンサ面等と、このセンサ面に対応して、配線層１２上にカラーフィルタ３０やマイクロレンズ２９等が形成される。
支持基体２７は、例えば、ガラス等の光透過性の基体からなる。そして、樹脂等による接着層２８を介して半導体チップ３２の能動素子が形成された面（主面）側に接続される。なお、図１において支持基体２７と半導体チップの主面側との間を中空の構造としているが、例えば、光透過性の樹脂等により封止した構造としてもよい。
また、半導体チップ３２には、半導体基体１１を貫通し、パッド電極１３に接続する貫通電極２６が形成される。貫通電極２６は、配線層１２に形成されたパッド電極１３に対して、半導体チップ３２の能動素子が形成された面とは反対側の面（裏面）側からパッド電極１３までを開口したビアホールが形成され、ビアホール内を導電層１９で覆うことで形成される。そして、導電層１９は、パッド電極１３から貫通電極２６の内側面を通り、半導体チップ３２の裏面に形成され、半導体チップ３２の裏面側で外部端子３１と接続される。
また、導電層１９と半導体基体１１との接触による通電を防ぐため、半導体基体１１の裏面及び貫通電極２６の内側面を覆うように絶縁層１７が形成される。
そして、導電層１９と外部端子３１との接続部分を除き、半導体チップ３２の裏面側の全面に保護層２０が形成される。保護層２０は、例えばポリイミド樹脂、ソルダーレジスト等の絶縁性の樹脂等によって形成される。
次に、図１で示した半導体装置１０における貫通電極２６の周辺拡大図を図２に示す。
図２に示すように、半導体装置１０において配線層１２は、半導体チップ３２の能動素子形成面において、絶縁層２２及び金属配線２３が複数積層されて形成される。また、半導体チップ３２と外部端子とを配線接続するためのパッド電極１３が配線層１２内に形成される。
絶縁層２２は、例えば、ＳｉＯ２，ＳｉＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＨ，ＳｉＯＦ等によって形成される。また、金属配線２３及びパッド電極１３は、例えば、Ａｌ，ＡｌＣｕ，ＡｌＳｉ，Ｃｕ等と、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等の高融点金属（バリアメタル）との積層によって形成される。このとき例えば、半導体チップ３２は、半導体基体１１の厚さが３０μｍ以上、配線層１２の厚さが1〜１０μｍとして形成される。
また、半導体装置１０には、半導体基体１１の配線層１２が形成される面（主面）１１Ｓとは反対側の面（裏面）１１Ｒからパッド電極１３に至る開口、すなわちビアホール１４が形成される。そして、このビアホール１４の内側面に絶縁層１６，１７が形成され、さらに、半導体チップ３２の裏面１１Ｒ側から絶縁層２２中に形成されたパッド電極１３に接続する導電層１９が形成されることにより、貫通電極２６が形成される。
貫通電極２６は、例えば、半導体基体１１の裏面１１Ｒの開口の直径が１０〜１００μｍ、半導体基体１１の裏面１１Ｒからパッド電極１３までの開口の深さが３０μｍ以上として形成される。
また、半導体チップ３２に形成されたビアホール１４において、半導体基体１１の絶縁層２２との界面付近には凹部１５が形成されている。そして、絶縁層１６が凹部１５を埋め込むように形成され、さらに、絶縁層１６を覆ってビアホール１４の内側面及び半導体基体１１の裏面１１Ｒを覆って、全面に絶縁層１７が形成される。
さらに、導電層１９及び絶縁層１７を覆い、半導体チップ３２の裏面１１Ｒ全面に保護層２０が形成される。
上述の半導体装置１０では、半導体基体１１のビアホール１４を絶縁層１６で被覆することにより、半導体基体１１と配線層１２との界面の凹部１５を埋め込み、さらに、絶縁層１６を覆って絶縁層１７が形成される。
このように、半導体装置１０において、半導体基体１１と配線層１２との界面にエッチングによって凹部１５が形成された場合においても、絶縁層１６，１７によってビアホール１４内の凹みが埋め込まれ、内側面の表面がほぼ平坦に形成される。このため、絶縁層１７上に形成される導電層１９が、貫通電極２６内において凹部１５の形状の影響を受けずに形成される。
従って、貫通電極２６に形成される導電層１９に凹部１５の形状を反映した凸形状等が形成されることがないので、半導体装置１０の製造工程における熱履歴や動作時の発熱により、配線材料の熱膨張による応力が集中するなどの不都合を防止できる。
また、絶縁層１７の表面がほぼ平坦であるため、導電層１９をめっき法等で形成する際に、導電層１９のめっき下地層となるシードメタルなどの被覆性が向上し、断線等による導電層１９の製造不良が低下する。このため、導電層１９を安定して形成することができ、半導体装置を製造する際の歩留まりの低下を抑制することができる。
従って、貫通電極を有する半導体装置の歩留まりを向上することができるとともに、半導体装置の信頼性を向上させることができる。
なお、ビアホール１４内の絶縁層１６の表面は、凹部１５を埋め込んでほぼ平坦化する形状であればよい。具体的には、絶縁層１６上に形成される導電層１９に凹凸等の形状が反映されず、配線材料の熱膨張等により応力の集中を受け、破損する部分が生じない程度に平坦化されていればよい。また、導電層１９をめっき法等で形成する際にシードメタルの被覆性が低下することや断線等が発生しない程度に平坦化されていればよい。
なお、図１に示した半導体装置１０では、ビアホール１４の内側面に絶縁層１６と絶縁層１７とによる２層の絶縁層を形成しているが、ビアホール１４の内側面に形成する絶縁層は単層でもよい。
ビアホール１４内に形成する絶縁層は、凹部１５を埋め込み、且つ、ビアホール１４の内側面を平坦化することができればよい。このため、ビアホール１４の内側面に形成する絶縁層は、単層であっても複数層であってもよい。
ビアホール１４の内側面に形成する絶縁層を単層で形成する場合には、絶縁層を複数層形成する場合に比べ工程数を削減することができる。
以下、本発明の実施の形態に係わる半導体装置の製造方法の一例について、特に図２において示した貫通電極の形成方法について図面を用いて説明する。
まず、例えば、シリコン、ＧａＡｓ、ＩｎＰ等からなるウエハ状の半導体基体１１の能動素子形成面（主面）１１Ｓ側に、例えば、ＳｉＯ２，ＳｉＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＨ，ＳｉＯＦ等によって形成される絶縁層２２と、Ａｌ，ＡｌＣｕ，ＡｌＳｉ，Ｃｕ等によって形成される配線２３及びパッド電極１３とを積層し、配線層１２を形成する。また、半導体基体１１上及び／又配線層１２上には、図示しないトランジスタ等の能動素子や、受光及び／又は発光素子や、受光及び／又は発光用のセンサ面、カラーフィルタ、オンチップレンズ等を形成してもよい。
そして、図３Ａに示すように、パッド電極１３の位置に対応し、半導体基体１１の能動素子を形成する面と反対の面（裏面）１１Ｒ側において、半導体チップにビアホールを形成する箇所以外にレジストマスク、又はＳｉＯ２、ＳｉＮ等によるハードマスク２４を形成する。
次に、マスク２４の開口された部分から、例えばＳＦ６、Ｏ２、フロロカーボンガス、ＨＢｒ等を含むガスを使用して半導体基体のドライエッチングを行うことにより、半導体基体１１にビアホール用の開口１４ａが形成される。
半導体基体１１のエッチングは、開口１４ａの底部に絶縁層２２が露出するまで行う。そして、ウエハ全体において半導体基体１１の開口１４ａから、確実に絶縁層２２を露出させるため、半導体基体１１にオーバーエッチングを行う必要がある。このとき、半導体基体１１のオーバーエッチングの際に絶縁膜表面において電荷が蓄積され、エッチングの方向が横方向に広がってしまう。そのため、半導体基体１１と絶縁層２２との界面において、半導体基体１１側に局所的なサイドエッチングが形成され、図３Ｂに示すように半導体基体１１に断面がＶ字形状の凹部１５、いわゆるノッチが形成される。
次に、半導体基体１１上に形成したマスク１４を剥離した後、図４Ｃに示すように、半導体基体１１の裏面１１Ｒ、開口１４ａの内側面及び底部を絶縁層１６で被覆する。
絶縁層１６は、例えば、ＳｉＯ２，ＳｉＮ，ＳｉＣ，ＳｉＣＮ等によって形成することができる。絶縁層１６の材料は、後述する選択エッチバックの際に配線層１２の絶縁層２２と連続して行うことができるようにするために、絶縁層２２と同様のエッチング選択制を有する材料とすることが望ましく、同一材料とすることがより望ましい。また、絶縁層１６は、例えば、プラズマＣＶＤ法の他、スピンコート法、スプレーコート法等によって形成した無機膜、あるいは有機膜とすることができる。
ここで、絶縁層１６は、少なくとも半導体基体１１に形成された凹部１５を完全に埋め込むことができる厚さまで形成する。凹部１５を完全に埋め込むには、例えば開口１４ａの底部における絶縁層１６の厚さを１μｍ以上程度とすることが好ましい。このように絶縁層１６によって凹部１５を埋め込むことにより、開口１４ａの側面と底面との間に凹みがない形状とすることができる。
また、絶縁層１６は被覆率の差により、半導体基体１１の裏面１１Ｒ上に絶縁層１６が最も厚く形成され、開口１４ａの底部に最も薄く形成される。
次に、図５Ｄに示すように、ＣＦ４，Ｏ２等を用いたドライエッチングにより、絶縁層１６を選択エッチバックし、さらに配線層１２の絶縁層２２をエッチングすることにより、パッド電極１３を露出させてビアホール１４を形成する。
絶縁層１６の選択エッチバックは、絶縁層１６の被覆率の差を利用して行うことができる。上述したように、絶縁層１６は半導体基体１１の裏面１１Ｒにおいて厚く形成し、ビアホール１４内では絶縁層１６の厚さを少なく形成することができる。このため、絶縁層１６に異方性エッチングを行い、半導体基体１１の裏面１１Ｒに厚く形成した絶縁層１６をエッチングすることにより、ビアホール１４の底部に形成した絶縁層１６及び配線層１２の絶縁層２２を同時にエッチングすることができる。このとき、ビアホール１４の内側面に形成した絶縁層１６は、エッチングの速度が低いため、図５Ｄに示すように、ビアホール１４内に残存する。
図５Ｄに示したビアホール１４においては、絶縁層１６によって凹部１５が完全に被覆されている。このため、半導体基体１１の裏面１１Ｒからパッド電極１３までにおいて、凹部１５の形状の影響を受けずにビアホール１４の内側面をほぼ平坦化することができる。
なお、図５Ｄでは、ビアホール１４の内側面に絶縁層１６を残し、半導体基体１１の裏面１１Ｒからは絶縁層１６を除去しているが、半導体基体１１の裏面１１Ｒに絶縁層１６を残存させてもよい。また、ビアホール１４の内側面に残存させる絶縁層１６も、凹部１５が完全に埋め込まれれば、残存させる厚さを任意に変更することができる。
また、上述の工程において、絶縁層１６の厚さを、半導体基体１１の裏面１１Ｒ上においてより厚くすることが望ましい。図５Ｄに示した構成のビアホール１４を形成するには、図４に示した開口１４ａの底部に形成した絶縁層１６を選択エッチバックし、更にパッド電極１３上の絶縁層２２をエッチングする。
絶縁層１６を選択エッチバックして開口１４ａの底部を露出して更に絶縁層２２をエッチバックする際に、半導体基体１１の裏面１１Ｒ上に絶縁層１６が残っていれば、半導体基体１１の内側面上の絶縁層１６を残すことができる。この場合は絶縁層１６上に成膜する後述の絶縁層１７を省略することが可能となる。
このように、絶縁層１６と絶縁層２２とを同じエッチング選択性を有する材料、望ましくは同一材料とすることで、連続した選択エッチバックを行うことができ、また上述の如く絶縁層１６の半導体基体１１の裏面１１Ｒ上の厚さを選定することにより、ビアホール１４内の絶縁層１６の被覆を保持することができる。
次に、図５Ｅに示すように、半導体基体１１の裏面１１Ｒ及びビアホール１４内に、再び絶縁層１７を形成する。
絶縁層１７は、例えば、プラズマＣＶＤ法を用いて、例えば、ＳｉＯ２，ＳｉＮ，ＳｉＣ，ＳｉＣＮ，ＳｉＯＣＨ，ＳｉＯＦ等によって形成する。また、スピンコート法、スプレーコート法等を用いてポリイミド樹脂等の樹脂膜を形成することもできる。
ビアホール１４の内側面は、絶縁層１６により凹部１５が埋め込まれてほぼ平坦化されている。このため、絶縁層１７も凹部１５の形状の形状を受けずにビアホール１４の内側面をほぼ平坦化した状態に形成することができる。
このとき、絶縁層１７は被覆率の差により、半導体基体１１の裏面１１Ｒに絶縁層１７が最も厚く形成され、ビアホール１４の底部近傍の孔壁に最も薄く形成される。このとき、絶縁層１７の厚さが小さいと、絶縁層１７上に形成する導電層と半導体基体との絶縁性を確保できないため、例えば、絶縁層１７をビアホール１４の底部において５００ｎｍ程度の厚さで形成することが望ましい。
次に、図６Ｆに示すように、ＣＦ４，Ｏ２等を用いて絶縁層１７をドライエッチングすることにより、絶縁層１７をエッチバックし、ビアホール１４の底部に形成された絶縁層１７を除去してパッド電極１３を露出する。
絶縁層１７のエッチングは、上述のビアホール１４内の被覆率の差を利用し、ビアホール１４の底部に形成された絶縁層１７をエッチングする。ビアホール１４の底部は、ビアホール１４の内側面や半導体基体１１の裏面１１Ｒに比べ、絶縁層１７が薄く形成される。このため、例えば異方性エッチングを行うことにより、半導体基体１１の裏面１１Ｒ及びビアホール１４の内側面に絶縁層１７を残存させた状態で、ビアホール１４の底部からパッド電極１３を露出することができる。
なお、図５Ｄを用いて説明した工程において、半導体基体１１の裏面１１Ｒ及びビアホール１４の内側面に残存する絶縁層１６の厚さが充分である場合には、図５Ｅ及び図６Ｆを用いて説明した、絶縁層１７の形成及びパッド電極１３の露出工程を省略することができる。
次に、半導体基体１１の裏面１１Ｒ側及びビアホール１４内の全面に、例えば、スパッタ法、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法等を用いて、バリアメタル（図示せず）を形成する。バリアメタルは、例えば、Ｃｒ，Ｔｉ，Ｔａを単体又はこれらを含む合金（ＴａＮ等）を単層又は積層することで形成する。また、バリアメタルは、Ｃｕ等の金属配線材料の絶縁層への拡散を防止できる厚さで形成する。
そして、図６Ｇに示すように、バリアメタル上にスパッタ法、ＣＶＤ法、ＡＬＤ法、めっき法を用いて、例えば、Ｃｕ等によりシードメタル１８を形成する。
次に、図７Ｈに示すように、図６Ｇで示した工程において形成したシードメタル１８上の全面に、例えば電解めっき等によりＣｕ等の導電層１９を形成する。なお、図６Ｈ以降の図面ではシードメタル１８を省略して記載する。
そして、図７Ｉに示すように、半導体基体１１の裏面１１Ｒ側にレジスト２５のパターニングを行う。そして、図８Ｊに示すように、レジスト２５をマスクにして導電層１９をエッチングし、余剰な導電体を除去する。これにより、半導体基体１１の裏面１１Ｒから、パッド電極１３を接続する導電層１９を形成する。
ビアホールの内側面は、絶縁層１７によりほぼ平坦化しているため、シードメタルの被覆性の低下や断線等が発生せず、また、半導体基体１１の配線層１２との界面に形成された凹部１５の影響を受けずにほぼ平坦にすることができる。
なお、ビアホールの内側面は、絶縁層１７上に形成する導電層１９が半導体基体１１の配線層１２との界面に形成された凹部の影響を受けず、配線材料の熱膨張等により応力の集中を受ける凸形状等が形成されない程度に絶縁層１６，１７で平坦化すればよい。
以上の工程により、半導体基体１１を貫通し、パッド電極１３に接続する導電層１９を形成して半導体装置に貫通電極２６を形成することができる。
そして、図８Ｋに示すように半導体チップの裏面全面に保護層２０を形成する。保護層２０は、例えば、ポリイミド樹脂等の樹脂からなるレジスト等で形成することができる。また、保護層２０は、感光性の樹脂を用いることが好ましい。感光性の樹脂を用いることにより、外部端子等を形成するためのパターニングを、フォトリソグラフィ法により容易に形成することができる。
そして、はんだ等による外部端子の形成や、半導体ウエハのダイシングによる個片化等を行い、また、接着層を介してガラス等による支持基体を接続することにより、図１に示した半導体装置１０を製造することができる。
なお、導電層１９は、上述のサブトラクティブ法による形成方法以外にも、例えば、セミアディティブ法によって形成することができる。
例えば、上述の図６Ｇで示した、バリアメタル及びシードメタル１８を形成した後、図９Ａに示すように、導電層１９を形成しない部分にレジスト２５を形成し、電解めっき等により、導電層１９を形成する。これにより、レジスト２５から露出した部分のみに選択的に電解めっきにより導電層１９を形成することができる。
次に、図９Ｂに示すように、レジスト２５を剥離する。そして、図９Ｃに示すように、露出されたシードメタル及びバリアメタルをエッチングして除去する。これにより、図８Ｊと同じ構造の導電層１９を形成することができる。
この方法によれば、導電層１９を形成する際に、エッチングにより除去する層がシードメタル及びバリアメタル１８のみとなる。このため、エッチングされる層厚が小さいためサイドエッチ等を低減でき、金属配線の微細化が可能である。
なお、上述の実施の形態では、ＣＣＤやＣＭＯＳイメージセンサ等の受光素子、発光素子に用いられる半導体装置に、本発明を適用した場合について説明した。しかし、半導体チップの貫通電極を有する半導体装置であれば、上述の半導体装置に限らず本発明を適用することができる。例えば、図１０に示すように、２つの半導体チップが向かい合って実装されたチップオンチップ構造の半導体装置４０に適用することができる。
なお、図１０に示す半導体装置４０において、図１に示した半導体装置１０と同じ構成には、同一の符号を付して説明を省略する
図１０に示す半導体装置４０は、一方の半導体チップ３２上に他方の半導体チップ４１が微小なバンプ５１同士によって実装された形状を有する。また、例えば、半導体装置４０は図示しないモールド樹脂等でパッケージングされることにより形成される。
また、半導体チップ３２は、図１に示した半導体装置１０と同様の貫通電極２６を有する構造である。
半導体チップ３２上に搭載された半導体チップ４１は、半導体チップ４１の一方の面に電極５２が形成される。そして、電極５２上に形成されたはんだ等からなるバンプ５１により、半導体チップ３２上に実装される。
半導体チップ３２において、配線層１２には、半導体基体１１上において、絶縁層と導電層が複数積層されてなる。また、半導体チップ３２は、配線層１２の表面に、パッド電極１３と、半導体チップ４１と接続するためのバンプ５１が形成される電極５０を有する。
そして、半導体チップ３２には、半導体基体１１の裏面に形成された導電層１９とパッド電極１３とが接続する貫通電極２６が形成される。なお、この貫通電極２６は、図２に示した貫通電極２６と同じ構造を有する。
また、貫通電極２６は、上述の図３〜９を用いて説明した方法と同様の方法で形成することができる。
上述の半導体装置４０によれば、図１で示した半導体装置１０と同様の効果を得ることができる。また、半導体装置４０の構造によれば、複数の半導体チップを積層した場合において半導体装置を小型化することが可能となる。
本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
本発明の一実施の形態による半導体装置の断面図である。 本発明の一実施の形態による半導体装置に適用される貫通電極の周辺拡大図である。 Ａ，Ｂは、本発明の一実施の形態による半導体装置の製造工程図である。 Ｃは、本発明の一実施の形態による半導体装置の製造工程図である。 Ｄ，Ｅは、本発明の一実施の形態による半導体装置の製造工程図である。 Ｆ，Ｇは、本発明の一実施の形態による半導体装置の製造工程図である。 Ｈ，Ｉは、本発明の一実施の形態による半導体装置の製造工程図である。 Ｊ，Ｋは、本発明の一実施の形態による半導体装置の製造工程図である。 Ａ〜Ｃは、本発明の一実施の形態による半導体装置の製造工程図である。 本発明の他の実施の形態による半導体装置の断面図である。 従来の半導体装置の断面図である。 従来の半導体装置に適用される貫通電極の断面図である。 Ａ，Ｂは、従来の半導体装置に適用される貫通電極の製造工程図である。 Ｃ，Ｄは、従来の半導体装置に適用される貫通電極の製造工程図である。 Ｅ，Ｆは、従来の半導体装置に適用される貫通電極の製造工程図である。 Ａ，Ｂは、従来の半導体装置に適用される貫通電極の製造工程図である。 Ｃ，Ｄは、従来の半導体装置に適用される貫通電極の製造工程図である。 従来の貫通電極における亀裂の状態を示す図である。
符号の説明
１０，４０，１００，２００ 半導体装置、１１，１１１，２１０ 半導体基体、１１Ｓ 主面、１１Ｒ 裏面、１２，１０３，１１０，２０９ 配線層、１３，２０２ パッド電極、１４，２１６，２１８ ビアホール、１４ａ，２１４，２１８ａ 開口、１５，２１５ 凹部、１６，１７ 絶縁層、１８ シードメタル１９，２０５ 導電層、２０，１０２，２１７ 保護層、２２，２０４，２１２ 絶縁層、２３，２１３ 配線、２４ マスク、２５ レジスト、２６，２０６ 貫通電極、２７，２０１ 支持基体、２８，１０４，１０７ 接着層、２９ マイクロレンズ、３０ カラーフィルタ、３１，１０６，２０７ 外部端子、３２，４１，１０９，２０３ 半導体チップ、５０，５２ 電極、５１ バンプ、１０１，１０５ ガラス基板、１０８ 再配線層、１１２，２０８，２１１ 樹脂層、１１３ 端部

Claims (4)

  1. 半導体基体上に絶縁層が形成され、
    前記半導体基体及び絶縁層を貫通するビアホールが形成され、
    前記ビアホールの内側面に、絶縁層を介して導電層が形成された貫通電極が構成され、
    前記ビアホールの内側面に形成される絶縁層の表面が、前記半導体基体と前記半導体基体上に形成される絶縁層との界面の凹部を埋め込んでほぼ平坦化する形状である
    ことを特徴とする半導体装置。
  2. 貫通電極内の、前記ビアホールの内側面に、複数の絶縁層が形成されてなることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基体の一方の面に絶縁層を形成する工程と、
    前記半導体基体の他方の面から、ビアホール用の開口をエッチングにより形成する工程と、
    前記開口の内側面に、絶縁層を形成する工程と、
    前記開口の内側面に形成した絶縁層の底部と、前記半導体基体の一方の面に形成された絶縁層とをエッチングして、ビアホールを形成する工程と、
    前記ビアホール内に導電層を形成する工程と、を有する
    ことを特徴とする半導体装置の製造方法。
  4. 前記ビアホールを形成した後、前記ビアホールの内側面に絶縁層を形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
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