JP2005268765A

JP2005268765A - 半導体装置の製造方法

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Publication number: JP2005268765A
Application number: JP2005038132A
Authority: JP
Inventors: Kojiro Kameyama; 工次郎亀山; Akira Suzuki; 彰鈴木; Yoshihisa Okayama; 芳央岡山
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-02-17
Filing date: 2005-02-15
Publication date: 2005-09-29
Anticipated expiration: 2025-02-15
Also published as: JP4493516B2

Abstract

【課題】生産性を極端に落とすことなく、開口の形状悪化を抑止するエッチング方法を提供する。
【解決手段】半導体基板１上に絶縁層２を介して形成されたパッド電極３を被覆するように前記半導体基板１の表面に支持体５を接着する工程と、前記半導体基板１の裏面から前記パッド電極３の表面に到達するようにビアホールを形成する工程とを有するものにおいて、前記半導体基板１に対して少なくともＳＦ_６とＯ_２を含むエッチングガスを用いて前記膜絶縁層２が露出しない位置まで第１の開口を形成する工程と、前記半導体基板１に対して少なくともＳＦ_６とＣＦ系ガスを含むエッチングガスを用いて前記絶縁層２が露出する位置まで第２の開口８を形成する工程とを具備する。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特に半導体基板に形成するビアホールの形状悪化を抑止するエッチング方法に関する。

近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。

従来より、ＣＳＰの一種として、ＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。

そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。

このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（ＳｍａｌｌＯｕｔｌｉｎｅＰａｃｋａｇｅ）やＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。この一例として、半導体チップの一主面上もしくは両主面上に、例えばガラスから成る支持体が接着されるものがある。尚、関連する技術文献として、以下の特許文献１が挙げられる。

次に、半導体チップに１枚の支持体が接着された場合のＢＧＡ型の半導体装置の製造方法について、図面を参照して説明する。

図７乃至図９は、イメージセンサチップに適用可能な従来例に係るＢＧＡ型の半導体装置の製造方法を示す断面図である。

最初に図７に示すように半導体基板３０上の表面に、シリコン酸化膜３１またはシリコン窒化膜を介してアルミニウム層もしくはアルミニウム合金層から成るパッド電極３２を形成する。そして、パッド電極３２を含む半導体基板３０上にエポキシ樹脂層から成る接着剤３３を介して、例えばガラスから成る支持体３４を接着する。

次に、図８に示すようにパッド電極３２に対応する半導体基板３０の裏面に開口部を有したレジスト層３５を形成し、これをマスクにしてドライエッチングを半導体基板３０に対して行い、更にシリコン酸化膜３１をエッチングして半導体基板３０の裏面からパッド電極３２に到達するビアホール３６を形成する。本工程では、Ｓｉウエハから成る半導体基板３０に対して、例えば、１３０μmの深さの開口を穿設するために比較的処理スピードの速いエッチング方法を採用している（例えば、エッチングレートが１０μｍ／分）。

そして、図９に示すようにビアホール３６内を含む半導体基板３０の裏面に、少なくともパッド電極３２の表面が露出された絶縁層（図示せず）を介してバリア層３７を形成する。さらに、バリア層３７上に、メッキ用のシード層３８を形成し、そのシード層３８上でメッキ処理を行って、例えば銅（Ｃｕ）から成る再配線層３９を形成する。さらに、再配線層３９上に保護層（図示せず）を形成し、保護層の所定位置に開口を設けて再配線層３９とコンタクトするボール状端子４０を形成する。

その後、図示しないが、半導体基板及びそれに積層された上記各層を切断して、個々の半導体チップに分離する。こうして、パッド電極３２とボール状端子４０とが電気的に接続されたＢＧＡ型の半導体装置が形成される。
特許公表２００２−５１２４３６号公報

しかし、上記ビアホール３６の形成工程において、開口の形状が悪化するといった問題があった。即ち、図８に示した工程において、実際には図１０に示すようなエッチング形状となっていた。即ち、半導体基板３０上にシリコン酸化膜３１またはシリコン窒化膜を介してパッド電極３２が形成されており、半導体基板３１の裏面からパッド電極３２へエッチングでビアホール３６を形成する際に、図１０に示すようにビアホールの底部では前記シリコン酸化膜３１またはシリコン窒化膜でエッチングが止まり、オーバーエッチングさせた際に横方向へのエッチング（ノッチ）が発生し、開口形状が悪化する。このノッチにより、前記パッド電極３２の上面からはみ出すようにシリコン酸化膜３１またはシリコン窒化膜が除去されることがあった。また、そのような形状のビアホール３６ａに対して絶縁層や再配線層を形成する場合の付き回りが悪くなり、導通不良を起こしたり、パッド電極との接続信頼性の低下等を引き起こすおそれがあった。

なお、上述したようなノッチができないエッチング方法もあるが、処理スピードが極端に遅いという欠点があり（例えば、エッチングレートが５μｍ／分以下、場合によっては２〜１μｍ／分）、生産性が悪く採用できなかった。

そこで、生産性を極端に落とすことなく、開口の形状悪化を抑止するエッチング方法を提供することを目的とする。

そこで本発明は、半導体基板上に絶縁層を介して形成されたパッド電極を被覆するように前記半導体基板の表面に支持体を接着する工程と、前記半導体基板の裏面から前記パッド電極の表面に到達するようにビアホールを形成する工程とを有するものにおいて、前記半導体基板に対して少なくともＳＦ_６とＯ_２を含むエッチングガスを用いて前記絶縁層が露出しない位置まで第１の開口を形成する工程と、前記半導体基板に対して少なくともＳＦ_６とＣＦ系ガスを含むエッチングガスを用いて前記絶縁層が露出する位置まで第２の開口を形成する工程とを具備することを特徴とする。

また、前記第１及び第２の開口から露出した前記絶縁層をエッチングして前記パッド電極を露出させるビアホールを形成する工程を具備することを特徴とする。

更に、前記ビアホールに埋め込まれ前記パッド電極に接続される柱状端子を形成する工程を具備することを特徴とする。

また、前記柱状端子に接続されるボール状端子を形成する工程を具備することを特徴とする。

更に前記柱状端子から前記半導体基板の裏面に延在し、前記柱状端子と前記ボール状端子を接続する再配線層を形成する工程を具備することを特徴とする。

また、前記半導体基板を複数の半導体チップに分割する工程を具備することを特徴とするものである。

また、更に前記半導体基板に対して前記絶縁層が露出しない位置まで第１の開口を形成する第１のエッチング工程と、前記半導体基板に対して前記絶縁層が露出する位置まで第２の開口を形成する第２のエッチング工程とを有し、前記第２のエッチング工程は前記第１のエッチング工程よりも前記半導体基板に印加される交流電圧の周波数が低いことを特徴とするものである。

更に、前記半導体基板に対して前記絶縁層が露出しない位置まで第１の開口を形成する第１のエッチング工程と、前記半導体基板に対して前記絶縁層が露出する位置まで第２の開口を形成する第２のエッチング工程とを有し、前記第１及び第２のエッチング工程において、前記半導体基板に交流電圧が印加され、前記第２のエッチング工程における交流電圧の印加時間は前記第１のエッチング工程における交流電圧の印加時間に比して短いことを特徴とする。

本発明によれば、ビアホールの形成時のＳｉウエハから成る半導体基板に開口を形成する際に、異なるエッチングガスに切り替えているため、極端に作業性を落とすことなく、開口形状が良好なビアホールを形成することができる。

次に、本発明による半導体装置の製造方法を、図１乃至図６を参照しながら説明する。

図１乃至図６は、イメージセンサチップに適用可能なＢＧＡ型の半導体装置の製造方法を示す断面図である。

最初に、図１に示すように、例えばＳｉウエハから成る半導体基板１上の表面に、例えばシリコン酸化膜またはシリコン窒化膜等から成る絶縁層２を介してアルミニウム層もしくはアルミニウム合金層から成るパッド電極３を形成する。尚、前記パッド電極３を含む半導体基板１上は、シリコン酸化膜やシリコン窒化膜等から成るパッシベーション膜（図示せず）で被覆されている。そして、パッド電極３を含む半導体基板１上にエポキシ樹脂層から成る接着剤４を介して、例えばガラス板から成る支持体５を接着する。尚、前記支持体５は、ガラスに限定されるものではなく、例えばテープ形状のものでも良い。

次に、パッド電極３に対応する半導体基板１の裏面に開口部を有したレジスト層６を形成し、これをマスクにしてドライエッチングを半導体基板１に対して行い、半導体基板１の裏面からパッド電極３に到達するビアホール９を形成する。

先ず第１に、図２に示すように開口の所定深さ位置まで第１のエッチング方法により高速なエッチングを行う。本工程では、少なくともＳＦ_６とＯ_２ガス等を含むエッチングガスを用いて、例えば全体で深さ１３０μｍの開口を形成する場合において、この第１のエッチングにより１２０μｍの深さの第１の開口７を形成する。この工程でのエッチングレートは、例えば１０μｍ／分程度である。尚、図２では第１の開口７が、いわゆる樽状に横に広がるように形成されているが、ストレート形状をしていても構わない。

続いて、図３に示すように、前記開口の残りの深さ位置まで第２のエッチング方法を行う。本工程では、少なくともＳＦ_６とＣＦ（フッ化炭素）系ガス（例えば、Ｃ_２Ｆ_４、Ｃ_４Ｆ_８、ＣＨＦ_３等）を含むエッチングガスを用いて第１の開口７下に残り１０μｍの深さで開口された第２の開口８を形成する。この工程でのエッチングレートは、例えば５μｍ／分程度、場合によっては２〜１μｍ／分である。尚、第１、第２のエッチングガスとも、例えばＡｒ等の希釈ガス等が含まれていても良い。

従って、本実施形態では、全体で１３０μｍの深さを有する開口をＳｉウエハに形成するために２つの工程を有し、エッチングレートの高いエッチング条件で第１のエッチングを行って第１の開口７を形成し、続いてエッチングレートの低いエッチング条件で第２のエッチングを行って第２の開口８を形成することで、極端に作業時間が長くなるといった問題が抑止される。尚、本実施形態では同一チャンバー内に供給するエッチングガスを切り替えることで、上記開口を形成しているが、本発明はこれに限定されることなく、例えば複数のチャンバーを備えた同一装置内で行われても良く、またエッチング工程毎に、別の装置に切り替えるものであっても構わない。

そして、図４に示すようにパッド電極３上の絶縁層２を例えばＣＨＦ_３やＣＦ_４等のエッチングガスを用いてエッチング除去してパッド電極３を露出させるビアホール９を形成する。尚、前記エッチングガスは、例えばＡｒ等の希釈ガス等が含まれていても良い。また、ウェットエッチング法を用いても良い。

また、前記絶縁層２をエッチング除去する工程は、前記半導体基板１上に形成されたレジスト層６をマスクにして前記パッド電極３上の絶縁層２を除去するものであってもよく、更には、前記レジスト層６をマスクとしないエッチング工程であっても良い。即ち、レジスト層６を除去した後に、半導体基板１をマスクとしてパッド電極３上の絶縁層２を除去する。

以下、図５に示すようにビアホール９内を含む半導体基板１の裏面に酸化膜等から成る絶縁層（図示せず）を形成し、パッド電極３上の絶縁層を除去した後に、全面にバリア層１０を形成する。このバリア層１０は、例えばチタンナイトライド（ＴｉＮ）層であることが好ましく、チタン（Ｔｉ）やタンタル（Ｔａ）等の高融点金属やその化合物であるチタンタングステン（ＴｉＷ）層、タンタルナイトライド（ＴａＮ）層等であればチタンナイトライド層以外の金属から成るものであってもよい。

さらに、図６に示すようにバリア層１０上にメッキ用のシード層１１（例えば、Ｃｕ層）を形成し、そのシード層１１上でメッキ処理を行って、例えば銅（Ｃｕ）から成る再配線層１２を形成する。なお、この再配線層１２はパターニングしても良いし、パターニングしないものでも良い。さらに、再配線層１２上に保護層（図示せず）を形成し、保護層の所定位置に開口を設けて再配線層１２とコンタクトするボール状端子１３を形成する。

尚、ここで、前記バリア層１０やシード層１１の形成法として、ＭＯＣＶＤ法で形成することができるが、この場合、コスト高になるという問題があった。そこで、それよりも低コストであるロングスロースパッタ法等の指向性スパッタ法を用いることで、通常のスパッタ法に比べて被覆性を向上させることができる。この指向性スパッタ法を用いることで、例えば傾斜角度が９０度未満であるとか、アスペクト比が３以上のビアホールに対しても被覆性良く、前記バリア層１０やシード層１１を形成することができる。

その後、図示しないが、半導体基板及びそれに積層された上記各層を切断して、個々の半導体チップに分離する。こうして、パッド電極３とボール状端子１３とが電気的に接続されたＢＧＡ型の半導体装置が形成される。

このように本発明では、従来のように開口底部での横方向へのエッチング（ノッチ）が発生しないため、ビアホール内への絶縁層、バリア層、シード層及び再配線層の付き回りが悪くなるといった問題の発生を抑止でき、導通不良を起こしたり、パッド電極との接続信頼性の低下等を引き起こすことがなくなる。

また、本実施形態では、エッチングガスを変更することで第１の開口７と第２の開口８を形成しているが、本発明はこれに限定されず、例えば第１の開口７を形成する第１のエッチング工程と、第２の開口８を形成する第２のエッチング工程を比較して、前記第２のエッチング工程は前記第１のエッチング工程よりも半導体基板１に印加される交流電圧の周波数が低い条件を用いるようにしても良い。

第１及び第２のエッチング工程において、ドライエッチング装置として、例えば誘導結合型エッチング装置（Inductively Coupled Plasma Etching Machine）が用いられる。半導体基板１は交流電源からの交流電圧が印加されたテーブル上に載置される。この交流電圧の周波数を第１のエッチング工程では、１３．５６ＭＨｚとし、第２のエッチング工程では４００ＫＨｚに低減することでエッチングレートが低減され、従来のようなノッチの発生を抑止できる。

また、上述のように交流電圧の周波数を変更する代わりに、前記第２のエッチング工程における交流電圧の印加時間を前記第１のエッチング工程における交流電圧の印加時間に比して短くしても、ノッチ発生を防止できる。具体的には、第１及び第２のエッチング工程では交流電源を間欠的にオンするように制御することにより、交流電圧が間欠的に半導体基板１に印加される。即ち、交流電源がオンしている期間は交流電圧が半導体基板１に印加されることにより、エッチング装置内にプラズマが発生する。交流電源がオフしている期間は交流電圧が半導体基板１に印加されず、プラズマの発生が停止する。交流電源のオンオフ制御は周期的に繰り返される。例えば、第１のエッチング工程における交流電圧の印加時間を１００％とすると、第２のエッチング工程における交流電圧の印加時間は１０％と短く設定する。これにより、第２のエッチング工程は第１のエッチング工程に比してエッチングレートが低減されるので、従来のようなノッチの発生を抑止できる。

この第２，第３の実施形態では第１，２のエッチング工程でエッチングガスを変更していないが、エッチングガスの変更と併せて、交流電圧の周波数を変更し、あるいは交流電圧の印加時間を調整するようにしても良い。

尚、本実施形態では、再配線層１２はメッキ処理により形成されるものとしたが、本発明はこれに制限されるものではなく、例えばメッキ用のシード層１１を形成しないで、メッキ処理以外の方法により再配線層１２が形成されるものであってもよい。例えば、アルミニウムやその合金から成る層をスパッタ形成するものでもよい。

また、本実施形態はボール状端子１３が形成された半導体装置に適用されるものとして説明しているが、本発明これに制限されるものではなく、例えば半導体基板を貫通するビアホールが形成されるものであれば、ボール状端子が形成されない半導体装置にも適用できるもので、例えばＬＧＡ（ＬａｎｄＧｒｉｄＡｒｒａｙ）型の半導体装置にも適用される。

本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。従来の半導体装置の製造方法を示す断面図である。従来の半導体装置の製造方法を示す断面図である。従来の半導体装置の製造方法を示す断面図である。従来の半導体装置の製造方法の問題点を説明するための図である。

Claims

半導体基板上に絶縁層を介して形成されたパッド電極を被覆するように前記半導体基板の表面に支持体を接着する工程と、前記半導体基板の裏面から前記パッド電極の表面に到達するようにビアホールを形成する工程とを有する半導体装置の製造方法において、
前記半導体基板に対して少なくともＳＦ_６とＯ_２を含むエッチングガスを用いて前記絶縁層が露出しない位置まで第１の開口を形成する工程と、前記半導体基板に対して少なくともＳＦ_６とＣＦ系ガスを含むエッチングガスを用いて前記絶縁層が露出する位置まで第２の開口を形成する工程とを具備することを特徴とする半導体装置の製造方法。
半導体基板上に絶縁層を介して形成されたパッド電極を被覆するように前記半導体基板の表面に支持体を接着する工程と、前記半導体基板の裏面から前記パッド電極の表面に到達するようにビアホールを形成する工程とを有する半導体装置の製造方法において、
前記半導体基板に対して前記絶縁層が露出しない位置まで第１の開口を形成する第１のエッチング工程と、前記半導体基板に対して前記絶縁層が露出する位置まで第２の開口を形成する第２のエッチング工程とを有し、前記第２のエッチング工程は前記第１のエッチング工程よりも前記半導体基板に印加される交流電圧の周波数が低いことを特徴とする半導体装置の製造方法。
半導体基板上に絶縁層を介して形成されたパッド電極を被覆するように前記半導体基板の表面に支持体を接着する工程と、前記半導体基板の裏面から前記パッド電極の表面に到達するようにビアホールを形成する工程とを有する半導体装置の製造方法において、
前記半導体基板に対して前記絶縁層が露出しない位置まで第１の開口を形成する第１のエッチング工程と、前記半導体基板に対して前記絶縁層が露出する位置まで第２の開口を形成する第２のエッチング工程とを有し、前記第１及び第２のエッチング工程において、前記半導体基板に交流電圧が印加され、前記第２のエッチング工程における交流電圧の印加時間は前記第１のエッチング工程における交流電圧の印加時間に比して短いことを特徴とする半導体装置の製造方法。
前記第１及び第２の開口から露出した前記絶縁層をエッチングして前記パッド電極を露出させるビアホールを形成する工程を具備することを特徴とする請求項１、２、３のいずれか１項に記載の半導体装置の製造方法。
前記絶縁層をエッチングして前記パッド電極を露出させるビアホールを形成する工程は、前記半導体基板をエッチングする際に用いたレジスト層をマスクにして前記絶縁層をエッチングすることを特徴とする請求項４に記載の半導体装置の製造方法。
前記絶縁層をエッチングして前記パッド電極を露出させるビアホールを形成する工程は、前記レジスト層をマスクとして用いないエッチング工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
前記ビアホールに埋め込まれ前記パッド電極に接続される柱状端子を形成する工程を具備することを特徴とする請求項４に記載の半導体装置の製造方法。
前記柱状端子に接続されるボール状端子を形成する工程を具備することを特徴とする請求項７に記載の半導体装置の製造方法。
前記柱状端子から前記半導体基板の裏面に延在し、前記柱状端子と前記ボール状端子を接続する再配線層を形成する工程を具備することを特徴とする請求項８に記載の半導体装置の製造方法。
前記半導体基板を複数の半導体チップに分割する工程を具備することを特徴とする請求項１、２、３のいずれか１項に記載の半導体装置の製造方法。