JP2007294580A - 配線基板および半導体装置 - Google Patents
配線基板および半導体装置 Download PDFInfo
- Publication number
- JP2007294580A JP2007294580A JP2006119209A JP2006119209A JP2007294580A JP 2007294580 A JP2007294580 A JP 2007294580A JP 2006119209 A JP2006119209 A JP 2006119209A JP 2006119209 A JP2006119209 A JP 2006119209A JP 2007294580 A JP2007294580 A JP 2007294580A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- insulating layer
- adhesion
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0235—Shape of the redistribution layers
- H01L2224/02351—Shape of the redistribution layers comprising interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05557—Shape in side view comprising protrusions or indentations
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】配線が高密度化しても導電層が絶縁層から剥離することのない配線基板および半導体装置を提供する。
【解決手段】絶縁層12の一面12aに形成された凹部13によって導電層14の下面側が絶縁層12の内側に食い込むので、導電層14の形成時に、導電層14と絶縁層12との間に配された密着層15や給電層16が、導電層14の配線幅W1よりも内側まで抉られてしまっても、導電層14が絶縁層12から剥離してしまうことが防止される。
【選択図】図1
【解決手段】絶縁層12の一面12aに形成された凹部13によって導電層14の下面側が絶縁層12の内側に食い込むので、導電層14の形成時に、導電層14と絶縁層12との間に配された密着層15や給電層16が、導電層14の配線幅W1よりも内側まで抉られてしまっても、導電層14が絶縁層12から剥離してしまうことが防止される。
【選択図】図1
Description
本発明は、導電層を有する配線基板および半導体装置に関する。
従来の半導体装置では、例えば半導体チップを樹脂により封止し、この封止された樹脂周辺の側面部に金属リード線を配置した周辺端子配置型が主流であった。しかしながら、こうしたパッケージ構造の半導体装置の場合、パッケージの面積が半導体チップの面積よりも大きくなってしまう。このため、近年では、いわゆるCSP(チップスケールパッケージ又はチップサイズパッケージ)と呼ばれるパッケージ構造が急速に普及しつつある。
このCSPは、パッケージの平坦な表面に電極を平面状に配置する、いわゆるボールグリッドアレイ(BGA)技術の採用により、同一電極端子数を持つ同一投影面積の半導体チップを、従来よりも小さい面積で電子回路基板に高密度実装するものである。したがって、このCSPは、パッケージの面積が半導体チップの面積にほぼ等しいため、電子機器の小型軽量化に大きく貢献することができる。
このCSPは、例えば、回路を形成したシリコンウエハを切断し、切断された個々の半導体チップに対して個別にパッケージングを施し、完成させたものである。一方、ウエハレベルCSPと呼ばれるパッケージ構造は、シリコンウエハ上に、絶縁層、再配線層(導電層)、封止層、はんだバンプ等を形成する。そして、最終工程においてウエハを所定のチップ寸法に切断することで、パッケージの面積を半導体チップの面積にほぼ等しくしたものである。
すなわち、このウエハレベルCSPでは、ウエハの全面にこれらの回路を形成し、最終工程においてウエハをダイシングすることから、切断したチップそのものの大きさが、パッケージの施された半導体チップとなり、実装基板に対して最小投影面積を有するパッケージ構造を得ることができる(特許文献1)。
このようなウエハレベルCSP構造を有する半導体装置では、半導体基板の一面に形成された絶縁層の上に、導電層(金属配線層)が所定のパターンで形成されている。また、この導電層と絶縁層との間には、導電層と絶縁層との密着性を高める密着層や、導電層を電気メッキによって形成する際の基礎となる給電層が形成されている。
特開2004−207324号公報
上述したような従来の半導体装置では、絶縁層の上に、例えば、スパッタリングによってクロムやチタン、あるいはこれらの合金からなる密着層を一面に形成する。次に、密着層の上に、銅などからなる給電層をスパッタリングによって一面に形成する。そして、この給電層の上にフォトリソグラフィック法などによってメッキ用マスクを形成し、メッキ法などで銅などからなる導電層(配線層)を所定の形状(回路パターン)に形成する。この導電層は下層に形成されている給電層や密着層などと比べて厚みが圧倒的に厚いので、こうした導電層をマスクとして給電層や密着層のエッチングを行い、給電層や密着層を導電層に倣った形状に成形することによって、半導体装置が形成される。
しかしながら、導電層をマスクとして給電層や密着層のエッチングを行う際に、導電層や給電層が共に銅など同一の材料から形成されていても、その形成方法の違いによって、導電層と給電層とではエッチングレートが異なってしまう。すなわち、メッキによって形成された導電層よりもスパッタリングで形成された給電層のほうがエッチングレートが大きくなるため、特に配線幅方向において、導電層よりも給電層や密着層のほうが大きく幅が減じられる。
給電層や密着層をエッチング残りが無いように十分にエッチングを行うと、結果的に導電層よりも給電層や密着層のほうが大きくエッチングされ、導電層の下層(給電層や密着層)が導電層の幅よりもおおきく括れたネック状部分が生じることになる。こうした給電層や密着層の過剰なエッチングによって、給電層や密着層を介して支えられている導電層の密着強度が低下し、導電層が絶縁層から剥離してしまうという懸念があった。特に、ウエハレベルCSPなど配線密度が高い半導体装置では、導電層の幅が相当に小さく、絶縁層に対する導電層の密着強度を十分に確保し、導電層の剥離を防止することが重要である。
本発明は上記事情に鑑みてなされたもので、配線が高密度化しても導電層が絶縁層から剥離することのない配線基板および半導体装置を提供することを目的とする。
本発明の請求項1に係る配線基板は、一面に絶縁層が配された基体と、前記絶縁層の一面に配された凹部または凸部と、前記凹部または凸部を覆う帯状の導電層とを備えたことを特徴とする。
本発明の請求項2に係る配線基板は、請求項1において、前記凹部または凸部は、前記導電層の長手方向に沿って延設されていることを特徴とする。
本発明の請求項3に係る配線基板は、請求項1において、前記凹部または凸部は前記絶縁層と一体をなすことを特徴とする。
本発明の請求項4に係る配線基板は、請求項1において、前記凹部または凸部は前記導電層と重なる位置にのみ配されたことを特徴とする。
本発明の請求項5に係る半導体装置は、半導体からなる基体と、前記基体の一面に配された電極と、前記基体の一面を覆い、前記電極を露呈させる開口を有する絶縁層と、前記絶縁層の一面に配された凹部または凸部と、前記凹部または凸部を覆う帯状の導電層とを備えたこと特徴とする。
本発明の請求項2に係る配線基板は、請求項1において、前記凹部または凸部は、前記導電層の長手方向に沿って延設されていることを特徴とする。
本発明の請求項3に係る配線基板は、請求項1において、前記凹部または凸部は前記絶縁層と一体をなすことを特徴とする。
本発明の請求項4に係る配線基板は、請求項1において、前記凹部または凸部は前記導電層と重なる位置にのみ配されたことを特徴とする。
本発明の請求項5に係る半導体装置は、半導体からなる基体と、前記基体の一面に配された電極と、前記基体の一面を覆い、前記電極を露呈させる開口を有する絶縁層と、前記絶縁層の一面に配された凹部または凸部と、前記凹部または凸部を覆う帯状の導電層とを備えたこと特徴とする。
本発明の配線基板によれば、絶縁層の一面に形成された凹部によって導電層の下面側が絶縁層の内側に食い込むので、導電層の形成時に、導電層と絶縁層との間に配された密着層や給電層が、導電層の配線幅よりも内側まで抉られてしまっても、導電層が絶縁層から剥離してしまうことが防止される。
また、絶縁層の一面に形成された凹部によって、絶縁層の水平面に導電層が形成される場合よりも、密着層や給電層を介して絶縁層と導電層とが接触する面積が増大するので、密着層や給電層が導電層の配線幅よりも内側まで抉られていても、導電層は絶縁層の一面に安定して保持され、剥離してしまうことがない。
以下の実施形態では、本発明に係る配線基板を詳細に説明するが、本発明はこうした実施形態に限定されるものではない。図1は、本発明の配線基板の一例を示す断面図である。本発明の配線基板10は、例えば半導体からなる基体11と、この基体11の一面11aに形成された絶縁層12と、この絶縁層12の一面12aに所定のパターンで形成された帯状の導電層14とから概略構成されている。
また、絶縁層12の一面12aには、導電層14で覆われる凹部13が形成されている。さらに、導電層14と絶縁層12との間には、密着層15および給電層16が配されている。
このような構成の配線基板10によれば、絶縁層12の一面12aに形成された凹部13によって導電層14の下面側が絶縁層12の内側に食い込むので、導電層14の形成時に、導電層14と絶縁層12との間に配された密着層15や給電層16が、導電層14の配線幅W1よりも内側まで抉られてしまっても、導電層14が絶縁層12から剥離してしまうことが防止される。
また、絶縁層12の一面12aに形成された凹部13によって、絶縁層12の水平面に導電層14が形成される場合よりも、密着層15や給電層16を介して絶縁層12と導電層14とが接触する面積が増大するので、密着層15や給電層16が導電層14の配線幅W1よりも内側まで抉られていても、導電層14は絶縁層12の一面12aに安定して保持され、剥離してしまうことがない。
図2は、図1に示した配線基板を矢印F方向から見下ろした時の部分平面図と、鎖線a−aおよび鎖線b−bでの断面図である。凹部13は、帯状の導電層14の長手方向Lに沿って連続的に延設された長溝状に形成されていれば良い。絶縁層12の一面12aにおいて、鎖線a−aおよび鎖線b−bで示すように、導電層14は密着層15や給電層16を介して、導電層14の長手方向Lに沿って連続的に延設された凹部13に食い込むように絶縁層12に支持される。
このような構成をとれば、導電層14は長手方向Lの全長に渡って凹部13に食い込むように絶縁層12に支持されので、凹部13を間欠的に形成した場合と比べて、より一層絶縁層12との密着性が高められ、導電層14の剥離をより確実に防止することができる。
凹部13は、帯状の導電層14の長手方向Lに沿って間欠的に形成されていても良い。図3に示すように、絶縁層12の一面12aにおいて、鎖線a−aで示すように凹部13が形成された部分は、導電層14が密着層15や給電層16を介して凹部13に食い込むように絶縁層12に支持される。
また鎖線b−bで示すように隣接する凹部13,13どうしの間は、導電層14は密着層15や給電層16を介して絶縁層12に対して水平面で支持される。このような構成をとれば、凹部13を導電層14の長手方向Lに沿って間欠的に形成すればよいので、絶縁層12の加工が容易となる。また、凹部13は間欠的形成されるので、絶縁層12の機械的強度を強く保つことができる。
配線基板10を構成する基体11は、半導体基板、例えばシリコンウェーハであればよい。絶縁層12は、電気絶縁性に優れた材料、例えば、ポリイミド、エポキシ樹脂、シリコーン樹脂、ポリベンゾオキシゾール樹脂などの樹脂絶縁材料が好ましく利用できる。こうした絶縁層12は、例えば厚みT1が5〜50μm程度であれば良い。
凹部13は、絶縁層12に対して、例えばパターンエッチング、レーザー照射による加工、微細な切削ドリルによる加工、プレス加工などの方法によって形成されれば良い。こうした凹部13の深さT2は、例えば3〜30μm程度に形成されれば良い。こうした凹部13の幅W2は、導電層14の配線幅W1と同じが、それよりも細く形成されれば良い。また、凹部13の深さT2は絶縁層12の厚みT1に対して90%以下に設定されるのが好ましい。
密着層15は、例えば、クロム、チタン、チタン−タングステン合金、チタン−ナイトライド合金などが好ましく利用できる。こうした密着層15は、例えば厚みが10〜400nm程度に形成されていれば良い。
給電層16は、電気導電性に優れた材料、例えば、銅、アルミニウム、ニッケル、金などが好ましく利用できる。こうした給電層16は、例えば厚みが10〜400nm程度に形成されていれば良い。
導電層14は、電気導電性に優れた材料、例えば、銅、アルミニウム、ニッケル、金などが好ましく利用できる。こうした導電層14は、フォトレジストなどをマスクとしてメッキによって所定の配線パターンに形成されれば良く、例えば厚みが3〜20μm程度に形成されていれば良い。
絶縁層に形成される凹部は、図1に示した形状に限定されない。例えば図4に示すように、絶縁層21の一面21a側に、2つの溝22a,22bをもつ凹部22を形成し、この上に密着層23や給電層24を介して導電層25を形成しても良い。凹部22を2つの溝22a,22bをもつ形状に形成することで、密着層23や給電層24を介して導電層25と絶縁層21との接触面積が大きく取れるので、導電層25の形成時に密着層23や給電層24が導電層25の配線幅よりも内側に抉れてしまっても、導電層25が給電層24から剥離することを確実に防止することができる。
絶縁層に凹部の代わりに凸部を形成しても良い。例えば図5に示すように、絶縁層31の一面31a側には、密着層33や給電層34を介して導電層35に食い込む凸部32が形成される。このような凸部32によって、密着層33や給電層34を介して導電層35と絶縁層31との接触面積が大きく取れるので、導電層35の形成時に密着層33や給電層34が導電層35の配線幅よりも内側に抉れてしまっても、導電層35が給電層34から剥離することを防止することができる。こうした凸部32は、例えば、絶縁層31を厚く積層させエッチングによって形成したり、スパッタリングによって形成すれば良い。
本発明の配線基板の製造方法の一例を説明する。まず、図6(a)に示すように、基材41の一面41aに絶縁層42、例えばポリイミドなどの樹脂絶縁層を形成する。次に、図6(b)に示すように、絶縁層42の一面42a側で、後工程において導電層が形成される所定位置に、凹部43を形成する。凹部43は、絶縁層42に対して、例えばパターンエッチング、レーザー照射による加工、微細な切削ドリルによる加工、プレス加工などの方法によって形成すれば良い。
続いて、図6(c)に示すように、凹部43を含む絶縁層42の一面42a側に、密着層44および給電層45を形成する。密着層44は、例えば、クロム、チタン、チタン−タングステン合金、チタン−ナイトライド合金などを、また、給電層45は、銅、アルミニウム、ニッケル、金などを、それぞれスパッタリングによって形成すれば良い。
次に、図7(a)に示すように、給電層45の上に導電層46の形成パターンを象ったメッキレジスト層47を形成し、このメッキレジスト層47をマスクとして導電層46をメッキによって形成する。導電層46は給電層45と同様の材料、例えば、銅、アルミニウム、ニッケル、金などから形成すればよい。
図7(b)に示すように、こうして所定の配線パターンに形成した導電層46をマスクとして、密着層44および給電層45を導電層46に倣った形状にエッチングを行う。こうしたエッチングによって、密着層44および給電層45をエッチング残りなくエッチングを行うと、スパッタリングによって形成された密着層44および給電層45は、メッキによって形成された導電層46よりもエッチングレートが大きく、エッチングが早く進行するので、導電層46の配線幅よりも内側まで抉られた形状となる。
しかし、絶縁層42に形成した凹部43によって、導電層46が密着層44や給電層45を介してこの凹部43に食い込むように絶縁層42に支持されるので、導電層46と絶縁層42との接触面積を大きく取ることができ、導電層46が絶縁層42から剥離することを確実に防止することができる。
図8は、本発明の半導体装置の一例を示す断面図である。本発明の半導体装置51は、例えば半導体からなる基体52と、この基体52に形成された電極53と、基体52の一面52aを覆う絶縁層54とを有する。絶縁層54の一部には、電極53を露呈させる開口55が形成されている。
また、絶縁層54の一面54aには、帯状の導電層56の長手方向Lに沿って連続的に凹部57が形成されている。絶縁層54の一面54a側には、帯状の導電層56が所定の形状に配される。導電層56の一端は、絶縁層54の開口55を介して電極53に電気的に接続されている。さらに、導電層56と絶縁層54との間には、密着層58および給電層59が配されている。そして、導電層56の一端には、半導体装置51の外部接続端子を成すバンプ61が形成され、また、導電層56は上部絶縁層62によって覆われている。
このような構成の半導体装置51によれば、導電層56の長手方向Lに沿って、絶縁層54に凹部57が形成されているので、導電層56は絶縁層54の内側に食い込む形となり、半導体装置51の小型化によって導電層56が高密度に形成されて配線幅が微細化しても、導電層56が絶縁層54から剥離して断線するなどという不具合を確実に防止することが可能になる。
10…配線基板、11…基体、12…絶縁層、13…凸部、14…導電層、15…密着層、16…給電層、32…凸部、51…半導体装置、53…電極、55…開口。
Claims (5)
- 一面に絶縁層が配された基体と、前記絶縁層の一面に配された凹部または凸部と、前記凹部または凸部を覆う帯状の導電層とを備えたことを特徴とする配線基板。
- 前記凹部または凸部は、前記導電層の長手方向に沿って延設されていることを特徴とする請求項1に記載の配線基板。
- 前記凹部または凸部は前記絶縁層と一体をなすことを特徴とする請求項1に記載の配線基板。
- 前記凹部または凸部は前記導電層と重なる位置にのみ配されたことを特徴とする請求項1に記載の配線基板。
- 半導体からなる基体と、前記基体の一面に配された電極と、前記基体の一面を覆い、前記電極を露呈させる開口を有する絶縁層と、前記絶縁層の一面に配された凹部または凸部と、前記凹部または凸部を覆う帯状の導電層とを備えたこと特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006119209A JP2007294580A (ja) | 2006-04-24 | 2006-04-24 | 配線基板および半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006119209A JP2007294580A (ja) | 2006-04-24 | 2006-04-24 | 配線基板および半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007294580A true JP2007294580A (ja) | 2007-11-08 |
Family
ID=38764918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006119209A Withdrawn JP2007294580A (ja) | 2006-04-24 | 2006-04-24 | 配線基板および半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007294580A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013026367A (ja) * | 2011-07-20 | 2013-02-04 | Teramikros Inc | 半導体装置及びその製造方法 |
US11430730B2 (en) | 2018-06-21 | 2022-08-30 | Dai Nippon Printing Co., Ltd. | Wiring substrate and semiconductor device |
-
2006
- 2006-04-24 JP JP2006119209A patent/JP2007294580A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013026367A (ja) * | 2011-07-20 | 2013-02-04 | Teramikros Inc | 半導体装置及びその製造方法 |
US11430730B2 (en) | 2018-06-21 | 2022-08-30 | Dai Nippon Printing Co., Ltd. | Wiring substrate and semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7485967B2 (en) | Semiconductor device with via hole for electric connection | |
KR101278526B1 (ko) | 반도체 장치 및 그의 제조 방법, 및 이를 갖는 플립 칩패키지 및 그의 제조 방법 | |
JP2006186321A (ja) | 回路基板の製造方法及び電子部品実装構造体の製造方法 | |
US20120267155A1 (en) | Circuit substrate | |
JP2010093284A (ja) | 半導体装置の製造方法 | |
JP4493516B2 (ja) | 半導体装置の製造方法 | |
TW200832641A (en) | Semiconductor device having projecting electrode formed by electrolytic plating, and manufacturing method thereof | |
WO2011111308A1 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2009010260A (ja) | 半導体装置 | |
US10199345B2 (en) | Method of fabricating substrate structure | |
JP2006210406A (ja) | 配線とそれを備えた半導体装置 | |
JP2006351767A (ja) | 半導体装置及びその製造方法 | |
JP2005026301A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2006303036A (ja) | 半導体装置 | |
JP2007294580A (ja) | 配線基板および半導体装置 | |
JP2006108284A (ja) | 半導体パッケージ | |
JP4611871B2 (ja) | 半導体装置及びその製造方法、並びに電子装置 | |
JP2007294558A (ja) | 半導体装置およびその製造方法 | |
JP2004014854A (ja) | 半導体装置 | |
JP2004153260A (ja) | 半導体装置及びその製造方法 | |
JP2004022898A (ja) | 半導体装置及びその製造方法 | |
JP4352263B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2005158777A (ja) | 半導体装置及びその製造方法 | |
JP2005260079A (ja) | 半導体装置及びその製造方法 | |
JP2007095894A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20090707 |