CN103875063A - 半导体装置及其制造方法、电子部件 - Google Patents

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Abstract

提供一种能够防止贯通电极中的空洞产生，并且与以往相比可靠性高的半导体装置及其制造方法、以及电子部件。在Si基板(29)上的栅极绝缘膜(30)上形成电极层(51)。在栅极绝缘膜(30)上形成层间绝缘膜(31)后，通过镶嵌法，形成包括与电极层(51)为相同图案的下侧布线(42)、和为相反图案的下侧绝缘膜(43)在内的下侧极板(40)。接着，形成贯通孔(59)，同时，在贯通孔(59)内使形成有与下侧绝缘膜(43)为相同图案的突出部(60)的第1层间绝缘膜(32)露出。然后，在按照突出部(60)的一部分作为蚀刻残渣而残留的方式对第1层间绝缘膜(32)进行蚀刻后，形成通孔绝缘膜(38)，并对贯通孔(59)底面的通孔绝缘膜(38)进行蚀刻。接着，通过在贯通孔(59)的通孔绝缘膜(38)的内侧使电极材料镀覆生长，来形成贯通电极(17)。

Description

半导体装置及其制造方法、电子部件
技术领域
本发明涉及一种具有贯通电极的半导体装置及其制造方法、以及具备该半导体装置的电子部件(封装(packing))。
背景技术
近年来，开发了对具有贯通电极的半导体装置进行多个层叠，来形成小型、大容量、高功能的电子部件的技术。
具有贯通电极的半导体装置在例如专利文献1以及2中公开。
专利文献1以及2的半导体装置包括：Si基板；设置在Si基板中的贯通电极；形成在Si基板的表面的电极极板(pad)；和形成在电极极板上的再配置布线层。
相关的半导体装置是通过例如下面的方法制造的。首先，在Si基板的表面隔着绝缘膜来形成电极极板，并形成再配置布线层。接下来，使用第1蚀刻气体(SF6)，从Si基板的背面到Si基板的途中进行干蚀刻(dryetching)。然后，通过使用第2蚀刻气体(C4F8)来对Si基板的剩余部分进行干蚀刻，从而形成到达电极极板的贯通孔。然后，在贯通孔的侧面形成绝缘膜，在绝缘膜的内侧形成贯通电极。通过以上的工序，获得具有贯通电极的半导体装置。
在先技术文献
专利文献
专利文献1：日本特开2011-86773号公报
专利文献2：日本特开2011-86850号公报
发明要解决的课题
本发明的目的在于，提供一种能够防止贯通电极中空洞(void)的产生，并且与以往相比可靠性高的半导体装置及其制造方法。
本发明的另一个目的在于，提供一种能够防止半导体装置的贯通电极中空洞的产生，并且与以往相比可靠性高的电子部件。
发明内容
解决课题的手段
本发明的半导体装置包括：半导体基板；栅极绝缘膜，其形成在所述半导体基板的表面；层间绝缘膜，其形成在所述栅极绝缘膜上；表面电极，其包括具有以规定图案选择性地埋入至所述层间绝缘膜的镶嵌结构的多个布线、和使用所述层间绝缘膜的一部分来配置在相邻的所述布线间的布线间绝缘膜；贯通电极，其在所述半导体基板的所述表面与背面之间贯通，并与所述表面电极电连接；和通孔绝缘膜，其设置在所述贯通电极与所述半导体基板之间(权利要求1)。
该半导体装置能够通过例如包括以下工序的本发明的半导体装置的制造方法(权利要求13)来制造：在半导体基板的表面形成栅极绝缘膜的工序；在所述栅极绝缘膜上，选择性地形成规定图案的电极层的工序；在所述栅极绝缘膜上，按照覆盖所述电极层的方式来形成层间绝缘膜的工序；利用镶嵌法将与所述电极层为相同的图案的电极材料选择性地埋入至所述层间绝缘膜，从而形成表面电极的工序，该表面电极包括与所述电极层为相同的图案的多个布线、和利用所述层间绝缘膜的一部分来形成在相邻的所述布线间且与所述电极层为相反的图案的布线间绝缘膜；通过从所述半导体基板的背面进行蚀刻来对所述半导体基板以及所述电极层进行除去，从而形成贯通孔，同时在该贯通孔内使形成有与所述布线间绝缘膜为相同的图案的突出部的所述层间绝缘膜露出的工序；按照所述突出部的一部分作为蚀刻残渣而残留的方式，对所述层间绝缘膜进行蚀刻，直到所述表面电极的所述布线经由所述贯通孔露出为止的工序；在所述贯通孔的底面以及侧面形成通孔绝缘膜的工序；对所述贯通孔的所述底面的所述通孔绝缘膜进行蚀刻，直到所述表面电极的所述布线露出为止的工序；和通过在所述贯通孔的所述通孔绝缘膜的内侧使电极材料镀覆生长，从而按照与所述表面电极电连接的方式来形成贯通电极的工序。
另外，该半导体装置也能够通过包括以下工序的本发明的半导体装置的制造方法(权利要求16)来制造：在半导体基板的表面，选择性地埋入规定图案的绝缘层的工序；在所述半导体基板的所述表面形成栅极绝缘膜的工序；在所述栅极绝缘膜上形成层间绝缘膜的工序；利用镶嵌法将与所述绝缘层为相反的图案的电极材料选择性地埋入至所述层间绝缘膜，从而形成表面电极的工序，该表面电极包括与所述绝缘层为相反的图案的多个布线、和利用所述层间绝缘膜的一部分来形成在相邻的所述布线间且与所述绝缘层为相同的图案的布线间绝缘膜；通过从所述半导体基板的背面进行蚀刻来对所述半导体基板进行除去，从而形成贯通孔，同时在该贯通孔内使与所述布线间绝缘膜为相同的图案的所述绝缘层露出的工序；按照所述层间绝缘膜中的所述绝缘层的正下方的部分作为蚀刻残渣而残留的方式，对所述层间绝缘膜进行蚀刻，直到所述表面电极的所述布线经由贯通孔露出为止的工序；在所述贯通孔的底面以及侧面形成通孔绝缘膜的工序；对所述贯通孔的所述底面的所述通孔绝缘膜进行蚀刻，直到所述表面电极的所述布线露出为止的工序；和通过在所述贯通孔的所述通孔绝缘膜的内侧使电极材料镀覆生长，从而按照与所述表面电极电连接的方式来形成贯通电极的工序。
根据本发明的方法，预先形成与表面电极的布线间绝缘膜为相反的图案的电极层，或者与表面电极的布线间绝缘膜为相同的图案的绝缘层。由此，在从背面起向着表面电极对半导体基板进行蚀刻来形成贯通孔时，在布线间绝缘膜上，能够将层间绝缘膜的突出部的一部分，或者层间绝缘膜中的绝缘层的正下方的部分作为蚀刻残渣而残留。
因此，在形成通孔绝缘膜时，在蚀刻残渣的正上方位置(布线间绝缘膜的正上方位置)，通孔绝缘膜以与布线间绝缘膜相同的图案而被提高加固该蚀刻残渣的高度的部分。也就是说，在通孔绝缘膜中，在存在蚀刻残渣的部分与不存在蚀刻残渣的部分之间产生高度差。
在通孔绝缘膜的蚀刻工序中，由于上述被提高加固的部分相对于未被提高加固的部分，成为与布线间绝缘膜为相同的图案的蚀刻余量(margin)，因此即使对通孔绝缘膜进行蚀刻直到表面电极的布线露出为止，也能够消除或减少基于该蚀刻的布线间绝缘膜的蚀刻量。
其结果，能够对表面电极的布线间的高度差的产生进行抑制。因此，在使电极材料镀覆生长时，由于在贯通孔的内面能够以良好的被膜性来形成晶种膜，因此能够防止空洞(空穴)的产生。
由此，在本发明的半导体装置中，能够对贯通电极中的空洞的产生进行防止，并能够实现与以往相比可靠性高的半导体装置。
另外，本发明的半导体装置也可以例如，在形成所述贯通孔的工序中，通过形成具有比所述表面电极的直径还小的直径的贯通孔，从而所述表面电极进一步包括：对置部，该对置部与所述贯通电极对置；伸出部，该伸出部在横向上从所述对置部伸出；和电极层，该电极层配置在所述栅极绝缘膜与所述层间绝缘膜之间，与所述伸出部的所述布线为相同的图案(权利要求2)，也可以进一步包括绝缘层，该绝缘层埋入至所述半导体基板的所述表面，并与所述伸出部的所述布线间绝缘膜为相同的图案(权利要求3)。
另外，形成所述电极层的工序最好是通过与在所述半导体基板的所述表面形成的半导体元件的栅极电极相同的工序来执行(权利要求14)，在所述半导体基板是硅基板的情况下，最好包括形成多晶硅层的工序(权利要求15)。
通过该方法，能够在不增加工序数的情况下，高效地形成电极层。
另外，形成所述绝缘层的工序最好包括：通过从所述表面对所述半导体基板进行蚀刻，从而形成所述规定图案的浅槽的工序；和通过向所述浅槽填充绝缘材料，从而按照使所述绝缘层相对于所述半导体基板的所述表面埋入至所述背面侧的方式来形成所述绝缘层的工序(权利要求17)。
根据该方法，例如在通过STI(Shallow Trench Isolation：浅槽隔离)工序在半导体基板中形成多个元件分离区域的情况下，由于能够通过与该STI工序相同的工序来形成绝缘层，因此能够高效地形成绝缘层。
另外，在本发明的半导体装置中，在所述表面电极中的与所述贯通电极之间的连接面上，所述布线与所述布线间绝缘膜最好被齐平地形成(权利要求4)。
根据该结构，能够进一步提高相对于贯通孔的底面的晶种膜的被膜性。
另外，在本发明的半导体装置中，在所述表面电极中，所述布线与所述布线间绝缘膜也可以交替排列为条纹状(权利要求5)。
另外，所述布线也可以包括Cu布线(权利要求6)。另外，所述表面电极也可以包括隔着多个所述层间绝缘膜而层叠的多层电极(权利要求7)。
另外，本发明的半导体装置也可以包括配置在所述贯通电极的正上方位置的外部连接用的表面凸块，使得在所述表面凸块与所述贯通电极之间放置所述表面电极(权利要求8)，也可以包括配置在所述贯通电极的所述背面侧的端部的、外部连接用的背面凸块(权利要求9)。
另外，所述贯通电极也可以形成为圆柱状(权利要求10)。
另外，所述半导体基板的所述表面也可以包括形成有多个半导体元件的元件形成面(权利要求11)。
另外，本发明的电子部件包括：中介层，其在背面具有多个外部端子；权利要求1～11中的任意一项所述的半导体装置，该半导体装置在所述中介层的表面，以所述表面朝向上方的姿势层叠；第2半导体装置，其具有多个背面凸块，按照该背面凸块与所述贯通电极电连接的方式而层叠在所述半导体装置的所述表面；和树脂封装，其对所述半导体装置以及所述第2半导体装置进行密封(权利要求12)。
发明效果
根据该结构，由于装载了本发明的半导体装置，因此能够实现与以往相比可靠性高的电子部件。
附图说明
图1是与本发明的一个实施方式有关的电子部件的示意性截面图。
图2是对图1的电子部件的系统结构进行示意性表示的框图。
图3是图1的Si中介层(interposer)以及运算芯片中的贯通电极的布局图。
图4是用于对图1的运算芯片的结构(第1实施方式)进行说明的示意性截面图，对设置了贯通电极的部分进行放大表示。
图5是表示图4的下侧绝缘膜的形状的例子的图，对通过图4的虚线V来围绕的部分进行放大表示。
图6是图4的表面极板(下侧极板)的布局图。
图7A是表示图4的运算芯片的制造工序的一部分的图。
图7B是表示图7A的接下来的工序的图。
图7C是表示图7B的接下来的工序的图。
图7D是表示图7C的接下来的工序的图。
图7E是表示图7D的接下来的工序的图。
图7F是表示图7E的接下来的工序的图。
图7G是表示图7F的接下来的工序的图。
图7H是表示图7G的接下来的工序的图。
图7I是表示图7H的接下来的工序的图。
图7J是表示图7I的接下来的工序的图。
图7K是表示图7J的接下来的工序的图。
图7L是表示图7K的接下来的工序的图。
图7M是表示图7L的接下来的工序的图。
图7N是表示图7M的接下来的工序的图。
图7O是表示图7N的接下来的工序的图。
图7P是表示图7O的接下来的工序的图。
图7Q是表示图7P的接下来的工序的图。
图8是用于对图1的运算芯片的结构(第2实施方式)进行说明的示意性截面图，对设置了贯通电极的部分进行放大表示。
图9A是表示图8的运算芯片的制造工序的一部分的图。
图9B是表示图9A的接下来的工序的图。
图9C是表示图9B的接下来的工序的图。
图9D是表示图9C的接下来的工序的图。
图9E是表示图9D的接下来的工序的图。
图9F是表示图9E的接下来的工序的图。
图9G是表示图9F的接下来的工序的图。
图9H是表示图9G的接下来的工序的图。
图9I是表示图9H的接下来的工序的图。
图9J是表示图9I的接下来的工序的图。
图9K是表示图9J的接下来的工序的图。
图9L是表示图9K的接下来的工序的图。
图9M是表示图9L的接下来的工序的图。
图9N是表示图9M的接下来的工序的图。
图9O是表示图9N的接下来的工序的图。
图9P是表示图9O的接下来的工序的图。
具体实施方式
下面，参照附图来对本发明的实施方式进行详细说明。
图1是与本发明的一个实施方式有关的电子部件1的示意性截面图。图2是对图1的电子部件1的系统结构进行示意性表示的框图。
电子部件1包括：树脂中介层2；从树脂中介层2的表面3起按顺序层叠的运算芯片4、Si中介层5以及存储器芯片6；和树脂封装7；并且在内部组装有电源系统布线8以及信号系统布线9。另外，运算芯片4、Si中介层5以及存储器芯片6是层叠在树脂中介层2的表面3的多个半导体装置的一个例子，并不仅限于此。
树脂中介层2由树脂制(例如，环氧树脂)基板构成，在其表面3层叠运算芯片4等，在其背面10形成多个外部端子11。树脂中介层2的尺寸是14mm角，例如也可以是10mm角～15mm角。厚度是0.7mm，例如也可以是0.6mm～0.7mm。
外部端子11是与安装基板(印刷布线板)上的焊盘(land)(电极)之间的电连接用的端子。外部端子11使用例如焊锡等金属材料来形成为球状，例如互相隔开间隔地被配置为矩阵状。各外部端子11经由贯通于树脂中介层2的表面3与背面10之间的导电性的通孔导体(未图示)，来与运算芯片4的背面凸块19(后述)电连接。
在本实施方式中，运算芯片4、Si中介层5以及存储器芯片6互为相同大小地形成，按照侧面相互一致的方式而被整齐地层叠。这些芯片的尺寸是10mm角，例如也可以是6mm角～10mm角。芯片的厚度比树脂中介层2小，是0.05mm，例如也可以是0.04mm～0.06mm。
这些多个半导体芯片4～6中，在位于最上层的作为第二半导体装置的存储器芯片6与树脂中介层2之间的、作为半导体装置的运算芯片4中，如图2所示，组装有逻辑(Logic)·控制电路12。逻辑·控制电路12与电子部件1的电源系统布线8以及信号系统布线9连接。另外，在运算芯片4中，在其表面13形成构成该逻辑·控制电路12的晶体管(例如，CMOS晶体管)、二极管、电阻、电容器等多个半导体元件。也就是说，在运算芯片4中，与存储器芯片6对置的表面13是元件形成面，以该元件形成面13朝向上方的姿势，运算芯片4被层叠于树脂中介层2。
另外，在运算芯片4以及作为半导体装置的Si中介层5中，形成分别贯通表面13、15与背面14、16之间的多个贯通电极17、18，在各贯通电极17、18的背面14、16侧的端部各设置1个背面凸块19、20。背面凸块19、20使用例如焊锡等金属材料来形成为球状。另外，运算芯片4的背面凸块19与表面13上的半导体元件电连接。
另一方面，在最上层的存储器芯片6中，组装有存储器单元阵列21(在本实施方式中为SRAM：Static Random Access Memory的单元阵列)以及控制电路22，这些电路21、22与电子部件1的电源系统布线8以及信号系统布线9连接。具体来讲，控制电路22通过电源系统布线8与存储器单元阵列21连接，存储器单元阵列21通过信号系统布线9与运算芯片4的逻辑·控制电路12连接。另外，在存储器芯片6中，在其背面23形成构成该存储器单元阵列21以及控制电路22的晶体管、二极管、电阻、电容器等多个半导体元件。也就是说，在存储器芯片6中，与运算芯片4对置的背面23是元件形成面，以该元件形成面23朝向下方的姿势，存储器芯片6被层叠于树脂中介层2。另外，在存储器芯片6中，在其背面23设置多个背面凸块24。背面凸块24使用例如焊锡等金属材料而形成为球状。该背面凸块24与背面23上的半导体元件电连接。
并且，存储器芯片6的背面凸块24通过Si中介层5的贯通电极18以及背面凸块20而被中继，与间距不同的运算芯片4的贯通电极17以及背面凸块19电连接。由此，被层叠配置的多个半导体芯片相互电连接，并与树脂中介层2的外部端子11电连接。
另外，虽然在本实施方式中，由于运算芯片4与存储器芯片6之间的端子间距互不相同，因此配置了在其间担任电中继的Si中介层5，但在该端子间距全部相同的情况下，也可以省略Si中介层5。
树脂封装7(例如，环氧树脂)为了使树脂中介层2的背面10露出，仅对树脂中介层2的表面3侧进行密封，为了使运算芯片4、Si中介层5以及存储器芯片6不露出，而覆盖这些芯片全体。此外，树脂封装7按照其侧面与树脂中介层2的侧面一致为齐平的方式来形成。
图3是图1的Si中介层5以及运算芯片4中的贯通电极17、18的布局图。
如图1所示，在本实施方式中，在被层叠配置的多个半导体芯片4～6中，在运算芯片4以及Si中介层5中分别设置贯通电极17、18。
在运算芯片4中，例如，排列为多列(在本实施方式中为2列)的贯通电极17沿着对运算芯片4的中央部25进行包围的周边部26而被设置为环状。另外，运算芯片4的贯通电极17也可以分别例如被不规则地随机配置，并作为整体被设置为沿着运算芯片4的周边部26的环状。
由此，运算芯片4能够利用贯通电极17，来向存储器芯片6发送电力以及电信号。也就是说，运算芯片4的贯通电极17形成电子部件1的电源系统布线8以及信号系统布线9，并通过该布线8、9来发送电力以及信号。
另一方面，在Si中介层5中，例如，单列的贯通电极18沿着对Si中介层5的中央部27进行包围的周边部28而被设置为环状(下面，存在将这些贯通电极18称为周边部28的贯通电极18的情况。)，并且在被该周边部28包围的中央部27，以多个贯通电极18作为1个组，来将多个组配置为矩阵状(下面，存在将这些贯通电极18称为中央部27的贯通电极18的情况。)。
在本实施方式中，周边部28的各贯通电极18按照分别与运算芯片4的各贯通电极17配置在同一直线上的方式，而被配置在运算芯片4的各贯通电极17的正上方。
在中央部27的贯通电极18的各个组中，以配置为矩阵状的多个贯通电极18为1个块，来设置多个块。具体来讲，在本实施方式中，8个组被配置为2行4列(2×4)的矩阵状，在各个组中，以4行64列(4×64)的贯通电极18为1块，设置2块，也就是说，每1个组合计设置512个贯通电极18。由于具有8个该组，因此在Si中介层5整体中，设置4096个(512个×8组)贯通电极18。
由此，Si中介层5能够利用例如中央部27的贯通电极18，在运算芯片4(例如，逻辑·控制电路12)与存储器芯片6(例如，存储器单元阵列21)之间对中央部27的贯通电极18的数目的比特数(在本实施方式中是4096比特)的电信号进行中继。也就是说，Si中介层5的中央部27的贯通电极18形成电子部件1的信号系统布线9，并通过该布线9，来对电信号进行双方向地发送接收。另外，贯通电极18的配置和数目只是本发明的一个例子，能够配合各个电子部件1的设计来适当地变更。例如，1块256个贯通电极18也可以被配置为8行32列(8×32)的矩阵状。
另外，Si中介层5利用例如周边部28的贯通电极18，来对从运算芯片4向存储器芯片6(例如，控制电路22)发送的电力以及电信号进行中继。也就是说，Si中介层5的周边部28的贯通电极18形成电子部件1的电源系统布线8以及信号系统布线9，并通过该布线8、9来发送电力以及电信号。
图4是用于对图1的运算芯片4的结构(第1实施方式)进行说明的示意性截面图，对设置了贯通电极17的部分进行放大表示。图5是对图4的下侧绝缘膜43的形状的例子进行表示的图，对通过图4的虚线V来围绕的部分进行放大表示。图6是图4的表面极板37(下侧极板40)的布局图。
运算芯片4包括：作为成为运算芯片4的主体的半导体基板的Si基板29、栅极绝缘膜30、层间绝缘膜31(第1～第5层间绝缘膜32～36)、作为表面电极的表面极板37、贯通电极17、通孔绝缘膜38、表面凸块39、背面凸块19。
Si基板29是例如厚度30μm～50μm的基板，在其表面13(元件形成面)，栅极绝缘膜30以及多个(在本实施方式中是5层)层间绝缘膜31按照此顺序层叠。栅极绝缘膜30是与形成在该表面13的晶体管(未图示)所具有的栅极绝缘膜为一体的膜，在与该晶体管之间被共有。
表面极板37形成为四角形状，在本实施方式中，具有埋入至多个层间绝缘膜的多层极板结构。
具体来讲，表面极板37形成为纵横长度L1×L2是25.7μm×25.7μm尺寸(设计规则为90nm的情况)的正方形，具有将表面极板37分别埋入至配置在第3层间绝缘膜34的上下的第2层间绝缘膜33以及第4层间绝缘膜35中的双层极板结构。该表面极板37包括：被埋入至第2层间绝缘膜33的下侧极板40；和被埋入至第4层间绝缘膜35的上侧极板41。另外，表面极板37也可以是长方形和圆形。
下侧极板40包括：具有以条纹图案而被选择性地埋入至第2层间绝缘膜33的镶嵌结构的、由铜(Cu)构成的下侧布线42；和使用第2层间绝缘膜33的一部分而被配置在相邻的下侧布线42间的条纹状的下侧绝缘膜43(布线间绝缘膜)。
由此，在下侧极板40中，下侧布线42与下侧绝缘膜43被交替排列为条纹状。下侧布线42的宽度W1是1μm左右，下侧绝缘膜43的宽度W2是0.3μm左右，下侧极板40的厚度T1是0.3μm左右。对于宽度W1以及宽度W2，只要是在通过镶嵌法来将下侧布线42埋入至第1层间绝缘膜32时，在下侧布线42中不产生凹陷(dishing)的范围就可以，并不特别限制。
另外，在下侧极板40中，下侧绝缘膜43的形状可以如图5(a)所示，在与贯通电极17之间的连接面上与下侧布线42一致为齐平，也可以如图5(b)所示，相对于下侧布线42向贯通电极17侧隆起。另外，也可以如图5(c)所示，相对于下侧布线42向贯通电极17的相反侧凹陷。
另外，如图6所示，下侧极板40在Si基板29上，条纹方向可以有规则地一致为相同方向(图6的纸面右侧的列)，也可以是纵条纹的下侧极板40以及横条纹的下侧极板40被交替配置等条纹方向为不规则的(图6的纸面左侧的列)。
上侧极板41也与下侧极板40同样地，包括：具有以条纹图案被选择性地埋入至第4层间绝缘膜35的镶嵌结构的、由铜(Cu)构成的上侧布线44；和使用第4层间绝缘膜35的一部分来配置在相邻的上侧布线44间的条纹状的上侧绝缘膜45(布线间绝缘膜)；但上侧绝缘膜45的间距P1(相邻的上侧绝缘膜45间的距离)与下侧绝缘膜43的间距P2不同。
在本实施方式中，上侧绝缘膜45的间距P1比下侧绝缘膜43的间距P2宽，上侧绝缘膜45在下侧布线42的正上方，以与下侧布线42相同的宽度W4(＝W1)，按照隔1列下侧布线42的方式进行配置。由此，上侧布线44的宽度W3比下侧布线42的宽度W1宽，例如为1.8μm左右。另外，上侧极板41的厚度T2是0.3μm左右(＝T1)。另外，对于宽度W3以及宽度W4，只要是在通过镶嵌法来将上侧布线44埋入至第4层间绝缘膜35时，在上侧布线44中不产生凹陷的范围就可以，并不特别限制。
另外，图5(a)～图5(c)所示的下侧绝缘膜43的形状可以适用于上侧绝缘膜45的形状，图6所示的下侧极板40的布局可以适用于上侧极板41的布局。
并且，在相互上下重合的下侧极板40的下侧布线42与上侧极板41的上侧布线44之间，经由贯通第3层间绝缘膜34的多个导电性(例如，钨(W))的通孔导体46来电连接。
另外，表面极板37的层结构并不仅限于双层结构，也可以是例如3层结构、4层结构、5层结构及其以上的层结构。另外，表面极板37的布线材料只要是能够形成镶嵌结构的材料就可以，也可以是除了Cu以外的金属材料。
贯通电极17由铜(Cu)构成，形成为从Si基板29的背面14起，垂直于该背面14地贯通Si基板29、栅极绝缘膜30以及第1层间绝缘膜32而达到表面极板37(下侧极板40)的圆柱状。由此，贯通电极17以及表面极板37在Si基板29的厚度方向上排列在同一直线上。另外，贯通电极17以及表面极板37不是必须排列在同一直线上，例如，表面极板37也可以通过从贯通电极17的Si基板29的表面13侧端部起引导再布线等，从而配置在俯视下从贯通电极17离开的位置。
贯通电极17具有比表面极板37的纵横长度L1、L2小的直径R1，如图4的虚线所示，在从Si基板29的表面13侧来看的俯视中，收容在相比表面极板37的外周更靠内侧处。在本实施方式中，例如，R1＝10μm左右。
由此，各表面极板40、41包括：俯视下与贯通电极17重合对置的、与贯通电极17为相同俯视形状的对置部47、48；和从对置部47、48起在横向(沿着Si基板29的表面13的方向)上伸出，并包围对置部47、48的伸出部49、50。
并且，在本实施方式中，在栅极绝缘膜30与层间绝缘膜31(第1层间绝缘膜32)之间，形成与下侧极板40的伸出部49的下侧布线42为相同条纹图案的电极层51，其中，下侧极板40是在多层表面极板37中与贯通电极17直接连接的。
在本实施方式中，电极层51是形成在与形成于该表面13的晶体管(未图示)所具有的栅极电极(未图示)相同层的层，由作为与Si基板29相同材料的多晶硅构成。另外，在作为基板，使用除了Si基板29以外的部件的情况下，电极层51的材料最好也变更为与该被采用的基板的材料相同的材料。
通孔绝缘膜38由氧化硅(SiO2)构成，被设置在贯通电极17与Si基板29之间以及Si基板29的背面14整个区域中。
在本实施方式中，通孔绝缘膜38包括：对贯通电极17的侧面(周面)进行覆盖的主体部52以及对Si基板29的背面14进行覆盖的背面部53。通孔绝缘膜38的主体部52以及通孔绝缘膜38的背面部53形成为互为一体。
另外，通孔绝缘膜38形成为主体部52比背面部53薄。例如，主体部52的厚度是0.5μm左右，背面部53的厚度是1μm左右。
表面凸块39在第5层间绝缘膜36上，按照在与贯通电极17之间放置表面极板37的方式，在贯通电极17的正上方位置各配置1个。各表面凸块39相对于相互上下重合的上侧极板41，经由贯通第4层间绝缘膜35的导电性(例如，钨(W))的通孔导体54而电连接。另外，各表面凸块39在运算芯片4上层叠了Si中介层5的状态下，与例如Si中介层5的背面凸块20(参见图1)连接。
背面凸块19如前所述，在各贯通电极17的背面14侧的端部各设置1个。
在本实施方式中，以上说明的运算芯片4的结构也可以被采用于形成有贯通电极18的半导体基板(Si基板)，即Si中介层5。
图7A～图7Q是按照工序顺序来对图4的运算芯片4的制造工序进行表示的图。
在制造图4的运算芯片4中，首先，利用公知的方法，通过对Si基板29的表面13进行离子注入(例如，n型离子、p型离子)，来形成构成半导体元件的杂质区域。
接下来，如图7A所示，通过热氧化法来形成栅极绝缘膜30。
接下来，如图7B所示，利用CVD法，通过在栅极绝缘膜30上堆积多晶硅，与半导体元件(MOSFET)的栅极电极同时地形成电极层51。通过利用与栅极电极相同的工序来形成电极层51，能够在不使工序数增加的情况下，高效地形成电极层51。
接下来，如图7C所示，在电极层51上形成光致抗蚀剂(photoresist)55(例如，聚酰亚胺等有机抗蚀剂)，其中，该光致抗蚀剂55在应形成下侧绝缘膜43的区域具有开口。
接下来，如图7D所示，经由光致抗蚀剂55，向电极层51供给蚀刻气体，并对电极层51进行干蚀刻。由此，电极层51形成为与下侧布线42相同的图案(与下侧绝缘膜43相反的图案)。然后，如图7E所示，光致抗蚀剂55被除去。
接下来，如图7F所示，通过镶嵌法、光刻法、CVD等公知的半导体装置的制造技术，在栅极绝缘膜30上，顺序形成第1层间绝缘膜32、第2层间绝缘膜33、下侧极板40、第3层间绝缘膜34、通孔导体46、第4层间绝缘膜35、上侧极板41、第5层间绝缘膜36、通孔导体54以及表面凸块39。此时，下侧极板40通过镶嵌法，形成为下侧布线42是与电极层51相同的图案，下侧绝缘膜43是与电极层51相反的图案。
接下来，如图7G所示，在Si基板29的表面13侧，通过粘合剂56来粘合玻璃基板57(支撑体)。
接下来，如图7H所示，使用例如研磨机等，来从背面14侧对Si基板29进行研磨(背面研磨)，使Si基板29薄化。在本实施方式中，将700μm以上的Si基板29研磨到30μm～50μm为止。
接下来，如图7I所示，在Si基板29的背面14形成光致抗蚀剂58(例如，聚酰亚胺等有机抗蚀剂)，其中，该光致抗蚀剂58在应形成贯通电极17的区域具有开口。
接下来，如图7J所示，经由光致抗蚀剂58来向Si基板29供给蚀刻气体，从背面14侧对Si基板29进行干蚀刻。该蚀刻一直持续到Si基板29、栅极绝缘膜30以及电极层51的一部分(被配置在光致抗蚀剂58的开口正下方的部分)被除去。由此，在Si基板29中形成贯通孔59。同时，在各贯通孔59内，作为蚀刻残渣，第1层间绝缘膜32中的下侧绝缘膜43的正上方部分，作为以与下侧绝缘膜43相同的图案来向贯通孔59的开口端突出的突出部60而残留。
接下来，如图7K所示，以残留了形成贯通孔59时的光致抗蚀剂58的状态，对形成贯通孔59底面的第1层间绝缘膜32进行蚀刻。该蚀刻一直持续到下侧布线42露出为止。此时，由于第1层间绝缘膜32的突出部60相对于其以外的部分，是与下侧绝缘膜43为相同图案的蚀刻余量，因此在下侧布线42露出了的时刻，突出部60的一部分作为蚀刻残渣而残留在下侧绝缘膜43上。
接下来，如图7L所示，在除去光致抗蚀剂58后，通过CVD法，在贯通孔59的内面以及Si基板29的背面14形成通孔绝缘膜38，以使得在贯通孔59内露出的表面极板37(下侧极板40)以及突出部60被覆盖。此时，在蚀刻残渣的突出部60的正上方位置(下侧绝缘膜43的正上方位置)，通孔绝缘膜38以与下侧绝缘膜43相同的图案，被提高加固该突出部60的高度的部分。也就是说，在通孔绝缘膜38中，在存在突出部60的部分与不存在突出部60的部分之间产生高度差。
接下来，如图7M所示，通过蚀刻，对通孔绝缘膜38中面临贯通孔59的开口端的部分，具体来讲是表面极板37上的部分(底面部分)进行选择性除去。由此，在贯通孔59内，与下侧布线42以及下侧绝缘膜43几乎一致为齐平的下侧极板40再次露出。
接下来，如图7N所示，在对通孔绝缘膜38的表面溅射了晶种膜(例如，Ti/Cu的层叠膜)后，通过电解镀覆，从该晶种膜使Cu镀覆生长。由此，向贯通孔59中的通孔绝缘膜38的内侧填充Cu(电极材料)，并形成与表面极板37电连接的贯通电极17。
接下来，如图7O所示，通过CMP(Chemical Mechanical Polishing)法来对贯通电极17的多余部分(贯通孔59以外的部分)进行研磨除去，直到研磨面与通孔绝缘膜38的背面部53一致为齐平为止。
然后，如图7P所示，在各贯通电极17分别形成1个背面凸块19，如图7Q所示，通过将Si基板29从玻璃基板57取下，从而得到图4的运算芯片4。
以上，根据本实施方式的方法，通过图7A～图7E的工序，预先形成与下侧极板40的下侧绝缘膜43为相反图案的电极层51，该下侧极板40是在多层表面极板37中与贯通电极17直接连接(在贯通孔59内露出)的。
由此，在图7J的工序中，在从背面14向表面极板37对Si基板29进行蚀刻来形成贯通孔59时，作为蚀刻残渣，能够将第1层间绝缘膜32中的下侧绝缘膜43的正上方部分，作为以与下侧绝缘膜43相同的图案向贯通孔59的开口端突出的突出部60而残留。
因此，在图7L的工序中，在形成通孔绝缘膜38时，在蚀刻残渣的突出部60的正上方位置(下侧绝缘膜43的正上方位置)，通孔绝缘膜38以与下侧绝缘膜43相同的图案，被提高加固该突出部60的高度的部分。也就是说，在通孔绝缘膜38中，在存在突出部60的部分与不存在突出部60的部分之间产生高度差。
然后，在图7M的通孔绝缘膜38的蚀刻工序中，由于通孔绝缘膜38的被提高加固的部分相对于未被提高加固的部分成为与下侧绝缘膜43相同图案的蚀刻余量，因此即使对通孔绝缘膜38进行蚀刻直到露出下侧布线42为止，也能够消除或减少基于该蚀刻的下侧绝缘膜43的蚀刻量。
其结果，能够对下侧极板40的下侧布线42间的高度差的产生进行抑制。因此，在图7N的工序中使Cu镀覆生长时，由于在贯通孔59的内面能够以良好的被膜性来形成晶种膜，因此能够防止空洞(空穴)的产生。
反过来讲，若在通孔绝缘膜38的蚀刻时，下侧绝缘膜43与通孔绝缘膜38一起被蚀刻除去，在下侧布线42间产生高度差，则存在用于在该高度差部分镀覆生长的晶种膜不能良好地形成的担心。其结果，存在在镀覆生长后的贯通电极17中，在下侧布线42间的高度差部分附近产生空洞的情况。
对此，在图4的运算芯片4中，由于能够对贯通电极17中的空洞的产生进行防止，因此能够实现与以往相比可靠性高的半导体芯片。
并且，根据图1的电子部件1，由于装载了上述能够防止空洞(空穴)产生的运算芯片4以及Si中介层5，因此能够实现与以往相比可靠性高的电子部件。
图8是用于对图1的运算芯片4的结构(第2实施方式)进行说明的示意性截面图，对设置了贯通电极17的部分进行放大表示。另外，在图8中，对所述图4中所示的各部所对应的部分，赋予与其各部相同的参照符号。另外，以下，省略对于赋予了相同参照符号的部分的详细说明。
在图8的运算芯片4中，不形成电极层51，取而代之地，形成以与下侧极板40的伸出部49的下侧绝缘膜43相同的条纹图案相对于Si基板29的表面13选择性地埋入至背面14侧的绝缘层61。
图9A～图9P是按照工序顺序来对图8的运算芯片的制造工序的一部分进行表示的图。
在制造图8的运算芯片4中，首先，如图9A所示，在具有700μm以上厚度的Si基板29的表面13，形成具有与下侧绝缘膜43为相同的图案(与下侧布线42为相反的图案)的开口的光致抗蚀剂62。
接下来，如图9B所示，经由光致抗蚀剂62，向Si基板29供给蚀刻气体，并从表面13侧起对Si基板29进行干蚀刻。由此，形成该图案的浅槽(shallow trench)63。
接下来，如图9C所示，通过CVD法向该浅槽63填充SiO2(绝缘材料)。
接下来，如图9D所示，通过利用CMP来除去浅槽63外的SiO2，从而形成被埋入至Si基板29的绝缘层61。由于形成该图9A～图9D中所示的绝缘层61的工序能够通过与利用例如STI(Shallow Trench Isolation：浅槽隔离)工序来在Si基板29中形成多个元件分离区域的工序相同的工序来进行，因此能够高效地形成绝缘层61。然后，通过热氧化来形成栅极绝缘膜30。
接下来，如图9E所示，通过镶嵌法、光刻法、CVD等公知的半导体装置的制造技术，在栅极绝缘膜30上按顺序形成第1层间绝缘膜32、第2层间绝缘膜33、下侧极板40、第3层间绝缘膜34、通孔导体46、第4层间绝缘膜35、上侧极板41、第5层间绝缘膜36、通孔导体54以及表面凸块39。此时，通过镶嵌法，下侧极板40形成为下侧布线42是与绝缘层61为相反的图案，下侧绝缘膜43是与绝缘层61为相同的图案。
接下来，如图9F所示，在Si基板29的表面13侧，通过粘合剂56来粘合玻璃基板57(支撑体)。
接下来，如图9G所示，使用例如研磨机等，来从背面14侧对Si基板29进行研磨(背面研磨)，使Si基板29薄化。在本实施方式中，将700μm以上的Si基板29研磨到30μm～50μm为止。
接下来，如图9H所示，在Si基板29的背面14形成光致抗蚀剂58(例如，聚酰亚胺等有机抗蚀剂)，其中，该光致抗蚀剂58在应形成贯通电极17的区域具有开口。
接下来，如图9I所示，经由光致抗蚀剂58来向Si基板29供给蚀刻气体，从背面14侧对Si基板29进行干蚀刻。该蚀刻一直持续到Si基板29被除去，并且绝缘层61以及栅极绝缘膜30露出为止。由此，在Si基板29中形成贯通孔59。同时，在各贯通孔59内，绝缘层61作为以与下侧绝缘膜43相同的图案朝向贯通孔59的开口端突出的突出部而残留。
接下来，如图9J所示，以残留了形成贯通孔59时的光致抗蚀剂58的状态，对形成贯通孔59的底面的绝缘层61、栅极绝缘膜30以及第1层间绝缘膜32进行蚀刻。该蚀刻一直持续到下侧布线42露出为止。此时，由于形成绝缘层61的部分相对于其以外的部分，是与下侧绝缘膜43相同图案的蚀刻余量，因此在下侧布线42露出的时刻，第1层间绝缘膜32中的绝缘层61的正下方部分作为突出部64(蚀刻残渣)而残留在下侧绝缘膜43上。
接下来，图9K所示，在除去了光致抗蚀剂58后，通过CVD法，在贯通孔59的内面以及Si基板29的背面14形成通孔绝缘膜38，以使得在贯通孔59内露出的表面极板37(下侧极板40)以及突出部64(第1层间绝缘膜32)被覆盖。此时，在突出部64的正上方位置(下侧绝缘膜43的正上方位置)，通孔绝缘膜38以与下侧绝缘膜43相同的图案，被提高加固该突出部60的高度的部分。也就是说，在通孔绝缘膜38中，在存在突出部64的部分与不存在突出部64的部分之间产生高度差。
接下来，如图9L所示，通过蚀刻，对通孔绝缘膜38中的面临贯通孔59的开口端的部分，具体来讲是表面极板37上的部分(底面部分)进行选择性除去。由此，在贯通孔59内，与下侧布线42以及下侧绝缘膜43几乎一致为齐平的下侧极板40再次露出。
接下来，如图9M所示，在对通孔绝缘膜38的表面溅射了晶种膜(例如，Ti/Cu的层叠膜)后，通过电解镀覆，从该晶种膜使Cu镀覆生长。由此，向贯通孔59中的通孔绝缘膜38的内侧填充Cu(电极材料)，并形成与表面极板37电连接的贯通电极17。
接下来，如图9N所示，通过CMP(Chemical Mechanical Polishing)法来对贯通电极17的多余部分(贯通孔59以外的部分)进行研磨除去，直到研磨面与通孔绝缘膜38的背面部53一致为齐平为止。
然后，如图9O所示，在各贯通电极17分别形成1个背面凸块19，如图9P所示，通过将Si基板29从玻璃基板57取下，从而得到图8的运算芯片4。
以上，根据本实施方式的方法，通过图9A～图9D的工序，预先形成与下侧极板40的下侧绝缘膜43为相同图案的绝缘层61，该下侧极板40是在多层表面极板37中与贯通电极17直接连接(在贯通孔59内露出)的。
由此，在图9I的工序中，在从背面14向表面极板37对Si基板29进行蚀刻米形成贯通孔59时，作为蚀刻残渣，能够将绝缘层61作为以与下侧绝缘膜43相同的图案来朝向贯通孔59的开口端突出的蚀刻残渣而残留。
因此，在图9K的工序中，在形成通孔绝缘膜38时，在蚀刻残渣的突出部64的正上方位置(下侧绝缘膜43的正上方位置)，通孔绝缘膜38以与下侧绝缘膜43相同的图案，被提高加固该突出部64的高度的部分。也就是说，在通孔绝缘膜38中，在存在突出部64的部分与不存在突出部64的部分之间产生高度差。
然后，在图9L的通孔绝缘膜38的蚀刻工序中，由于通孔绝缘膜38的被提高加固的部分相对于未被提高加固的部分成为与下侧绝缘膜43相同图案的蚀刻余量，因此即使对通孔绝缘膜38进行蚀刻直到露出下侧布线42为止，也能够消除或减少基于该蚀刻的下侧绝缘膜43的蚀刻量。
其结果，能够对下侧极板40的下侧布线42间的高度差的产生进行抑制。因此，在图9M的工序中使Cu镀覆生长时，由于在贯通孔59的内面能够以良好的被膜性来形成晶种膜，因此能够防止空洞(空穴)的产生。
由此，在图8的运算芯片4中，能够防止贯通电极17中的空洞产生，并能够实现与以往相比可靠性高的半导体芯片。
以上，对本发明的实施方式进行了说明，但本发明也可以以其他的实施方式来实施。
例如，贯通电极17也可以是椭圆柱状、四棱柱状、六棱柱状、八棱柱状。
另外，在图7A～图7E的工序中，形成电极层51的工序是通过与形成半导体元件(MOSFET)的栅极电极的工序相同的工序来进行的，但也可以独立进行。
另外，在图9A～图9D的工序中，形成绝缘层61的工序是通过与在Si基板29中形成元件分离区域的STI工序相同的工序来进行的，但也可以独立进行。
另外，能够在权利要求中所述的事项范围内，实施各种设计变更。
符号说明：
1   电子部件
2   树脂中介层
3   (树脂中介层的)表面
4   运算芯片
5   Si中介层
6   存储器芯片
7   树脂封装
8   电源系统布线
9   信号系统布线
10  (树脂中介层的)背面
11  外部端子
12  逻辑·控制电路
13  (运算芯片的)表面
14  (运算芯片的)背面
15  (Si中介层的)表面
16  (Si中介层的)背面
17  (运算芯片的)贯通电极
18  (Si中介层的)贯通电极
19  (运算芯片的)背面凸块
20  (Si中介层的)背面凸块
21  存储器单元阵列
22  控制电路
23  (存储器芯片的)背面
24  (存储器芯片的)背面凸块
25  (运算芯片的)中央部
26  (运算芯片的)周边部
27  (Si中介层的)中央部
28  (Si中介层的)周边部
29  Si基板
30  栅极绝缘膜
31  层间绝缘膜
32  第1层间绝缘膜
33  第2层间绝缘膜
34  第3层间绝缘膜
35  第4层间绝缘膜
36  第5层间绝缘膜
37  表面极板
38  通孔绝缘膜
39  表面凸块
40  下侧极板
41  上侧极板
42  下侧布线
43  下侧绝缘膜
44  上侧布线
45  上侧绝缘膜
46  通孔导体
47  (下侧极板的)对置部
48  (上侧极板的)对置部
49  (下侧极板的)伸出部
50  (上侧极板的)伸出部
51  电极层
52  (通孔绝缘膜的)主体部
53  (通孔绝缘膜的)背面部
54  通孔导体
55  光致抗蚀剂
56  粘合剂
57  玻璃基板
58  光致抗蚀剂
59  贯通孔
60  突出部
61  绝缘层
62  光致抗蚀剂
63  浅槽
64  突出部

Claims (17)

1.一种半导体装置，包括：
半导体基板；
栅极绝缘膜，其形成在所述半导体基板的表面；
层间绝缘膜，其形成在所述栅极绝缘膜上；
表面电极，其包括具有以规定图案选择性地埋入至所述层间绝缘膜的镶嵌结构的多个布线、和使用所述层间绝缘膜的一部分来配置在相邻的所述布线间的布线间绝缘膜；
贯通电极，其在所述半导体基板的所述表面与背面之间贯通，并与所述表面电极电连接；和
通孔绝缘膜，其设置在所述贯通电极与所述半导体基板之间。
2.根据权利要求1所述的半导体装置，其特征在于，
所述表面电极还包括：
对置部，该对置部与所述贯通电极对置；
伸出部，该伸出部在横向上从所述对置部伸出；和
电极层，该电极层配置在所述栅极绝缘膜与所述层间绝缘膜之间，与所述伸出部的所述布线为相同的图案。
3.根据权利要求1所述的半导体装置，其特征在于，
所述表面电极还包括：
对置部，该对置部与所述贯通电极对置；
伸出部，该伸出部在横向上从所述对置部伸出；和
绝缘层，该绝缘层埋入至所述半导体基板的所述表面，并与所述伸出部的所述布线间绝缘膜为相同的图案。
4.根据权利要求1～3中的任意一项所述的半导体装置，其特征在于，
在所述表面电极中的与所述贯通电极之间的连接面上，所述布线与所述布线间绝缘膜被齐平地形成。
5.根据权利要求1～4中的任意一项所述的半导体装置，其特征在于，
在所述表面电极中，所述布线与所述布线间绝缘膜交替排列为条纹状。
6.根据权利要求1～5中的任意一项所述的半导体装置，其特征在于，
所述布线包括Cu布线。
7.根据权利要求1～6中的任意一项所述的半导体装置，其特征在于，
所述表面电极包括隔着多个所述层间绝缘膜而层叠的多层电极。
8.根据权利要求1～7中的任意一项所述的半导体装置，其特征在于，
所述半导体装置包括配置在所述贯通电极的正上方位置的外部连接用的表面凸块，使得在所述表面凸块与所述贯通电极之间放置所述表面电极。
9.根据权利要求1～8中的任意一项所述的半导体装置，其特征在于，
所述半导体装置包括配置在所述贯通电极的所述背面侧的端部的、外部连接用的背面凸块。
10.根据权利要求1～9中的任意一项所述的半导体装置，其特征在于，
所述贯通电极形成为圆柱状。
11.根据权利要求1～10中的任意一项所述的半导体装置，其特征在于，
所述半导体基板的所述表面包括形成有多个半导体元件的元件形成面。
12.一种电子部件，包括：
中介层，其在背面具有多个外部端子；
权利要求1～11中的任意一项所述的半导体装置，该半导体装置在所述中介层的表面，以所述表面朝向上方的姿势层叠；
第2半导体装置，其具有多个背面凸块，按照该背面凸块与所述贯通电极电连接的方式而层叠在所述半导体装置的所述表面；和
树脂封装，其对所述半导体装置以及所述第2半导体装置进行密封。
13.一种半导体装置的制造方法，包括：
在半导体基板的表面形成栅极绝缘膜的工序；
在所述栅极绝缘膜上，选择性地形成规定图案的电极层的工序；
在所述栅极绝缘膜上，按照覆盖所述电极层的方式来形成层间绝缘膜的工序；
利用镶嵌法将与所述电极层为相同的图案的电极材料选择性地埋入至所述层间绝缘膜，从而形成表面电极的工序，该表面电极包括与所述电极层为相同的图案的多个布线、和利用所述层间绝缘膜的一部分来形成在相邻的所述布线间且与所述电极层为相反的图案的布线间绝缘膜；
通过从所述半导体基板的背面进行蚀刻来对所述半导体基板以及所述电极层进行除去，从而形成贯通孔，同时在该贯通孔内使形成有与所述布线间绝缘膜为相同的图案的突出部的所述层间绝缘膜露出的工序；
按照所述突出部的一部分作为蚀刻残渣而残留的方式，对所述层间绝缘膜进行蚀刻，直到所述表面电极的所述布线经由所述贯通孔露出为止的工序；
在所述贯通孔的底面以及侧面形成通孔绝缘膜的工序；
对所述贯通孔的所述底面的所述通孔绝缘膜进行蚀刻，直到所述表面电极的所述布线露出为止的工序；和
通过在所述贯通孔的所述通孔绝缘膜的内侧使电极材料镀覆生长，从而按照与所述表面电极电连接的方式来形成贯通电极的工序。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，
形成所述电极层的工序通过与在所述半导体基板的所述表面形成的半导体元件的栅极电极相同的工序来执行。
15.根据权利要求13或者14中的任意一项所述的半导体装置的制造方法，其特征在于，
所述半导体基板是硅基板，
形成所述电极层的工序包括形成多晶硅层的工序。
16.一种半导体装置的制造方法，包括：
在半导体基板的表面，选择性地埋入规定图案的绝缘层的工序；
在所述半导体基板的所述表面形成栅极绝缘膜的工序；
在所述栅极绝缘膜上形成层间绝缘膜的工序；
利用镶嵌法将与所述绝缘层为相反的图案的电极材料选择性地埋入至所述层间绝缘膜，从而形成表面电极的工序，该表面电极包括与所述绝缘层为相反的图案的多个布线、和利用所述层间绝缘膜的一部分来形成在相邻的所述布线间且与所述绝缘层为相同的图案的布线间绝缘膜；
通过从所述半导体基板的背面进行蚀刻来对所述半导体基板进行除去，从而形成贯通孔，同时在该贯通孔内使与所述布线间绝缘膜为相同的图案的所述绝缘层露出的工序；
按照所述层间绝缘膜中的所述绝缘层的正下方的部分作为蚀刻残渣而残留的方式，对所述层间绝缘膜进行蚀刻，直到所述表面电极的所述布线经由贯通孔露出为止的工序；
在所述贯通孔的底面以及侧面形成通孔绝缘膜的工序；
对所述贯通孔的所述底面的所述通孔绝缘膜进行蚀刻，直到所述表面电极的所述布线露出为止的工序；和
通过在所述贯通孔的所述通孔绝缘膜的内侧使电极材料镀覆生长，从而按照与所述表面电极电连接的方式来形成贯通电极的工序。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，
形成所述绝缘层的工序包括：
通过从所述表面对所述半导体基板进行蚀刻，从而形成所述规定图案的浅槽的工序；和
通过向所述浅槽填充绝缘材料，从而按照使所述绝缘层相对于所述半导体基板的所述表面埋入至所述背面侧的方式来形成所述绝缘层的工序。
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