CN116940117A - 闪存半导体结构、集成芯片、电子设备和制备方法 - Google Patents
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Abstract
本申请实施例提供了一种闪存半导体结构、集成芯片、电子设备和制备方法，涉及半导体技术领域。该闪存半导体结构包括：在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层；其中，功能器件层中至少包含逻辑计算单元；闪存器件层还包括多个第一电连接结构，设置于闪存器件层，第一电连接结构的第一端与闪存单元电性连接；填充有导电物质的层间通孔，开设于闪存器件层，并延伸至功能器件层，层间通孔的第一端与第一电连接结构的第二端电性连接；第二电连接结构设置于功能器件层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
Description
技术领域
本申请涉及半导体技术领域，具体地，涉及一种闪存半导体结构、集成芯片、电子设备和制备方法。
背景技术
嵌入式闪存是一种常用于存储数据和程序代码的非易失性存储器，广泛应用于各种嵌入式系统中，如智能手机、平板电脑、数字相机、汽车信息娱乐系统等。NOR闪存(采用非易失闪存技术的小型的微处理器，通过flash来存储程序和数据)能够同时支持快速随机读取和顺序读取，适用于需要对存储程序代码和启动引导程序等进行频繁读取的应用。目前制备NOR闪存的工艺主要包括如下两种：
第一种，嵌入式存储器工艺，包括eFlash和eNVM两种，均是是在逻辑工艺平台基础上开发的特殊工艺，通过这种工艺生产出带有非挥发存储器模块的芯片。对于不同的eNVM工艺，需要增加不同层数的光罩，工艺成本相比于逻辑工艺有一定增加。
目前制备NOR闪存的工艺较为常见的包括65纳米、45纳米和32纳米，其中较为先进的为40纳米，40纳米的NOR闪存需要在COM器件上增加8到12或13个额外的掩模才能添加嵌入式闪存，在28nm，这一数字将变成9到18个，工艺复杂程度和成本急剧增加，目前工艺无法做到，因此，目前的NOR闪存停留在40纳米无法突破。
第二种，片外存储器工艺(简称SiP)，通过SiP方式把一颗NOR闪存芯片和逻辑芯片封装在一起，代码和数据存储在独立，将代码和数据外挂在NOR闪存芯片上。
不同芯片裸晶在封装过程中的对准精度较低，封装过程之中，裸晶可能会有位移，导致钻孔或脚位没对准,布线和互连间距受覆盖精度的影响被限制在几个微米。
因此，传统的闪存结构无法适应发展方向，急需真正的闪存半导体结构，是本领域技术人员急需要解决的技术问题。
发明内容
为了解决上述技术问题，本申请实施例中提供了一种闪存半导体结构、集成芯片、电子设备和制备方法。
本申请实施例的第一个方面，提供了一种闪存半导体结构，包括：
在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层；其中，功能器件层中至少包含逻辑计算单元；
多个第一电连接结构，设置于闪存器件层，第一电连接结构的第一端与闪存单元电性连接；
填充有导电物质的层间通孔，开设于闪存器件层，并延伸至功能器件层，层间通孔的第一端与第一电连接结构的第二端电性连接；
第二电连接结构，设置于功能器件层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
在本申请一个可选实施例中，闪存器件层包括：
第一绝缘层；
多个闪存单元，设置于第一绝缘层；
第一电连接结构，设置于第一绝缘层，第一电连接结构的第一端与闪存单元电性连接，第一电连接结构的第二端与层间通孔的第一端电性连接。
在本申请一个可选实施例中，第一绝缘层包含多层低介电常数绝缘层，第一电连接结构贯穿多层低介电常数绝缘层。
在本申请一个可选实施例中，第一电连接结构包括：相互交叠连接的第一钨通孔与第一金属互连线；其中，第一钨通孔沿闪存半导体结构垂直方向延伸，第一金属互连线沿闪存半导体结构水平方向延伸。
在本申请一个可选实施例中，功能器件层至少包括由下及上依次设置的：
薄硅层，设置于闪存器件层表面；
第二绝缘层，设置于薄硅层表面；
多个功能器件，设置于第二绝缘层；
第二电连接结构，设置于第二绝缘层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
在本申请一个可选实施例中，第二绝缘层为薄硅层的硅外延层。
在本申请一个可选实施例中，第二电连接结构包括：相互交叠连接的第二钨通孔与第二金属互连线；其中，第二钨通孔沿闪存半导体结构垂直方向延伸，第二金属互连线沿闪存半导体结构水平方向延伸。
在本申请一个可选实施例中，功能器件层还包括：
退火阻挡层，设置于层间通孔的内壁；
对应的，第二电连接结构贯穿第二绝缘层和退火阻挡层与连接层电性连接。
在本申请一个可选实施例中，还包括：
孤岛隔离层，设置于闪存器件层与功能器件层之间；和/或，各功能器件之间。
在本申请一个可选实施例中，层间通孔为TSV钨通孔或者TSV铜通孔。
在本申请一个可选实施例中，在形成功能器件层中采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1100℃；
层间通孔内填充的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度；
本申请实施例的第二个方面，提供了一种集成芯片，其特征在于，包括：如上任一项的闪存半导体结构。
本申请实施例的第一个方面，提供了一种电子设备，包括：如上的集成芯片。
本申请实施例的第三个方面，提供了一种闪存半导体结构的制备方法，用于制备如上任一项的闪存半导体结构，方法包括：
在底部衬底层表面制备包含第一电连接结构与多个闪存单元的闪存器件层；其中，第一电连接结构的第一端与闪存单元电性连接；
在闪存器件层表面形成孤岛隔离层；
采用低热预算制造工艺制备至少包含第二电连接结构与逻辑计算单元的功能器件层，以及开设于闪存器件层，并延伸至功能器件层的填充有导电物质的层间通孔；其中，层间通孔的第一端与第一电连接结构的第二端电性连接，层间通孔的第二端与第二电连接结构的第一端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
第一方面，本申请实施例提供的闪存半导体结构在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层，通过层间通孔、第一电连接结构和第二电连接结构实现在垂直方向上的连通，集成度更高；第二方面，在垂直方向上可通过相互堆叠的各功能器件层实现对功能器件的扩展，灵活性更高；第三方面，本申请实施例提供的闪存半导体结构的闪存器件层、功能器件层以及层间通孔、第一电连接结构和第二电连接结构均属于闪存结构的片内层级，可在制备中直接成型，避免了传统方式中需要和外挂芯片进行额外封装的过程，本申请实施例提供的闪存半导体结构的工艺精度更为简化，且产品更高；第四方面，本申请实施例提供的闪存半导体结构先在底层衬底上制备了闪存器件层，然后在此基础上继续制备相互叠放的各功能器件层，无需传统方式中需要增加额外掩膜，工艺更加简化，因此可以解决传统方式中闪存结构停留在40纳米无法突破的问题；第五方面，本申请实施例提供的闪存半导体结构闪存器件层与多个功能器件层，通过层间通孔、第一电连接结构和第二电连接结构在垂直方向上进行连通，互连间距更短，可以大大降低信号的延时，提高闪存半导体结构的信号传输与信号处理速率；第六方面，本申请实施例提供的闪存半导体结构为堆叠式结构，具有垂直方向上的散热通道(由第一电连接结构、第二电连接结构和层间通孔构成)采用耐高温的材料制成，闪存半导体的稳定性更高。
综上，本申请实施例提供的闪存半导体结构从集成度，功能扩展灵活性，工艺精度，工艺简化，降低信号延时，稳定性等六个维度提高闪存结构的性能，从而解决了目前闪存结构停留在40纳米无法突破的技术问题，达到提高闪存结构技术性突破的技术效果。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施例提供的闪存半导体结构示意图；图2为本申请实施例提供的闪存半导体结构的制备方法的流程示意图；
图3为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图4为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图5为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图6为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图7为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图8为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图9为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图10为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图11为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图；
图12为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图
图13为本申请实施例提供的闪存半导体结构在制备过程中的剖面结构示意图。
其中，1、Nor flash字线；2、Nor flash位线；3、源线、4、Nor flash浮栅；5、第一钨通孔；6、钨金属互连线；7、第一绝缘层；8、铜金属互连线；9、孤岛隔离层；10、薄硅层；11、功能器件；12、第二绝缘层；13、层间通孔；14、连接层；15、保护层。
具体实施方式
在实现本申请的过程中，申请人发现，急需真正的闪存半导体结构。
针对上述问题，本申请实施例中提供了一种闪存半导体结构、集成芯片、电子设备和制备方法。为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的一种闪存半导体结构、集成芯片、电子设备和制备方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接(联接)。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
请参见图1，本申请实施例提供了一种闪存半导体结构，可以为嵌入式闪存结构，包括：在底部衬底层表面自下及上依次设置的闪存器件层和多个功能器件层，其中，
闪存器件层包含多个闪存单元以及多个第一电连接结构，其中，闪存单元为本申请实施例提供的闪存半导体结构的flash(存储)部分，一个闪存单元至少包含一个闪存器件，如图1示出一闪存器件，包含：Nor flash字线1、Nor flash位线2、源线3、Nor flash浮栅4，通过该闪存器件实现对输入数据的读取、写入和清除。该第一电连接结构的第一端与闪存单元电性连接，该第一电连接结构的第二端与层间通孔13的第一端电性连接，该第一电连接结构用于实现该闪存单元与其他片内层级的电性连接，通过层间通孔13与该第一电性连接实现本申请实施例提供的闪存半导体结构在垂直方向上的电性连通。
层间通孔13开设于闪存器件层，并延伸至功能器件层，层间通孔13的第一端与第一电连接结构的第二端电性连接，该层间通孔13的第二端与第二电连接结构的第一端电性连接。层间通孔13填充有导电物质，该导电物质可以为钨、铜、镍等导电金属或者合金等。
多个功能器件层沿垂直方法叠放；其中，功能器件层中至少包含逻辑计算单元，该逻辑计算单元是指在闪存结构中负责逻辑计算的单元，与存储单元的存储功能不同。该功能器件层中还可以包含其他功能性器件单元，例如平面CMOS或FinFET晶体或GAA纳米片晶体管等CMOS器件，本申请实施例不作具体限定，可根据实际情况灵活配置，只需要根据实际需要在形成的闪存器件层表面逐步堆叠设置各功能器件层即可。
第二电连接结构设置于功能器件层，第二电连接结构的第一端与层间通孔13的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层14电性连接。该连接层14是指闪存半导体表面用于连接其他外接设备所设置的导体连接柱等，该连接层14可以为铝、铜等导电垫，本申请实施例不作具体限定，可根据实际情况具体设定。
第一方面，本申请实施例提供的闪存半导体结构在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层，通过层间通孔13、第一电连接结构和第二电连接结构实现在垂直方向上的连通，集成度更高；第二方面，在垂直方向上可通过相互堆叠的各功能器件层实现对功能器件11的扩展，灵活性更高；第三方面，本申请实施例提供的闪存半导体结构的闪存器件层、功能器件层以及层间通孔13、第一电连接结构和第二电连接结构均属于闪存结构的片内层级，可在制备中直接成型，避免了传统方式中需要和外挂芯片进行额外封装的过程，本申请实施例提供的闪存半导体结构的工艺更为简化，且产品精度更高；第四方面，本申请实施例提供的闪存半导体结构先在底层衬底上制备了闪存器件层，然后在此基础上继续制备相互叠放的各功能器件层，无需传统方式中需要增加额外掩膜，工艺更加简化，因此可以解决传统方式中闪存结构停留在40纳米无法突破的问题；第五方面，本申请实施例提供的闪存半导体结构闪存器件层与多个功能器件层，通过层间通孔13、第一电连接结构和第二电连接结构在垂直方向上进行连通，互连间距更短，可以大大降低信号的延时，提高闪存半导体结构的信号传输与信号处理速率；第六方面，本申请实施例提供的闪存半导体结构为堆叠式结构，具有垂直方向上的散热通道(由第一电连接结构、第二电连接结构和层间通孔构成)采用耐高温的材料制成，闪存半导体的稳定性更高。
综上，本申请实施例提供的闪存半导体结构从集成度，功能扩展灵活性，工艺精度，工艺简化，降低信号延时，稳定性等六个维度提高闪存结构的性能，从而解决了目前闪存结构停留在40纳米无法突破的技术问题，达到提高闪存结构技术性突破的技术效果。
在本申请一个可选实施例中，该闪存器件层包括：第一绝缘层7、多个闪存单元和第一电连接结构，其中，
该第一绝缘层7为由介电常数材料制成的绝缘层，该第一绝缘层7可以一体成型，也可也分两步分层制备，例如该第一绝缘层7可以分两步分别制备两层低介电常数绝缘层，例如图1中，可以先制备第一低介电常数绝缘层，然后在该第一低介电常数绝缘层中制备闪存单元和部分第一电连接结构，待制备完成后再在此基础上制备第二低介电常数绝缘层，然后在该第二低介电常数绝缘层中制备剩余的第一电连接结构。对应的，第一电连接结构贯穿多层低介电常数绝缘层。需要解释的是，该低介电材料低介电常数物质(low-k)是指介电常数(k)比较低的电介质材料，例如低于二氧化硅(k＝3.9)的电介质材料。
多个闪存单元与第一电连接结构均设置于第一绝缘层7，第一电连接结构的第一端与闪存单元电性连接，第一电连接结构的第二端与层间通孔13的第一端电性连接。
该第一电连接结构可以为金属连线、金属通孔或者两者相结合等均可，本申请实施例不做任何限定，可根据实际情况具体选择。本申请实施例提供一示例性的第一电连接结构，例如请继续参见图1，该第一电连接结构，包括：相互交叠连接的第一钨通孔5与第一金属互连线；其中，第一钨通孔5沿闪存半导体结构垂直方向延伸，第一金属互连线沿闪存半导体结构水平方向延伸，该第一金属互连线包括如图1中的钨金属互连线6与铜金属互连线8。通过该第一钨通孔5和第一金属互连线分别从纵向和横向进行延伸与连通。
本申请实施例中第一电连接结构中的金属互连线与第一钨通孔5均处于第一绝缘层7内部，表面均被低介电常数的绝缘材料所包裹，在制备过程中不易收到后续工艺的污染与干扰，进一步提高闪存半导体结构的性能。
在本申请一个可选实施例中，功能器件层包括由下及上依次设置的：薄硅层10、第二绝缘层12、功能器件11和第二电连接结构，其中，薄硅层10设置于闪存器件层表面，第二绝缘层12设置于薄硅层10表面，功能器件11设置于第二绝缘层12，第二电连接结构设置于第二绝缘层12，第二电连接结构的第一端与层间通孔13的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层14电性连接。
在本申请实施例中，薄硅层10厚度的取值范围为大于等于180纳米小于等于220纳米。该薄硅层10的厚度远小于底层衬底的厚度，但是又起到衬底的类似作用，为第二器件层的制备提供基体，这样就使得薄硅层10的厚底不能过于薄。在实际制造工艺中，厚度越小的薄硅层10的制备难度越高。因此，薄硅层10厚度的取值范围不是简单的随意找到的范围，而是发明人对各方面因素进行考虑，并付出大量的创造性劳动且在进行大量的仿真实验以及产品测试后，才能够确定的。第二绝缘层12为低介电常数绝缘层，该第二绝缘层12可以由硅材料制成，第二绝缘层12厚度的取值范围为大于等于100纳米小于等于200纳米。
该第二电连接结构包括：相互交叠连接的第二钨通孔与第二金属互连线；其中，第二钨通孔沿闪存半导体结构垂直方向延伸，第二金属互连线沿闪存半导体结构水平方向延伸。该第二电连接结构与功能器件11均被第二绝缘层12包裹，在制备过程中不易收到后续工艺的污染与干扰，进一步提高闪存半导体结构的性能。
在本申请一个可选实施例中，第二绝缘层12为薄硅层10的P型硅外延层。在薄硅层10的基础上进一步生长形成第二绝缘层12，工艺更为简单。
在本申请一个可选实施例中，上述功能器件层还包括：退火阻挡层。
该退火阻挡层设置于层间通孔13的内壁，能够在上一器件层制备过程中对本层的器件层进行有效的保护，提高产品良率。
在本申请一个可选实施例中，上述闪存半导体结构还包括：孤岛隔离层9。
该孤岛隔离层9设置于闪存器件层与功能器件层之间；和/或，各功能器件11之间。
该孤岛隔离层9可以由二氧化硅材料制成，本申请设置了二氧化硅孤岛隔离层9，由于二氧化硅孤岛隔离层9设置在闪存器件层与功能器件层之间；和/或，各功能器件11之间，形成的功能器件11有部分处于薄硅层10中，通过该孤岛隔离层9即可切断漏电路径，不会产生漏电，也就无需高温退火。而且采用高温退火会损坏底部闪存器件层中的器件。此处不再需要高温退火，避免了制备上方功能器件层时对闪存器件层的功能器件11的损坏，是闪存半导体器件制备方法中非常重要的一个环节。
本申请实施例采用晶圆键合的方式形成孤岛隔离层9，避免了三维集成电路的上方功能器件层与下方闪存器件层之间的漏电，并实现功能器件层与闪存器件层层的垂向设置，使得功能器件层与闪存器件层之间的金属互连路径较短，对应的信号传输路径较短，使得金属互连延迟和功耗能够更好的管理和控制，有助于提高闪存半导体器件的整体性能和速度。
在本申请一个可选实施例中，层间通孔13为TSV钨通孔或者TSV铜通孔。通过层间通孔13实现相邻两层器件层之间的互连，连接距离更短，实现了短路径电连接，减小了噪声干扰几率以及信号损耗，进一步提高闪存半导体结构的性能。
在本申请一个可选实施例中，在形成功能器件层中采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1100℃；层间通孔13内填充的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度。
在形成闪存器件层中的闪存单元过程中或者在形成功能器件层中的功能器件11的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1100℃。退火温度低于层间通孔13内的导电物质的熔点，可以有效保护后续进行工艺制备时由于温度太高而影响已经制备好的例如闪存单元，提高产品良率。
低热预算闪光毫秒退火工艺(Low Thermal Budget Flash MillisecondAnnealing)是一种用于集成电路的退火工艺。它在短时间内通过闪光毫秒退火技术对半导体器件进行加热和快速冷却，以改善器件的性能和可靠性。
本申请一个实施例中，提供了一种集成芯片，包括：如上任一项的闪存半导体结构。
该闪存半导体结构的有益效果已经在上述实施例中详细阐述，在此不再赘述。
本申请一个实施例中，提供了一种电子设备，包括：上述的集成芯片。该集成芯片的有益效果已经在上述实施例中详细阐述，在此不再赘述。
请参见图2，本申请一个实施例中，提供了一种闪存半导体结构的制备方法，用于制备如上任一项的闪存半导体结构，该方法包括：
步骤201、在底部衬底层表面制备包含第一电连接结构与多个闪存单元的闪存器件层；其中，第一电连接结构的第一端与闪存单元电性连接；
步骤202、在闪存器件层表面形成孤岛隔离层9；
步骤203、采用低热预算制造工艺制备至少包含第二电连接结构与逻辑计算单元的功能器件层，以及开设于闪存器件层，并延伸至功能器件层的填充有导电物质的层间通孔13；其中，层间通孔13的第一端与第一电连接结构的第二端电性连接，层间通孔13的第二端与第二电连接结构的第一端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层14电性连接。
该连接层14用于本申请与外接设备电性连接。该连接层14可以为铝垫片等任意导电材料制成。在该连接层14的部分表面还可以设置有一层保护层15，只漏出部分连接层14用于连接外接设备，以减少连接层14被破坏的风险。该保护层15可以由聚四氟乙烯、碳纤维、氧化铜、铂金等钝性材料制成，也就是形成一层保护层15。
本申请实施例提供的闪存半导体器件的制备方法，闪存器件层与功能器件层在制造时沿垂直方向堆叠，且闪存器件层与功能器件层之间通过孤岛隔离层9键合，一方面实现了闪存器件层与功能器件层之间的连接，另一方面，也将闪存器件层与功能器件层进行了有效隔离，避免了功能器件层向闪存器件层漏电。因此，二氧化硅孤岛隔离层9是实现在垂向方向集成闪存器件层与功能器件层的重要环节。层间通孔13实现了闪存器件层与功能器件层之间的电连接，即实现了闪存半导体器件在垂向方向的电连接。
本申请实施例的闪存半导体器件的制备方法，不是为了形成3D封装结构，而是制备一个真正的3D结构，即堆叠式闪存器件单元。整个闪存器件单元只有一个底部衬底，使得整个闪存器件层的垂向高度能够较小，进而整个闪存器件层的尺寸较小；同时也使得闪存器件层的衬底成本较低。
请一并参见图3-图13，以下对上述闪存半导体器件的制备方法作详细介绍：
请参见图3，在N型硅衬底表面形成包含Nor flash cell(闪存单元，包含Norflash字线1，Nor flash位线2，源线3和Nor flash浮栅4)和charge pump(电荷泵)电路(图中未示出)；
请参见图4，在图3形成的结构基础上，制作第一钨通孔5和钨金属互连线6；
请参见图5，在图4形成的结构基础上，制作第一绝缘层7和铜金属互连线8，在本申请一个可选实施例中，可以依次循环制作支持7层以上铜金属互连线；
请参见图6，Handling wafer(施主晶圆)：在施主晶圆的硅层601注入H+注入层603；其中，该施主晶圆包括正面硅层601和背面二氧化硅层602；
请参见图7，在图5形成的结构基础上与图6的施主晶圆进行SiO2-SiO2键合，再进行退火剥离硅层，形成数埃厚度的孤岛隔离层9；
请参见图8，在图7形成的结构基础上，通过低温外延方式制作数埃厚度的第二绝缘层12；
请参见图9，在图8形成的结构基础上，制作功能器件11；
请参见图10，在图9形成的结构基础上，制作层间通孔13，在对层间通孔13填充导电物质之前需要在该层间通孔13的内壁(二氧化硅或硅的侧壁)淀积一层Ti/TiN作为退火阻挡层，然后再填充钨形成层间通孔13，实现底层晶圆电路与上层晶圆电路互连，实现信号互通；
请参见图11，在图10形成的结构基础上，制作第一钨通孔5和钨金属互连线6；
请参见图12，在图11形成的结构基础上，制作第一绝缘层7和铜金属互连线8；在本申请一个可选实施例中，可以依次循环上述步骤实现多层晶圆制作和互连；
请参见图13，在图12形成的结构基础上，制作顶层连接层14和保护层15。
在本申请一个可选实施例中，图5形成的结构基础上与图6的施主晶圆进行SiO2-SiO2键合，可以通过上述H离子注入法，也可以通过如下两种方式进行键合：
第一种方式，在施主硅片(donor wafer)上做硅锗(Si-Ge)剥离层，在硅锗剥离层之上外延出薄硅层，在薄硅层之上做二氧化硅孤岛隔离层；
将施主硅片倒置与器件层即操作硅片(handle wafer)键合在一起，形成绝缘硅片(SO Iwafer)，再通过高压氮气在硅锗剥离层处剥离，在器件层之上形成二氧化硅孤岛隔离层9和薄硅层10。
可以在常温进行，薄硅层10表面可以很薄，二氧化硅孤岛隔离层9的一致性(uniformity)也比较好。
第二种方式，在施主硅片(donor wafer)上做多孔硅(porous si)层，在多孔硅层之上外延出高质量的薄硅层10，在薄硅层10之上形成二氧化硅孤岛隔离层9；
将施主硅片倒置与器件层即操作硅片(handle wafer)键合在一起，再用高压水流剥离施主硅片(donor wafer)，再用氟化氢(HF)和过氧化氢(H2O2)刻蚀掉多孔硅层，再通过高温1150℃的氢气退火使其表面平整，在器件层之上形成二氧化硅孤岛隔离层9和薄硅层10，形成的薄硅层10均匀性较好，成本较低。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (14)
1.一种闪存半导体结构，其特征在于，包括：
在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层；其中，功能器件层中至少包含逻辑计算单元；
多个第一电连接结构，设置于闪存器件层，第一电连接结构的第一端与闪存单元电性连接；
填充有导电物质的层间通孔，开设于闪存器件层，并延伸至功能器件层，层间通孔的第一端与第一电连接结构的第二端电性连接；
第二电连接结构，设置于功能器件层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
2.根据权利要求1的闪存半导体结构，其特征在于，闪存器件层包括：
第一绝缘层；
多个闪存单元，设置于第一绝缘层；
第一电连接结构，设置于第一绝缘层，第一电连接结构的第一端与闪存单元电性连接，第一电连接结构的第二端与层间通孔的第一端电性连接。
3.根据权利要求2的闪存半导体结构，其特征在于，第一绝缘层包含多层低介电常数绝缘层，第一电连接结构贯穿多层低介电常数绝缘层。
4.根据权利要求2的闪存半导体结构，其特征在于，第一电连接结构包括：相互交叠连接的第一钨通孔与第一金属互连线；其中，第一钨通孔沿闪存半导体结构垂直方向延伸，第一金属互连线沿闪存半导体结构水平方向延伸。
5.根据权利要求1的闪存半导体结构，其特征在于，功能器件层至少包括由下及上依次设置的：
薄硅层，设置于闪存器件层表面；
第二绝缘层，设置于薄硅层表面；
多个功能器件，设置于第二绝缘层；
第二电连接结构，设置于第二绝缘层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
6.根据权利要求5的闪存半导体结构，其特征在于，第二绝缘层为薄硅层的硅外延层。
7.根据权利要求5的闪存半导体结构，其特征在于，第二电连接结构包括：相互交叠连接的第二钨通孔与第二金属互连线；其中，第二钨通孔沿闪存半导体结构垂直方向延伸，第二金属互连线沿闪存半导体结构水平方向延伸。
8.根据权利要求5的闪存半导体结构，其特征在于，功能器件层还包括：
退火阻挡层，设置于所述层间通孔的内壁；
对应的，第二电连接结构贯穿第二绝缘层和退火阻挡层与连接层电性连接。
9.根据权利要求1-8任一项的闪存半导体结构，其特征在于，还包括：
孤岛隔离层，设置于闪存器件层与功能器件层之间；和/或，各功能器件之间。
10.根据权利要求1-8任一项的闪存半导体结构，其特征在于，层间通孔为TSV钨通孔或者TSV铜通孔。
11.根据权利要求1-8任一项的闪存半导体结构，其特征在于，在形成功能器件层中采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1100℃；
层间通孔内填充的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度。
12.一种集成芯片，其特征在于，包括：如权利要求1-11任一项的闪存半导体结构。
13.一种电子设备，其特征在于，包括：如权利要求12的集成芯片。
14.一种闪存半导体结构的制备方法，其特征在于，用于制备如权利要求1-11任一项的闪存半导体结构，方法包括：
在底部衬底层表面制备包含第一电连接结构与多个闪存单元的闪存器件层；其中，第一电连接结构的第一端与闪存单元电性连接；
在闪存器件层表面形成孤岛隔离层；
采用低热预算制造工艺制备至少包含第二电连接结构与逻辑计算单元的功能器件层，以及开设于闪存器件层，并延伸至功能器件层的填充有导电物质的层间通孔；其中，层间通孔的第一端与第一电连接结构的第二端电性连接，层间通孔的第二端与第二电连接结构的第一端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
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