KR20210110691A - 프로세서 및 이종 메모리를 갖는 통합 반도체 디바이스 및 이를 형성하는 방법 - Google Patents

프로세서 및 이종 메모리를 갖는 통합 반도체 디바이스 및 이를 형성하는 방법 Download PDF

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    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
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Abstract

반도체 디바이스 및 그 제조 방법의 실시예가 개시된다. 일례에서, 반도체 디바이스는 NAND 메모리 셀 및 제1 본딩 콘택트를 포함하는 제1 본딩 레이어를 포함한다. 반도체 디바이스는 또한 DRAM 셀을 포함하는 제2 반도체 구조체 및 제2 본딩 콘택트를 포함하는 제2 본딩 레이어를 포함한다. 반도체 디바이스는 또한 프로세서, SRAM 셀, 및 제3 본딩 콘택트를 포함하는 제3 본딩 레이어를 포함하는 제3 반도체 구조체를 포함한다. 반도체 디바이스는 제1 및 제3 본딩 레이어 사이의 제1 본딩 인터페이스, 및 제2 및 제3 본딩 레이어 사이의 제2 본딩 인터페이스를 더 포함한다. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉한다. 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다. 제1 및 제2 본딩 인터페이스는 동일한 평면에 있다.

Description

프로세서 및 이종 메모리를 갖는 통합 반도체 디바이스 및 이를 형성하는 방법
본 출원은 2019년 4월 15일 출원되고 발명의 명칭이 "다중 기능 칩이 있는 3차원 NAND 메모리 장치의 통합"인 국제 출원 번호 PCT/CN2019/082607, 2019년 7월 24일에 출원되고 발명의 명칭이 "접합된 일체형 반도체 칩 및 그 제조 및 작동 방법"인 국제 출원 번호 PCT/CN2019/097442, 및 2019년 4월 30일에 출원되고 발명의 명칭이 "동적 랜덤 액세스 메모리가 내장된 3차원 메모리 장치"인 국제 출원 번호 PCT/CN2019/085237에 대한 우선권의 이익을 주장하며, 이 문헌들은 그 전문이 본 명세서에 참고로 포함된다.
본 발명의 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최신 모바일 장치(예를 들어, 스마트폰, 태블릿 등)에서 다중 복잡한 시스템 온 칩(SOC)이 다양한 기능을 가능하게 하기 위해 사용되며, 예를 들면 애플리케이션 프로세서, 동적 랜덤 액세스 메모리(DRAM), 플래시 메모리, 블루투스(Bluetooth), Wi-Fi, 글로벌 포지셔닝 시스템(Global Positioning System, GPS), FM(Frequency Modulation) 라디오, 디스플레이 등을 위한 다양한 컨트롤러 및 베이스밴드 프로세서가 사용되며, 이것들은 개별 칩으로 구성된다. 예를 들어, 응용 프로세서는 일반적으로 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 온칩 메모리, 가속 기능 하드웨어 및 기타 아날로그 구성 요소를 포함하여 크기가 크다.
반도체 디바이스 및 그 제조 방법의 실시예가 여기에 개시된다.
일례에서, 반도체 디바이스는 NAND 메모리 셀의 어레이 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 레이어를 포함한다. 반도체 디바이스는 또한 DRAM 셀의 어레이를 포함하는 제2 반도체 구조체 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 레이어를 포함한다. 반도체 디바이스는 또한 프로세서, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 및 복수의 제3 본딩 콘택트를 포함하는 제3 본딩 레이어를 포함하는 제3 반도체 구조체를 포함한다. 반도체 디바이스는 제1 본딩 레이어와 제3 본딩 레이어 사이의 제1 본딩 인터페이스, 및 제2 본딩 레이어와 제3 본딩 레이어 사이의 제2 본딩 인터페이스를 더 포함한다. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉한다. 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다. 제1 본딩 인터페이스와 제2 본딩 인터페이스는 동일한 평면에 있다.
다른 예에서, 반도체 디바이스를 형성하는 방법이 개시된다. 복수의 제1 반도체 구조체가 제1 웨이퍼 상에 형성된다. 제1 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 레이어를 포함한다. 제1 웨이퍼는 제1 다이 중 적어도 하나가 제1 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제1 다이로 다이싱된다. 복수의 제2 반도체 구조체가 제2 웨이퍼 상에 형성된다. 제2 반도체 구조체 중 적어도 하나는 DRAM 셀의 어레이 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 레이어를 포함한다. 제2 웨이퍼는 제2 다이 중 적어도 하나가 제2 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제2 다이로 다이싱된다. 복수의 제3 반도체 구조체가 제3 웨이퍼 상에 형성된다. 제3 반도체 구조체 중 적어도 하나는 프로세서, SRAM 셀의 어레이, 및 복수의 제3 본딩 콘택트를 포함하는 제3 본딩 레이어를 포함한다. 제3 웨이퍼는 제3 다이 중 적어도 하나가 제3 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제3 다이로 다이싱된다. 제3 다이 및 제1 다이 및 제2 다이 각각은 대면 방식으로 본딩되어, 제3 반도체 구조체가 제1 반도체 구조체 및 제2 반도체 구조체 각각에 본딩된다. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉한다. 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다.
또 다른 예에서, 반도체 디바이스를 형성하는 방법이 개시된다. 복수의 제1 반도체 구조체가 제1 웨이퍼 상에 형성된다. 제1 반도체 구조 중 적어도 하나는 NAND 메모리 셀의 어레이 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 층을 포함한다. 제1 웨이퍼는 제1 다이 중 적어도 하나가 제1 반도체 구조 중 적어도 하나를 포함하도록 복수의 제1 다이로 다이싱된다. 복수의 제2 반도체 구조체가 제2 웨이퍼 상에 형성된다. 제2 반도체 구조 중 적어도 하나는 DRAM 셀의 어레이 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 층을 포함한다. 제2 웨이퍼는 제2 다이 중 적어도 하나가 제2 반도체 구조 중 적어도 하나를 포함하도록 복수의 제2 다이로 다이싱된다. 복수의 제3 반도체 구조체가 제3 웨이퍼 상에 형성된다. 제3 반도체 구조체 중 적어도 하나는 프로세서, SRAM 셀의 어레이, 및 복수의 제3 본딩 콘택트를 포함하는 제3 본딩 층을 포함한다. 제3 웨이퍼 및 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각은 접합된 구조체를 형성하기 위해 대면 방식으로 접합되어, 적어도 하나의 제3 반도체 구조체가 제1 반도체 구조체 및 제2 반도체 구조체 각각에 접합된다. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉한다. 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다. 접합된 구조는 복수의 다이로 다이싱된다. 다이 중 적어도 하나는 본딩된 제1, 제2 및 제3 반도체 구조를 포함한다.
또 다른 예에서, 다중 칩 패키지(MCP)의 반도체 장치는 회로 기판, 회로 기판 상의 하이브리드 컨트롤러, 적어도 하나의 NAND 다이, 및 적어도 하나의 DRAM 다이를 포함한다. 적어도 하나의 NAND 다이는 NAND 메모리 셀의 어레이를 포함하고 다이-투-다이 와이어 본딩을 통해 하이브리드 컨트롤러에 전기적으로 연결된다. 적어도 하나의 DRAM 다이는 DRAM 셀의 어레이를 포함하고 다이-투-다이 와이어 본딩을 통해 하이브리드 컨트롤러에 전기적으로 연결된다. 하이브리드 컨트롤러는 적어도 하나의 NAND 다이와 적어도 하나의 DRAM 다이 사이의 데이터 전송을 제어하도록 구성된다.
본 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 개시내용의 실시예를 예시하고, 설명과 함께 본 개시내용의 원리를 설명하고 당업자가 본 개시내용을 만들고 사용하게 한다.
도 1은 일부 실시예에 따른 이종 메모리 및 하이브리드 컨트롤러를 갖는 예시적인 시스템의 블록도를 도시한다.
도 2는 일부 실시예에 따른 이종 메모리 및 하이브리드 컨트롤러를 갖는 MCP에서 예시적인 반도체 디바이스의 단면의 개략도를 도시한다.
도 3a는 일부 실시예에 따른 호스트 프로세서 및 각각이 이종 메모리를 갖는 본딩된 반도체 디바이스를 갖는 예시적인 시스템의 단면의 개략도를 도시한다.
도 3b는 일부 실시예에 따른 호스트 프로세서 및 각각 이종 메모리를 갖는 본딩된 반도체 디바이스를 갖는 다른 예시적인 시스템의 단면의 개략도를 예시한다.
도 4a는 일부 실시예에 따른 이종 메모리를 갖는 예시적인 반도체 디바이스의 단면 개략도를 도시한다.
도 4b는 일부 실시예에 따른 이종 메모리를 갖는 다른 예시적인 반도체 디바이스의 단면 개략도를 도시한다.
도 5a는 일부 실시예에 따른 프로세서 및 SRAM을 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 5b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 5c는 일부 실시예에 따른 DRAM 및 주변 회로를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 6a는 일부 실시예에 따른 프로세서, SRAM, 및 주변 회로를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 6b는 일부 실시예에 따른 NAND 메모리를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 6c는 일부 실시예에 따른 DRAM을 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 7a는 일부 실시예에 따른 이종 메모리를 갖는 예시적인 반도체 디바이스의 단면을 도시한다.
도 7b는 일부 실시예에 따른 이종 메모리를 갖는 다른 예시적인 반도체 디바이스의 단면을 도시한다.
도 8a 및 도 8b는 일부 실시예에 따른 프로세서, SRAM, 및 주변 회로를 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다.
도 9a 및 도 9b는 일부 실시예에 따른 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다.
도 10a 내지 도 10c는 일부 실시예에 따른 DRAM 셀을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다.
도 11a 및 도 11b는 일부 실시예에 따른 이종 메모리를 갖는 예시적인 반도체 디바이스를 형성하기 위한 제조 공정을 도시한다.
도 12a 내지 도 12c는 일부 실시예에 따른 예시적인 반도체 구조체를 다이싱 및 본딩하기 위한 제조 프로세스를 도시한다.
도 13a 내지 도 13d는 일부 실시예에 따른 예시적인 반도체 구조체를 본딩 및 다이싱하기 위한 제조 프로세스를 도시한다.
도 14는 일부 실시예에 따른 2D NAND 메모리 셀을 갖는 예시적인 반도체 구조체의 단면을 도시한다.
도 15a는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체의 단면을 도시한다.
도 15b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 다른 예시적인 반도체 구조체의 단면을 도시한다.
도 16a 및 도 16b는 일부 실시예에 따른 이종 메모리를 갖는 반도체 디바이스를 형성하는 예시적인 방법의 흐름도를 도시한다.
도 17a 및 도 17b는 일부 실시예에 따른 이종 메모리를 갖는 반도체 디바이스를 형성하기 위한 다른 예시적인 방법의 흐름도를 도시한다.
첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
특정 구성 및 배열이 논의되지만, 이는 단지 예시의 목적으로 행해진 것임을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시내용은 또한 다양한 다른 응용에서 사용될 수 있다는 것이 관련 기술분야의 숙련자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정 특징, 구조 또는 그러나 모든 실시예가 특정 특징, 구조 또는 특성을 반드시 포함하는 것은 아니다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 여부에 관계없이 다른 실시예와 관련하여 이러한 특징, 구조 또는 특성에 영향을 미치는 것은 관련 기술 분야의 숙련자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은 문맥에 따라 적어도 부분적으로는 단수 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나 특징, 구조 또는 특징의 조합을 여러 의미로 설명하는 데 사용될 수 있다. 유사하게, "a", "an" 또는 "the"와 같은 용어는 문맥에 따라 적어도 부분적으로 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "에 기초한"이라는 용어는 배타적 요인 세트를 전달하도록 반드시 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시내용에서 "위", "보다 위에" 및 "위에"의 의미는 "위"가 무언가 위에 "직접적으로"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있는 무언가 "위"의 의미를 포함하며, "보다 위에" 및 "위에"는 무엇보다 "보다 위에" 및 "위에"의 의미뿐만 아니라 그 사이에 중간 피처 또는 층이 없는 "보다 위에" 및 "위에"의 의미를 포함한다는 것을 손쉽게 이해해야 한다.
또한, "아래", "보다 아래", "더 아래", "위", "상" 등과 같은 공간적으로 상대적인 용어는 도면에 표시된 것처럼 다른 요소(들) 또는 기능(들)에 대해 하나의 요소 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 그렇지 않으면 (90도 회전되거나 다른 배향으로) 배향될 수 있고 여기에 사용된 공간적으로 상대적인 설명자도 그에 따라 해석될 수 있다.
본 명세서에 사용된 바와 같이, 용어 "기판"은 후속 재료 층이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패턴화될 수 있다. 기판 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 남을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적 비전도성 재료로 제조될 수 있다.
본 명세서에 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 아래에 있는 또는 위에 있는 구조 전체에 걸쳐 확장될 수 있거나 아래에 있는 또는 위에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 얇은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면 사이 또는 그 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 레이어는 수평, 수직 및/또는 테이퍼 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 위, 위에 있고/또는 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호접속 층은 (상호접속 라인 및/또는 비아 접촉이 형성되는) 하나 이상의 전도체 및 접촉 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에 사용된 바와 같이, 용어 "명목/명목상으로"는 원하는 값 이상 및/또는 이하의 값 범위와 함께 제품 또는 프로세스의 설계 단계 동안 설정되는 구성 요소 또는 프로세스 작업에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 의미한다. 값의 범위는 제조 공정이나 공차의 약간의 변동으로 인해 발생할 수 있다. 본 명세서에 사용된 바와 같이, 용어 "약"은 대상 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10-30% (예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에 사용된 바와 같이, "3차원(3D) NAND 메모리 스트링"이라는 용어는 메모리 셀 트랜지스터의 스트링이 기판에 대한 수직 방향으로 연장하도록 내부로 연장되도록 횡방향 기판 상에 직렬로 연결된 메모리 셀 트랜지스터의 수직 방향 스트링을 지칭한다. 본 명세서에 사용된 바와 같이, 용어 "수직/수직"은 기판의 측면 표면에 명목상 수직인 것을 의미한다.
본 명세서에서 사용되는 바와 같이, "웨이퍼"는 반도체 디바이스가 그 안에 및/또는 그 위에 구축하기 위한 반도체 재료의 조각이며 다이로 분리되기 전에 다양한 제조 공정을 거칠 수 있다.
임베디드 멀티미디어 카드(embedded multimedia card, eMMC), 범용 플래시 스토리지(universal flash storage, UFS) 및 볼 그리드 어레이(ball grid array, BGA) 솔리드 스테이트 드라이브(SSD) 등과 같은 비휘발성 메모리/스토리지로서 임베디드 NAND 메모리("NAND 플래시 메모리"로도 알려짐) 제품을 사용하는 기존 방식은 NAND 메모리 칩을 인쇄 회로 기판(PCB)에 솔더링하는 것을 포함한다. 모든 메모리 장치의 해당 프로토콜에 대한 제어 라인 및 데이터 전송 라인은 호스트 프로세서("마이크로프로세서"라고도 함, 예를 들어, CPU)에서 도출된다. 그러나 기존의 방법은 제어 라인과 데이터 전송 라인 사이에 혼선을 일으킬 수 있고 프로세서에 높은 부하를 유발할 수도 있다.
더욱이, 종래의 메모리는 일반적으로 동종(homogeneous), 즉 동일한 유형의 메모리를 갖는다. 예를 들어, 주 메모리는 NAND 메모리 또는 DRAM이다. MCP의 메모리 장치의 경우에도 동일한 유형의 메모리 다이(예를 들어, NAND 다이 또는 DRAM 다이)가 동일한 패키지에 포함된다. 그러나 서로 다른 종류의 메모리가 필요한 경우 PCB에 솔더링된 여러 개의 메모리 칩(별도의 패키지)이 필요하고 PCB의 장거리 금속 와이어/라인을 통해 전기적으로 연결되어야 하므로 RC 지연이 추가로 발생하고 PCB 면적이 증가한다.
한편, 현대의 프로세서가 보다 발전된 세대로 발전함에 따라 캐시 크기는 프로세서 성능 향상을 위해 점점 더 중요한 역할을 하고 있다. 어떤 경우에는 캐시가 마이크로프로세서 칩에서 절반 이상의 칩 공간을 차지하였다. 또한 캐시에서 프로세서 코어 로직까지의 RC(Resistive-Capacitive) 지연으로 인해 성능이 저하될 수 있다. 또한 프로세서와 외부의 비휘발성 메모리를 전기적으로 연결하기 위해서는 버스 인터페이스 장치가 필요하다. 그러나 버스 인터페이스 장치 자체는 추가 칩 영역을 차지하며 비휘발성 메모리 및/또는 휘발성 메모리에 대한 전기적 연결에는 금속 라우팅을 위한 추가 영역이 필요하고 추가 RC 지연이 발생한다.
본 개시내용에 따른 다양한 실시예는 더 나은 데이터 저장을 달성하기 위해, 예를 들어 더 빠른 데이터 처리, 전송 및 저장 속도, 더 높은 효율성 및 더 높은 데이터 저장 용량과 같은 성능을 달성하기 위해 MCP 또는 심지어 동일한 본딩된 칩에 통합된 프로세서 코어, 캐시, 및 이종(heterogeneous) 메모리(예를 들어, DRAM 및 NAND 메모리)를 갖는 통합 반도체 디바이스를 제공한다. 이종 메모리 아키텍처는 비휘발성 메모리와 휘발성 메모리의 장점, 예를 들어 NAND 메모리의 대용량 저장 용량과 DRAM의 빠른 액세스 속도를 활용하여 회로 설계를 위한 프로세스 창을 넓힐 수 있다. 일례에서, 이종 메모리 아키텍처는 시스템이 전원 중단으로 인해 다시 시작될 때 각 NAND 메모리에서 해당 DRAM으로 논리-물리 어드레스 맵을 다시 로드하여 더 빠른 전원 켜기 속도를 달성할 수 있다.
일례에서, 본 명세서에 개시된 반도체 디바이스는 하이브리드 컨트롤러 및 하이브리드 컨트롤러에 의해 제어되는 다중 NAND 다이 및 DRAM 다이를 갖는 MCP에 있을 수 있다. 다른 예에서, 본 명세서에 개시된 반도체 디바이스는 (예를 들어, 비휘발성 메모리로서) NAND 메모리를 갖는 제1 반도체 구조체, 및 (예를 들어, 휘발성 메모리로서) DRAM을 갖는 제2 반도체 구조체와 같은 이종 메모리를 포함할 수 있다. 본 명세서에 개시된 반도체 디바이스는 다수의 제1 및 제2 반도체 구조체 각각에 본딩된 (예를 들어, 이종 메모리의 제어기로서) 프로세서 코어 및 (예를 들어, 캐시로서) SRAM을 갖는 제3 반도체 구조체를 더 포함할 수 있다. 주변에 분산된 장거리 금속 라우팅 대신에 단거리 수직 금속 상호접속을 사용하거나 심지어 기존의 실리콘 비아(TSV)를 통해 연결한다. 버스 인터페이스 유닛도 크게 줄이거나 완전히 제거할 수 있다. 일부 실시예에서, 캐시 모듈은 더 작은 캐시 영역으로 분할될 수 있고, 본딩 콘택트 설계에 따라 무작위로 분배될 수 있다.
결과적으로, 최적의 순간 데이터 및 상태 저장 능력은 더 높은 신호 대 잡음비(S/N), 더 나은 메모리 어레이 효율성, 더 적은 다이 크기 및 더 낮은 비트 비용, 더 조밀한 기능 모듈(예를 들어, 프로세서 코어, 캐시, 버스 인터페이스 등), 더 빠른 속도 및 더 작은 PCB 크기를 동시에 제공한다. 또한, 프로세서 웨이퍼, NAND 메모리 웨이퍼 및 DRAM 웨이퍼의 제조 공정에서 발생하는 상호 작용이 적고 알려진 양호한 하이브리드 본딩 수율로 인해 더 높은 수율로 더 짧은 제조 사이클 시간을 달성할 수 있다. 밀리미터 또는 센티미터 수준에서 마이크로미터 수준과 같이 프로세서, NAND 메모리 및 DRAM 간의 연결 거리가 짧으면 더 빠른 데이터 전송 속도로 프로세서 및 메모리 성능을 향상시키고 더 넓은 대역폭으로 프로세서 코어 논리 효율성을 향상시킬 수 있고 시스템 속도를 향상시킨다.
도 1은 일부 실시예에 따른 이종 메모리 및 하이브리드 컨트롤러를 갖는 예시적인 시스템(100)의 블록도를 도시한다. 시스템(100)은 SSD, eMMC, 또는 UFS와 같은 메모리를 포함하는 임의의 적절한 시스템일 수 있다. 일부 실시예에서, 시스템(100)은 하이브리드 컨트롤러(102), 하나 이상의 DRAM(104) 및 하나 이상의 NAND 메모리(106)를 포함하는 이종 메모리, 및 호스트 프로세서(108)를 포함한다. 단일 메모리를 포함하는 종래의 동종 메모리 시스템과 달리, 시스템(100)은 DRAM(104) 및 NAND 메모리(106)의 쌍과 같은 이종 메모리의 다중 쌍을 포함한다.
하이브리드 컨트롤러(102)는 DRAM(104) 및 NAND 메모리(106)의 동작을 제어하도록 구성될 수 있다. 즉, 하이브리드 컨트롤러(102)는 NAND 메모리(106)에서의 데이터 저장 및 전송을 관리하는 NAND 메모리 컨트롤러 및 DRAM(104)에서의 데이터 저장 및 전송을 관리하는 DRAM 컨트롤러 모두로서 작용할 수 있다. 일부 실시예에서, 하이브리드 컨트롤러(102)는 DRAM(104)과 NAND 메모리(106) 사이의 데이터 전송을 제어하도록 구성된다. 예를 들어, 각각의 NAND 메모리(106)는 논리-물리 어드레스 맵 및 하이브리드 컨트롤러(102)를 저장하도록 구성될 수 있다. 시스템(100)이 켜질 때 논리-물리 어드레스 맵을 각각의 NAND 메모리(106)로부터 각각의 DRAM(104)으로 로드하도록 구성될 수 있다. 논리 주소는 CPU가 실행 중에 생성한 주소이고 물리 주소는 메모리의 위치이다. 논리-물리 어드레스 맵은 물리적 주소를 논리적 주소에 매핑할 수 있다.
호스트 프로세서(108)는 임의의 적절한 로직 동작을 수행하도록 구성된 실행 로직/엔진과 같은 하나 이상의 통합 또는 이산 프로세서 코어를 포함할 수 있다. 일부 실시예에서, 호스트 프로세서(108)는 또한 SRAM에 의해 형성된 하나 이상의 캐시(예를 들어, 명령 캐시 또는 데이터 캐시)를 포함한다. 하이브리드 컨트롤러(102)는 또한 일부 실시예에서 SRAM에 의해 형성된 캐시를 포함할 수 있다는 것이 이해된다. 일부 실시예에서, 캐시(호스트 프로세서(108) 및/또는 하이브리드 컨트롤러(102))는 논리-물리 어드레스 맵에 대한 업데이트 로그를 저장하도록 구성된다. 즉, 시스템(100)의 동작 동안(즉, 시스템(100)이 전원이 켜진 경우) 논리-물리 어드레스 맵에 대한 임의의 업데이트는 호스트 프로세서(108) 및/또는 하이브리드 컨트롤러(102)의 캐시에 저장될 수 있다. 캐시에 논리-물리 어드레스 맵을 업데이트하면 크고 비싼 무정전 전원 공급 장치(UPS) 없이 논리-물리 어드레스 맵을 안전하게 저장할 수 있다. 예를 들어, 예상치 못한 전력 중단이 발생하는 경우, 하이브리드 컨트롤러(102)는 전력이 재개될 때 재부팅 속도에 영향을 주지 않고 각각의 NAND 메모리(106)로부터 각각의 DRAM(104)으로 논리-물리 어드레스 맵을 다시 로딩할 수 있다. 일부 실시예에서, 하이브리드 컨트롤러(102) 및 호스트 프로세서(108) 각각은 시스템(100) 내에서 그리고 시스템(100)과 다른 장치 사이에서 데이터를 수신 및 전송하도록 구성된 하나 이상의 버스 인터페이스 유닛(도시되지 않음)을 더 포함한다.
도 2는 일부 실시예에 따른 이종 메모리 및 하이브리드 컨트롤러를 갖는 MCP(202)의 예시적인 반도체 디바이스(200)의 단면의 개략도를 도시한다. 다중 칩 모듈(multi-chip module, MCM)이라고도 알려진 MCP(202)는 다중 집적 회로(IC 또는 "칩"), 반도체 다이, 및/또는 다른 개별 구성 요소가 도 2에 도시된 바와 같은 일부 실시예에 따라 회로 기판(206) 상에 집적된다. 일부 실시예에서, 회로 기판(206) 상의 하이브리드 컨트롤러(208), 하나 이상의 DRAM 다이(210), 하나 이상의 NAND 다이(212), 및 하나 이상의 하이브리드 메모리를 포함하는 다양한 칩렛(chiplet)이 MCP(202)의 회로 기판(206) 상에 적층된다. 각각의 메모리 다이, 예를 들어 DRAM 다이(210), NAND 다이(212) 및 하이브리드 메모리 다이(214)는 알루미늄(Al), 볼 본딩, 웨지 본딩 또는 컴플라이언트 본딩을 기반으로 하는 구리(Cu), 은(Ag) 또는 금(Au) 본딩 와이어를 포함하되 이에 제한되지 않는 다이-투-다이 와이어 본딩을 통해 하이브리드 컨트롤러(208)에 전기적으로 연결된다.
하이브리드 컨트롤러(208)는 도 1과 관련하여 위에서 상세히 설명된 하이브리드 컨트롤러(102)의 예일 수 있다. 아래에서 상세히 설명되는 바와 같이, 각각의 DRAM 다이(210)는 DRAM 셀의 어레이를 포함할 수 있고, 각각의 NAND 다이(212)는 NAND 메모리 셀의 어레이, 예를 들어 3D NAND 메모리 스트링의 어레이 및/또는 2차원(2D) NAND 메모리 셀을 포함할 수 있다. 각각의 DRAM 다이(210)는 DRAM(104)의 예시적인 구현일 수 있고, 각각의 NAND 다이(212)는 도 1과 관련하여 위에서 상세히 설명된 NAND 메모리(106)의 예시적인 구현일 수 있다. 하이브리드 메모리 다이(214)는 일부 실시예에 따라 NAND 메모리 셀의 어레이 및 DRAM 셀의 어레이를 포함한다. 즉, 반도체 디바이스(200)는 일부 실시예에서 동일한 MCP(202)에 DRAM 다이(210) 및 NAND 다이(212)와 같은 이종 메모리 다이를 포함할 뿐만 아니라 동일한 하이브리드 메모리 다이(214)에 DRAM 및 NAND 메모리 셀 모두와 같은 이종 메모리 셀을 포함할 수 있다.
도 3a는 일부 실시예에 따른 호스트 프로세서(302) 및 각각 이종 메모리를 갖는 본딩된 반도체 디바이스를 갖는 예시적인 시스템(300)의 단면의 개략도를 도시한다. 시스템(300)은 SSD, eMMC, 또는 UFS와 같은 메모리를 포함하는 임의의 적절한 시스템일 수 있다. 시스템(300)은 일부 실시예에 따라 PCB(304) 상에 부착된(예를 들어, 솔더링된) 호스트 프로세서(302)를 포함한다. 호스트 프로세서(302)는 도 1과 관련하여 위에서 상세히 설명된 호스트 프로세서(108)의 예일 수 있다. 시스템(300)은 또한 PCB(304) 상에 각각 부착된(예를 들어, 솔더링된) 복수의 본딩된 반도체 디바이스(306, 308)를 더 포함할 수 있다. 각각의 본딩된 반도체 디바이스(306 또는 308)는 임베디드 제어 신호를 전송하기 위한 제어 라인 및 임베디드 데이터 신호를 전송하기 위한 데이터 전송 라인을 통해 호스트 프로세서(302)에 직접 전기적으로 연결된 임베디드 이종 메모리 디바이스일 수 있다. 즉, 호스트 프로세서(302)는 각각의 본딩된 반도체 디바이스(306 또는 308)의 동작을 제어하고 호스트 라인들을 통해 직접적으로 각각의 본딩된 반도체 디바이스(306 또는 308)와 데이터를 교환할 수 있다.
도 3a에 도시된 바와 같이, 본딩된 반도체 디바이스(306 또는 308) 각각은 NAND 메모리를 갖는 제1 반도체 구조체(312), DRAM을 갖는 제2 반도체 구조체(314), 및 프로세서를 갖는 제3 반도체 구조체(310)를 포함하는 통합 반도체 디바이스이다. 제3 반도체 구조체(310)의 프로세서는 도 1과 관련하여 위에서 상세히 설명된 하이브리드 컨트롤러(102)의 예시적인 구현일 수 있다. 제1 및 제2 반도체 구조체(312, 314)의 NAND 메모리 및 DRAM은 도 1과 관련하여 위에서 상세히 설명된 NAND 메모리(106) 및 DRAM(104)의 예시적인 구현으로서 한 쌍의 이종 메모리일 수 있다. 제1 및 제2 반도체 구조체(312, 314) 각각은 일부 실시예에 따라 아래에서 상세히 설명되는 바와 같이 3D 배열로 수직으로 제3 반도체 구조체(310)와 본딩된다. 즉, 제1 및 제2 반도체 구조체(312, 314) 각각은 제3 반도체 구조체(310) 위에 적층될 수 있다. 그 결과, 프로세서, NAND 메모리, 및 DRAM 사이의 전기적 연결이 단축될 수 있고, RC 지연이 감소될 수 있고, PCB 영역을 저장할 수 있다.
도 3b는 일부 실시예에 따른 호스트 프로세서(302) 및 각각 이종 메모리를 갖는 본딩된 반도체 디바이스를 갖는 다른 예시적인 시스템(301)의 단면의 개략도를 도시한다. 시스템(301)은 본딩된 반도체 디바이스(309)가 호스트 프로세서(302)와 직접 상호작용하지 않는다는 것을 제외하고는 도 3a의 시스템(300)과 동일하다. 본딩된 반도체 디바이스(309)의 제어 라인 및 데이터 전송 라인은 호스트 프로세서(302)로부터 파생되지 않는다. 대신, 본딩된 반도체 디바이스(309)는 제어 라인 및 데이터 전송 라인을 통해 다른 본딩된 반도체 디바이스(307)에 전기적으로 연결된다. 본딩된 반도체 디바이스(307)의 제3 반도체 구조체(310)의 프로세서는 호스트 프로세서(302)의 적어도 일부 기능을 공유할 수 있으며, 예를 들어 본딩된 반도체 디바이스(309)의 동작을 제어하고 본딩된 반도체 디바이스(309)와 데이터를 교환할 수 있다. 일부 실시예에서, "브리지" 역할을 하는 본딩된 반도체 디바이스(307)는 제어 신호 및/또는 데이터 신호를 호스트 프로세서(302)로부터 본딩된 반도체 디바이스(309)로 중계할 수 있다. 어떤 경우이든, 본딩된 반도체 디바이스(307)는 호스트 프로세서(302)에 대한 부하 및 호스트 라인(예를 들어, 호스트 프로세서(302)로부터 유도된 제어 및 데이터 전송 라인) 사이의 혼선을 감소시킬 수 있다.
도 4a는 일부 실시예에 따른 이종 메모리를 갖는 예시적인 반도체 디바이스(400)의 단면 개략도를 도시한다. 반도체 디바이스(400)는 도 3a 및 도 3b의 본딩된 반도체 디바이스(306, 307, 308, 309)의 예를 나타낸다. 반도체 디바이스(400)의 구성 요소(예를 들어, 프로세서/SRAM, NAND 메모리, 및 DRAM)는 서로 다른 기판 상에 개별적으로 형성될 수 있고 그런 다음 함께 본딩되어 본딩된 칩을 형성할 수 있다.
반도체 디바이스(400)는 NAND 메모리 셀의 어레이를 포함하는 제1 반도체 구조체(402)를 포함할 수 있다. 즉, 제1 반도체 구조체(402)는 메모리 셀이 3D NAND 메모리 스트링의 어레이 및/또는 2D NAND 메모리 셀의 어레이 형태로 제공되는 NAND 플래시 메모리 장치일 수 있다. NAND 메모리 셀은 페이지로 구성될 수 있으며, 그런 다음 각 NAND 메모리 셀이 비트 라인(BL)이라고 하는 별도의 라인에 전기적으로 연결된 블록으로 구성된다. 낸드 메모리 셀에서 수직 위치가 동일한 모든 메모리 셀들은 워드 라인(WL)에 의해 제어 게이트를 통해 전기적으로 연결될 수 있다. 일부 실시예에서, 메모리 평면은 동일한 비트 라인을 통해 전기적으로 연결된 특정 수의 블록을 포함한다.
일부 실시예에서, NAND 메모리 셀의 어레이는 2D NAND 메모리 셀의 어레이이고, 이들 각각은 플로팅 게이트 트랜지스터를 포함한다. 일부 실시예에 따라, 2D NAND 메모리 셀의 어레이는 복수의 2D NAND 메모리 스트링을 포함하며, 각 스트링은 직렬로 연결된 복수의 메모리 셀(예를 들어, 32 내지 128개의 메모리 셀)과 2개의 선택 트랜지스터를 포함한다. 일부 실시예에 따라, 각각의 2D NAND 메모리 스트링은 기판 상의 동일한 평면에(2D로) 배열된다. 일부 실시예에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링의 어레이이고, 이들 각각은 메모리 스택을 통해 기판 위로 (3D로) 수직으로 연장된다. 3D NAND 기술(예를 들어, 메모리 스택의 레이어/계층 수)에 따라 3D NAND 메모리 스트링은 일반적으로 32 내지 256개의 NAND 메모리 셀을 포함하며, 각 셀에는 플로팅 게이트 트랜지스터 또는 전하 트랩 트랜지스터가 포함된다.
반도체 디바이스(400)는 또한 DRAM 셀의 어레이를 포함하는 제2 반도체 구조체(404)를 포함할 수 있다. 즉, 제2 반도체 구조체(404)는 DRAM 메모리 디바이스일 수 있다. DRAM은 메모리 셀을 주기적인 리프레싱을 필요로 한다. 일부 실시예에서, 각각의 DRAM 셀은 데이터 비트를 양전하 또는 음전하로 저장하기 위한 캐패시터와 이에 대한 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 일례로, 각 DRAM 셀은 1-트랜지스터, 1-커패시터(one-transistor, one-capacitor, 1T1C) 셀이다.
반도체 디바이스(400)는 프로세서 및 SRAM 셀의 어레이를 포함하는 제3 반도체 구조체(406)를 더 포함할 수 있다. 일부 실시예에서, 제3 반도체 구조체(406)의 프로세서 및 SRAM 셀의 어레이는 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor, CMOS) 기술을 사용한다. 프로세서와 SRAM 셀의 어레이는 고속을 달성하기 위해 모두 고급 논리 프로세스(예를 들어, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5 nm, 3 nm 등의 기술 노드)로 구현될 수 있다.
프로세서는 CPU, GPU, 디지털 신호 프로세서(DSP), 텐서 프로세싱 유닛(TPU), 비전 프로세싱 유닛(VPU), 신경 프로세싱 유닛(NPU), 시너지 프로세싱 유닛(SPU), 물리 프로세싱 유닛(PPU) 및 이미지 신호 프로세서(ISP)를 포함하지만 이에 제한되지 않는 특수 프로세서를 포함할 수 있다. 프로세서에는 애플리케이션 프로세서, 베이스밴드 프로세서 등과 같은 여러 특수 프로세서를 결합하는 SoC도 포함될 수 있다. 반도체 디바이스(400)가 모바일 디바이스(예를 들어, 스마트폰, 태블릿, 안경, 손목 시계, 가상 현실/증강 현실 헤드셋, 랩톱 컴퓨터 등)에 사용되는 일부 실시예에서, 애플리케이션 프로세서는 운영 체제 환경에서 실행되는 애플리케이션을 다루고, 베이스밴드 프로세서는 2세대(2G), 3세대(3G), 4세대(4G), 5세대(5G), 6세대(6G) 셀룰러 통신 등과 같은 셀룰러 통신을 처리한다. 일부 실시예에서, 제3 반도체 구조체(406)의 프로세서는 도 1과 관련하여 위에서 상세히 설명된 하이브리드 컨트롤러(102)의 예이거나 이를 포함한다.
프로세서 이외의 다른 프로세싱 유닛("논리 회로"로도 알려짐)은 제1 반도체 구조체(402)에서의 NAND 메모리의 주변 회로의 전체 또는 일부 및/또는 제2 반도체 구조체(404)의 DRAM의 주변 회로의 전체 또는 일부와 같이, 제3 반도체 구조체(406)에도 형성될 수 있다. 일부 실시예에서, 반도체 디바이스(400)의 제3 반도체 구조체(406)는 제1 반도체 구조체(402)의 NAND 메모리의 주변 회로 전체 또는 일부를 더 포함한다. 주변 회로(제어 및 감지 회로라고도 함)는 NAND 메모리의 작동을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변 회로는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 차지 펌프, 전류 또는 전압 기준, 또는 회로의 능동 소자 또는 수동 소자(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 반도체 디바이스(400)의 제3 반도체 구조체(406)는 제2 반도체 구조체(404)에서의 DRAM의 주변 회로 전체 또는 일부를 더 포함한다. 주변 회로(제어 및 감지 회로로도 알려짐)는 DRAM의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변 회로는 입력/출력 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 또는 회로의 능동 또는 수동 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 제1 반도체 구조체(402)는 NAND 메모리의 주변 회로 전체 또는 일부를 포함하고, 제2 반도체 구조체(404)는 DRAM의 주변 회로 전체 또는 일부를 포함한다.
SRAM은 논리 회로(예를 들어, 프로세서 및 주변 회로)의 동일한 기판에 통합되어 "온-다이 SRAM"으로도 알려진 더 넓은 버스 및 더 높은 동작 속도를 허용한다. SRAM의 메모리 컨트롤러는 주변 회로의 일부로 내장될 수 있다. 일부 실시예에서, 각각의 SRAM 셀은 데이터 비트를 양전하 또는 음전하로서 저장하기 위한 복수의 트랜지스터 뿐만 아니라 이에 대한 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 일례에서, 각 SRAM 셀은 6개의 트랜지스터(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)), 예를 들어 데이터 비트를 저장하기 위한 4개의 트랜지스터 및 데이터에 대한 액세스를 제어하기 위한 2개의 트랜지스터를 갖는다. SRAM 셀은 논리 회로(예를 들어, 프로세서 및 주변 회로)가 차지하지 않는 영역에 위치할 수 있으므로 추가 공간을 형성할 필요가 없다. 온-다이 SRAM은 하나 이상의 캐시(예를 들어, 명령 캐시 또는 데이터 캐시) 및/또는 데이터 버퍼로서 사용되는 반도체 디바이스(400)의 고속 동작을 가능하게 할 수 있다.
도 4a에 도시된 바와 같이, 반도체 디바이스(400)는 제1 반도체 구조체(402)와 제3 반도체 구조체(406) 사이에 수직으로 제1 본딩 인터페이스(408), 및 제2 반도체 구조체(404)와 제3 반도체 구조체(406) 사이에 수직으로 제2 본딩 인터페이스(410)를 더 포함한다. 제1 본딩 인터페이스(408) 및 제2 본딩 인터페이스 일부 실시예에 따르면 410은 동일한 평면에 있다. 즉, 일부 실시예에서, 제1 반도체 구조체(402) 및 제2 반도체 구조체(404)는 서로 위에 적층되지 않고, 대신에 둘 다 적층되어 제3 반도체 구조체(406)와 접촉한다. 제3 반도체 구조체(406)는 제1 및 제2 반도체 구조체(402, 404) 둘 다를 수용하기 위해 제1 또는 제2 반도체 구조체(402 또는 404)의 크기보다 큰 크기를 가질 수 있다.
아래에서 상세하게 설명되는 바와 같이, 제1, 제2 및 제3 반도체 구조체(402, 404, 406) 중 하나를 제조하는 열 예산(thermal budget)이 제1, 제2 및 제3 반도체 구조체(402, 404, 406) 중 다른 하나를 제조하는 프로세스를 제한하지 않도록 제1, 제2 및 제3 반도체 구조체(402, 404, 406)가 개별적으로(그리고 일부 실시예에서 병렬로) 제조될 수 있다. 또한, PCB와 같은 회로 기판에서 장거리(예를 들어, 밀리미터 또는 센티미터 수준) 칩 대 칩 데이터 버스(chip-to-chip data bus)와는 반대로, 제1 및 제3 반도체 구조체(402, 406) 사이 그리고 제2 및 제3 반도체 구조체(404, 406) 사이에 직접적인 근거리(예를 들어, 마이크론 레벨) 전기적 연결을 만들기 위해 제1 및 제2 본딩 인터페이스(408, 410)를 통해 대량의 상호접속(예를 들어, 본딩 콘택트)을 형성하며, 이에 의해 칩 인터페이스 지연을 제거하고 감소된 소비 전력으로 고속 I/O 처리량을 달성한다. 제1 반도체 구조체(402)의 NAND 메모리와 제3 반도체 구조체(406)의 프로세서 사이뿐만 아니라 제1 반도체 구조체(402)의 NAND 메모리와 제3 반도체 구조체(406)의 SRAM 사이의 데이터 전송은 상호접속(예를 들어, 본딩 콘택트)를 통해 수행될 수 있다. 유사하게, 제2 반도체 구조체(404)의 DRAM과 제3 반도체 구조체(406)의 프로세서 사이뿐만 아니라 제2 반도체 구조체(404)의 DRAM과 제3 반도체 구조체(406)의 SRAM 사이의 데이터 전송은 제1, 제2 및 제3 반도체 구조체(402, 404, 406)를 수직으로 통합함으로써 칩 크기가 감소될 수 있고 메모리 셀 밀도가 증가될 수 있다. 또한 "통합" 칩으로서 여러 개별 칩(예를 들어, 다양한 프로세서, 컨트롤러 및 이종 메모리)을 단일 결합 칩(예를 들어, 반도체 디바이스(400))에 통합함으로써 마찬가지로 더 빠른 시스템 속도와 더 작은 PCB 크기를 달성할 수 있다.
적층된 제1, 제2, 및 제3 반도체 구조체(402, 404, 406)의 상대적인 위치는 제한되지 않는다는 것이 이해된다. 도 4b는 일부 실시예에 따른 다른 예시적인 반도체 디바이스(401)의 단면의 개략도를 예시한다. 도 4a의 반도체 디바이스(400)와 상이하다. 프로세서 및 SRAM 셀의 어레이를 포함하는 제3 반도체 구조체(406)가 NAND 메모리 셀의 어레이를 포함하는 제1 반도체 구조체(402) 및 DRAM 셀의 어레이를 포함하는 제2 반도체 구조체(404)보다 아래에 있는 도 4a의 반도체 디바이스(401)와는 달리, 도 4b의 반도체 디바이스(401)에서, 제3 반도체 구조체(406)는 제1 반도체 구조체(402) 및 제2 반도체 구조체(404) 위에 있다. 그럼에도 불구하고, 제1 본딩 인터페이스(408)는 반도체 디바이스(401)의 제1 및 제3 반도체 구조체(402, 406)와 제1 및 제3 반도체 구조체(402 및 406) 사이에 수직으로 형성된다. 일부 실시예에 따라 접합(예를 들어, 하이브리드 접합)을 통해 수직으로 본딩된다. 유사하게, 제2 본딩 인터페이스(410)는 반도체 디바이스(401)에서 제2 및 제3 반도체 구조체(404, 406) 사이에 수직으로 형성되고, 제2 및 제3 반도체 구조체(404, 406)는 일부 실시예에 따라 본당(예를 들어, 하이브리드 본딩)을 통해 수직으로 본딩된다. 제1 반도체 구조체(402)의 NAND 메모리와 제3 반도체 구조체(406)의 프로세서 사이의 데이터 전송은 물론, 제1 반도체 구조체(402)의 NAND 메모리와 제3 반도체 구조체(406)의 SRAM 사이의 데이터 전송은 상호접속(406)을 통해 수행될 수 있다. 유사하게, 제2 반도체 구조체(404)의 DRAM과 제3 반도체 구조체(406)의 프로세서 사이의 데이터 전송은 물론, 제2 반도체 구조체(404)의 DRAM과 제3 반도체 구조체의 SRAM 사이의 데이터 전송 반도체 구조체(406)는 제2 본딩 인터페이스(410)를 가로질러 상호접속(예를 들어, 본딩 콘택트)를 통해 수행될 수 있다.
도 5a는 일부 실시예에 따른 프로세서 및 SRAM을 갖는 예시적인 반도체 구조체(501)의 개략적인 평면도를 예시한다. 반도체 구조체(501)는 도 4a 및 도 4b의 제3 반도체 구조체(406)의 일례일 수 있다. 반도체 구조체(501)는 SRAM(504)과 동일한 기판 상에 프로세서(502)를 포함할 수 있고 SRAM(504)과 동일한 논리 프로세스를 사용하여 제조될 수 있다. 프로세서(502)는 몇 가지를 들자면 CPU, GPU, DSP, 애플리케이션 프로세서, 기저대역 프로세서 중 하나 이상을 포함할 수 있다. SRAM(504)은 프로세서(502)의 외부에 배치될 수 있다. 예를 들어, 도 5a는 SRAM 셀의 어레이가 프로세서(502) 외부에 있는 반도체 구조체(501)의 복수의 개별 영역에 분포되어 있는 SRAM(504)의 예시적인 레이아웃을 도시한다. 즉, SRAM(504)에 의해 형성된 캐시 모듈은 반도체 구조체(501)의 프로세서(502) 외부에 분포하는 더 작은 캐시 영역으로 분할될 수 있다. 일례에서, 캐시 영역의 분포는 본딩 콘택트의 설계, 예를 들어 본딩 콘택트가 없는 영역을 점유하는 것에 기초할 수 있다. 다른 예에서, 캐시 영역의 분포는 무작위일 수 있다. 그 결과, 추가적인 칩 영역을 점유하지 않고 프로세서(502)를 둘러싸는 더 많은 내부 캐시(예를 들어, 온-다이 SRAM을 사용)가 배열될 수 있다.
도 5b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체(503)의 개략적인 평면도를 예시한다. 반도체 구조체(503)는 도 4a 및 도 4b의 제1 반도체 구조체(402)의 일례일 수 있다. 반도체 구조체(503)는 NAND 메모리(506)의 주변 회로와 동일한 기판 상에 NAND 메모리(506)를 포함할 수 있다. 반도체 구조체(503)는 예를 들어 워드 라인 드라이버(508), 페이지 버퍼(510) 및 기타 적절한 장치를 포함하는 NAND 메모리(506)를 제어 및 감지하기 위한 모든 주변 회로를 포함할 수 있다. 도 5b는 주변 회로(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510)) 및 NAND 메모리(506)의 예시적인 레이아웃을 도시하며 여기서 주변 회로(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510)) 및 NAND 메모리(506)는 동일한 평면에 서로 다른 영역에 형성된다. 예를 들어, 주변 회로(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510))는 NAND 메모리(506) 외부에 형성될 수 있다.
도 5c는 일부 실시예에 따른 DRAM 및 주변 회로를 갖는 예시적인 반도체 구조체(505)의 개략적인 평면도를 예시한다. 반도체 구조체(505)는 도 4a 및 도 4b의 제2 반도체 구조체(404)의 일례일 수 있다. 반도체 구조체(505)는 DRAM(512)의 주변 회로와 동일한 기판 상에 DRAM(512)을 포함할 수 있다. 반도체 구조체(505)는 예를 들어 행 디코더(514), 열 디코더(516) 및 임의의 다른 적절한 장치를 포함하는 DRAM(512)을 제어 및 감지하기 위한 모든 주변 회로를 포함할 수 있다. 도 5c는 주변 회로(예를 들어, 행 디코더(514), 열 디코더(516)) 및 DRAM(512)의 예시적인 레이아웃을 도시하며, 여기서 주변 회로(예를 들어, 행 디코더(514), 열 디코더(516)) 및 DRAM(512)은 동일한 평면 상의 상이한 영역에 형성된다. 예를 들어, 주변 회로(예를 들어, 행 디코더(514), 열 디코더(516))는 DRAM(512)의 외부에 형성될 수 있다.
반도체 구조체(501, 503, 505)의 레이아웃은 도 5a 내지 도 5c의 예시적인 레이아웃으로 제한되지 않는다는 것이 이해된다. 일부 실시예에서, NAND 메모리(506)의 주변 회로의 일부(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510), 및 임의의 다른 적절한 디바이스 중 하나 이상)는 프로세서(502) 및 SRAM(504)을 갖는 반도체 구조체(501)에 있을 수 있다. 즉, NAND 메모리(506)의 주변 회로는 일부 다른 실시예에 따라 반도체 구조체(501 및 503) 모두에 분산될 수 있다. 일부 실시예에서, DRAM(512)의 주변 회로의 일부(예를 들어, 행 디코더(514), 열 디코더(516), 및 임의의 다른 적절한 디바이스 중 하나 이상)는 프로세서(502) 및 SRAM(504)을 갖는 반도체 구조체(501)에 있을 수 있다. 즉, 일부 다른 실시예에 따르면 DRAM(512)의 주변 회로는 반도체 구조체(501 및 505) 모두에 분산될 수 있다. 일부 실시예에서, 주변 회로(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510)) 및 NAND 메모리(506)(예를 들어, NAND 메모리 셀의 어레이) 중 적어도 일부는 서로 다른 평면에서, 즉 서로 적층된다. 예를 들어, NAND 메모리(506)(예를 들어, NAND 메모리 셀의 어레이)는 칩 크기를 더 감소시키기 위해 주변 회로의 위 또는 아래에 형성될 수 있다. 일부 실시예에서, 주변 회로(예를 들어, 행 디코더(514), 열 디코더(516)) 및 DRAM(512)(예를 들어, DRAM 셀의 어레이) 중 적어도 일부는 서로 다른 평면에서, 즉 서로 적층된다. 예를 들어, DRAM(512)(예를 들어, DRAM 셀의 어레이)은 칩 크기를 더 감소시키기 위해 주변 회로 위 또는 아래에 형성될 수 있다. 유사하게, 일부 실시예에서, SRAM(504)(예를 들어, SRAM 셀의 어레이) 및 프로세서(502)의 적어도 일부는 서로 다른 평면에서, 즉 서로 적층된다. 예를 들어, SRAM(504)(예를 들어, SRAM 셀의 어레이)은 칩 크기를 더 감소시키기 위해 프로세서(502) 위 또는 아래에 형성될 수 있다.
도 6a는 일부 실시예에 따른 프로세서, SRAM, 및 주변 회로를 갖는 예시적인 반도체 구조체(601)의 개략적인 평면도를 예시한다. 반도체 구조체(601)는 도 4a 및 도 4ba 및 도 4b의 제3 반도체 구조체(406)의 일례일 수 있다. 반도체 구조체(601)는 SRAM(504)과 동일한 기판 상의 프로세서(502) 및 NAND 메모리(506) 및 DRAM(512) 둘 다의 주변 회로(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510), 행 디코더(514), 열 디코더(516))를 포함할 수 있고 SRAM(504) 및 주변 회로와 동일한 논리 프로세스를 사용하여 제조될 수 있다. 프로세서(502)는 몇 가지 예를 들면 CPU, GPU, DSP, 애플리케이션 프로세서, 베이스밴드 프로세서 중 하나 이상을 포함할 수 있다. SRAM(504) 및 주변 회로(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510), 행 디코더(514), 열 디코더(516))는 모두 프로세서(502) 외부에 배치될 수 있다. 예를 들어, 도 6a는 SRAM 셀의 어레이가 프로세서(502) 외부에 있는 반도체 구조체(601)의 복수의 개별 영역에 분포되어 있는 SRAM(504)의 예시적인 레이아웃을 도시한다. 반도체 구조체(601)는 NAND 메모리(506)를 제어 및 감지하기 위한 모든 주변 회로를 포함할 수 있으며, 예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510), 및 임의의 다른 적절한 장치를 포함한다. 반도체 구조체(601)는 또한 예를 들어 행 디코더(514), 열 디코더(516), 및 임의의 다른 적절한 장치를 포함하는 DRAM(512)을 제어 및 감지하기 위한 모든 주변 회로를 포함할 수 있다. 도 6a는 주변 회로들(예를 들어, 워드 라인 드라이버들(508), 페이지 버퍼들(510), 행 디코더들(514), 열 디코더들(516))의 예시적인 레이아웃을 도시하며, 여기서 주변 회로 및 SRAM(504)은 프로세서(502) 외부의 동일한 평면의 상이한 영역에 형성된다. 일부 실시예에서, 주변 회로(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510), 행 디코더(514), 열 디코더(516)), SRAM(504)(예를 들어, SRAM 셀의 어레이) 및 프로세서(502)는 서로 다른 평면에서, 즉 서로 적층된다. 예를 들어, SRAM(504)(예를 들어, SRAM 셀의 어레이)은 칩 크기를 더 감소시키기 위해 주변 회로 위 또는 아래에 형성될 수 있다.
도 6b는 일부 실시예에 따른 NAND 메모리를 갖는 예시적인 반도체 구조체(603)의 개략적인 평면도를 예시한다. 반도체 구조체(603)는 도 4a 및 도 4b의 제1 반도체 구조체(402)의 일례일 수 있다. 모든 주변 회로(예를 들어, 워드 라인 드라이버(508), 페이지 버퍼(510))를 반도체 구조체(603)로부터 멀리(예를 들어, 반도체 구조체(601)로) 이동함으로써, 반도체 구조체(603) 내의 NAND 메모리(506)의 크기(예를 들어, NAND 메모리 셀의 수)는 증가될 수 있다.
도 6c는 일부 실시예에 따른 DRAM을 갖는 예시적인 반도체 구조체(605)의 개략적인 평면도를 예시한다. 반도체 구조체(605)는 도 4a 및 도 4b의 제2 반도체 구조체(404)의 일례일 수 있다. 모든 주변 회로(예를 들어, 행 디코더(514), 열 디코더(516))를 반도체 구조체(605)로부터 멀리(예를 들어, 반도체 구조체(601)로) 이동함으로써, 반도체 구조체(605)에서 DRAM(512)의 크기(예를 들어, DRAM 셀의 수)는 증가될 수 있다.
도 7a는 일부 실시예에 따른 이종 메모리를 갖는 예시적인 반도체 디바이스(700)의 단면을 도시한다. 도 4a와 관련하여 위에서 설명된 반도체 디바이스(400)의 일례로서, 반도체 디바이스(700)는 제1 반도체 구조체(702), 제2 반도체 구조체(704), 및 제3 반도체 구조체(706)를 포함하는 본딩된 칩이며, 제1 및 제2 반도체 구조체(702, 704)는 제3 반도체 구조체(706) 위에 적층된다. 일부 실시예에 따르면, 제1 및 제3 반도체 구조체(702, 706)는 그 사이의 제1 본딩 인터페이스(708)에서 결합된다. 일부 실시예에 따르면, 제2 및 제3 반도체 구조체(704, 706)는 그 사이의 제2 본딩 인터페이스(710)에서 본딩된다. 제1 본딩 인터페이스(708) 및 제2 본딩 인터페이스(710)는 일부 실시예에 따라 예를 들어 제3 반도체 구조체(706)의 상부 표면에서 동일한 평면에 있다. 도 7a에 도시된 바와 같이, 제3 반도체 구조체(706)는 기판(712)을 포함할 수 있고, 이 기판(712)은 실리콘(예를 들어, 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI) 또는 기타 적절한 재료를 포함할 수 있다.
반도체 디바이스(700)의 제3 반도체 구조체(706)는 기판(712) 위의 디바이스 층(714)을 포함할 수 있다. 반도체 디바이스(700)의 구성 요소의 공간적 관계를 더 나타내기 위해 도 7a에 x-축 및 y-축이 추가되었다는 것에 주목한다. 기판(712)은 x-방향(측방향 또는 폭 방향)으로 측방향으로 연장되는 2개의 측방향 표면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. 본 명세서에 사용된 바와 같이, 하나의 구성 요소(예를 들어, 층 또는 장치)가 반도체 디바이스(예를 들어, 반도체 디바이스(700))의 다른 구성 요소(예를 들어, 층 또는 장치)의 "상", "위" 또는 "아래"에 있는지는 기판이 y-방향에서 반도체 디바이스의 가장 낮은 평면에 위치될 때 y-방향(수직 방향 또는 두께 방향)에서 반도체 디바이스(예를 들어, 기판(712))의 기판에 대해 결정된다. 공간적 관계를 기술하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
일부 실시예에서, 디바이스 층(714)은 프로세서(716) 및 기판(712) 위에 있고 프로세서(716) 외부에 있는 SRAM 셀(718)의 어레이를 포함한다. 일부 실시예에서, 디바이스 층(714)은 기판(712) 상의 및 프로세서 외부의 주변 회로(720)를 더 포함한다. 예를 들어, 주변 회로(720)는 후술하는 바와 같이 반도체 디바이스(700)의 NAND 메모리 및/또는 DRAM을 제어 및 감지하기 위한 주변 회로의 일부 또는 전체일 수 있다. 일부 실시예에서, 프로세서(716)는 위에서 상세히 설명된 바와 같이 임의의 적합한 특수 프로세서 및/또는 SoC를 형성하는 복수의 트랜지스터(722)를 포함한다. 일부 실시예에서, 트랜지스터(722)는 또한 예를 들어 반도체 디바이스(700)의 캐시 및/또는 데이터 버퍼로서 사용되는 SRAM 셀(718)의 어레이를 형성한다. 예를 들어, SRAM 셀(718)의 어레이는 내부 명령 캐시 및/또는 데이터 캐시로서 기능할 수 있다. SRAM 셀(718)의 어레이는 제3 반도체 구조체(706)의 복수의 개별 영역에 분포될 수 있다. 일부 실시예에서, 트랜지스터(722)는 주변 회로(720), 즉, 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 차지 펌프, 전류 또는 전압 기준, 또는 회로의 능동 소자 또는 수동 소자(예를 들어, 트랜지스터, 다이오드, 저항 또는 커패시터 등)을 포함하되 이에 제한되지 않는 NAND 메모리 및/또는 DRAM의 동작을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합-신호 제어 및 감지 회로를 더 형성한다.
트랜지스터(722)는 기판(712) "위에" 형성될 수 있으며, 여기서 트랜지스터(722)의 전체 또는 일부는 기판(712) 내에(예를 들어, 기판(712)의 상부 표면 아래)에 형성되거나 및/또는 기판(712) 바로 위에 형성된다. 절연 영역(예를 들어, 얕은 트렌치 절연(shallow trench isolation, STI)) 및 도핑 영역(예를 들어, 트랜지스터(722)의 소스 영역 및 드레인 영역)이 기판(712)에도 형성될 수 있다. 트랜지스터(722)는 일부 실시예에 따라 고급 논리 프로세스(예를 들어, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 고속이다.
일부 실시예에서, 반도체 디바이스(700)의 제3 반도체 구조체(706)는 프로세서(716) 및 SRAM 셀(718)의 어레이(및 존재한다면 주변 회로(720))로/로부터 전기 신호를 전달하기 위해 디바이스 층(714) 위에 상호접속 층(724)을 더 포함한다. 상호접속 층(724)은 측방향 상호접속 라인 및 수직 상호접속 액세스(비아) 콘택트를 포함하는 복수의 상호접속(본 명세서에서 "콘택트"로도 지칭됨)을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "상호접속"은 MEOL(middle-end-of-line) 상호접속 및 BEOL(back-end-of-line) 상호접속과 같은 임의의 적합한 유형의 상호접속을 광범위하게 포함할 수 있다. 상호접속 층(724)은 상호접속 라인 및 비아 콘택트가 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층("금속 간 유전체(IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 상호접속 층(724)은 다수의 ILD 층에서 상호접속 라인 및 비아 콘택트를 포함할 수 있다. 상호접속 층(724)의 상호접속 라인 및 비아 콘택트는 텅스텐(W), 코발트(Co), Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 상호접속 층(724)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 상수(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다. 일부 실시예에서, 디바이스 층(714)의 디바이스는 상호접속 층(724)의 상호접속을 통해 서로 전기적으로 연결된다. 예를 들어, SRAM 셀(718)의 어레이는 상호접속 층(724)을 통해 프로세서(716)에 전기적으로 접속될 수 있다.
도 7a에 도시된 바와 같이, 반도체 디바이스(700)의 제3 반도체 구조체(706)는 제1 및 제2 본딩 인터페이스(708, 710) 및 상호접속 층(724) 및 디바이스 층(714)(프로세서(716) 및 SRAM 셀(718)의 어레이 포함) 위의 본딩 레이어(726)를 더 포함할 수 있다. 본딩 레이어(726)는 복수의 본딩 콘택트(728) 및 유전체를 전기적으로 격리하는 본딩 콘택트(728)를 포함할 수 있다. 본딩 콘택트(728)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 본딩 레이어(726)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체(low-k dielectrics), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 콘택트(728) 및 본딩 레이어(726)의 주변 유전체는 하이브리드 본딩에 사용될 수 있다.
유사하게, 도 7a에 도시된 바와 같이, 반도체 디바이스(700)의 제1 반도체 구조체(702)는 또한 제1 본딩 인터페이스(708) 및 제3 반도체 구조체(706)의 본딩 레이어(726) 위의 본딩 레이어(730)를 포함할 수 있다. 본딩 콘택트(732)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 본딩 레이어(730)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 콘택트(732) 및 본딩 레이어(730)의 주변 유전체는 하이브리드 본딩에 사용될 수 있다. 일부 실시예에 따르면, 본딩 콘택트(732)는 제1 본딩 인터페이스(708)에서 일부 본딩 콘택트(728)(예를 들어, 제1 반도체 구조체(702) 바로 아래에 있는 제1 본딩 콘택트(728) 세트)과 접촉한다.
전술한 바와 같이, 제1 반도체 구조체(702)는 제1 본딩 인터페이스(708)에서 대면 방식으로 제3 반도체 구조체(706)의 상부에 본딩될 수 있다. 일부 실시예에서, 제1 본딩 인터페이스(708)는 본딩 레이어(730 및 726)는 직접 결합 기술(예를 들어, 솔더 또는 접착제와 같은 중간 층을 사용하지 않고 표면 사이에 결합 형성)인 하이브리드 결합("금속/유전체 하이브리드 결합"이라고도 함)의 결과로 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 얻을 수 있다. 일부 실시예에서, 제1 본딩 인터페이스(708)는 본딩 레이어(730, 726)가 만나 본딩되는 장소이다. 실제로, 제1 본딩 인터페이스(708)는 제3 반도체 구조체(706)의 본딩 레이어(726)의 상부 표면의 일부 및 제1 반도체 구조체(702)의 본딩 레이어(730)의 하부 표면의 일부를 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 반도체 디바이스(700)의 제1 반도체 구조체(702)는 전기 신호를 전달하기 위해 본딩 레이어(730) 위에 상호접속 층(734)을 더 포함한다. 상호접속 층(734)은 MEOL 상호접속 및 BEOL 상호접속과 같은 복수의 상호접속을 포함할 수 있다. 일부 실시예에서, 상호접속 층(734)의 상호접속은 또한 비트 라인 콘택트 및 워드 라인 콘택트와 같은 로컬 상호접속을 포함한다. 상호접속 층(734)은 상호접속 라인 및 비아 콘택트가 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호접속 층(734)의 상호접속 라인 및 비아 콘택트는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 상호접속 층(734)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
일부 실시예에서, 반도체 디바이스(700)의 제1 반도체 구조체(702)는 메모리 셀이 상호접속 층(734) 및 본딩 레이어(730) 위에 3D NAND 메모리 스트링(736)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치를 포함한다. 일부 실시예에 따르면, NAND 메모리 스트링(736)은 각각이 전도체 층 및 유전체 층을 포함하는 복수의 쌍을 통해 수직으로 연장된다. 적층되고 인터리브된 전도체 층 및 유전체 층은 또한 본 명세서에서 메모리 스택(738)으로 지칭된다. 일부 실시예에 따르면, 메모리 스택(738) 내의 인터리브된 전도체 층 및 유전 층은 수직 방향으로 교번한다. 다시 말해서, 메모리 스택(738)의 상부 또는 하부에 있는 것을 제외하고, 각각의 전도체 층은 양측에 2개의 유전층에 의해 인접할 수 있고, 각각의 유전층은 양측에 2개의 전도체 층에 의해 인접할 수 있다. 전도체 층은 각각 동일한 두께 또는 다른 두께를 가질 수 있다. 유사하게, 유전체 층은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 전도체 층은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료를 포함할 수 있다. 유전층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
일부 실시예에서, 각각의 3D NAND 메모리 스트링(736)은 반도체 채널 및 메모리 필름을 포함하는 "전하 트랩(charge trap)" 유형의 NAND 메모리 스트링이다. 일부 실시예에서, 반도체 채널은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름은 터널링층, 저장층("전하 트랩/저장층"으로도 알려짐), 및 차단층을 포함하는 복합 유전층이다. 각각의 3D NAND 메모리 스트링(736)은 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널, 터널링층, 저장층 및 메모리 막의 차단층이 기둥의 중심에서 외면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층(tunneling layer)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일례에서, 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 또는 탄탈륨 산화물(Ta2O5) 층 등과 같은 고유전율 유전체 층을 포함할 수 있다.
일부 실시예에서, 3D NAND 메모리 스트링(736)은 복수의 제어 게이트(각각 워드 라인의 일부임)를 더 포함한다. 메모리 스택(738)의 각 전도체 층은 3D NAND 메모리 스트링(736)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 일부 실시예에서, 각각의 3D NAND 메모리 스트링(736)은 수직 방향의 각각의 단부에 2개의 플러그(774, 740)를 포함한다. 플러그(774)는 반도체 층(742)으로부터 에피택셜 성장된 단결정 실리콘과 같은 반도체 재료를 포함할 수 있다. 플러그(774)는 3D NAND 메모리 스트링(736)의 소스 선택 게이트의 제어기로서 기능할 수 있다. 플러그(774)는 3D NAND 메모리 스트링(736)의 상부 단부에 있을 수 있고 반도체 층(742)과 접촉한다. 본 명세서에서 사용되는 바와 같이, 구성 요소(예를 들어, 3D NAND 메모리 스트링(736))의 "상부 단부"는 y-방향으로 기판(712)으로부터 더 멀리 떨어진 단부이고, 구성 요소(예를 들어, 3D NAND 메모리 스트링(736))의 "하부 단부"는 기판(712)이 반도체 디바이스(700)의 최하부 평면에 위치될 때 y-방향으로 기판(712)에 더 가까운 단부이다. 다른 플러그(740)는 반도체 재료(예를 들어, 폴리실리콘)를 포함할 수 있다. 제1 반도체 구조체(702)의 제조 동안 3D NAND 메모리 스트링(736)의 상단을 덮음으로써, 플러그(740)는 실리콘 산화물 및 실리콘 질화물과 같은 3D NAND 메모리 스트링(736)에 채워진 유전체의 에칭을 방지하기 위한 에칭 정지층으로서 기능할 수 있다. 일부 실시예에서, 플러그(740)는 3D NAND 메모리 스트링(736)의 드레인으로서 기능한다.
일부 실시예에서, 제1 반도체 구조체(702)는 메모리 스택(738) 및 3D NAND 메모리 스트링(736) 위에 배치된 반도체 층(742)을 더 포함한다. 반도체 층(742)은 메모리 스택(738) 및 3D NAND 메모리 스트링(736)이 형성되는 박형 기판일 수 있다. 일부 실시예에서, 반도체 층(742)은 플러그(774)가 에피택셜 성장될 수 있는 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(742)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(742)은 또한 격리 영역 및 도핑된 영역(예를 들어, 3D NAND 메모리 스트링(736)에 대한 어레이 공통 소스(ACS)로서 기능함, 도시되지 않음)을 포함할 수 있다. 절연 영역(도시되지 않음)은 도핑된 영역을 전기적으로 절연하기 위해 반도체 층(742)의 전체 두께 또는 두께의 일부에 걸쳐 연장될 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(738)과 반도체 층(742) 사이에 배치된다.
3D NAND 메모리 스트링(736)은 "차지 트랩" 유형의 3D NAND 메모리 스트링으로 제한되지 않고 다른 실시예에서 "플로팅 게이트" 유형의 3D NAND 메모리 스트링일 수 있다는 것이 이해된다. 또한 메모리 스택(738)은 단일 데크 구조를 갖는 것으로 제한되지 않고 3D NAND 메모리 스트링(736)의 전기적 연결을 위해 서로 다른 데크 사이에 인터-덱 플러그(inter-deck plug)가 있는 다중 데크 구조를 가질 수 있음을 이해해야 한다. 반도체 층(742)은 3D NAND 메모리 스트링의 "플로팅 게이트" 유형의 소스 플레이트로 폴리실리콘을 포함할 수 있다.
도 7a에 도시된 바와 같이, 반도체 디바이스(700)의 제1 반도체 구조체(702)는 반도체 층(742) 위에 패드-아웃 상호접속 층(744)을 더 포함할 수 있다. 패드-아웃 상호접속 층(744) 및 상호접속 층(734)은 반도체 층(742)의 대향 측면에 형성될 수 있다. 일부 실시예에서, 패드-아웃 상호접속 층(744)의 상호접속은 반도체 디바이스(700)와 외부 회로 사이에서, 예를 들어 패드-아웃 목적을 위한 전기 신호를 전달할 수 있다.
일부 실시예에서, 제1 반도체 구조체(702)는 패드-아웃 상호접속 층(744)과 상호접속 층(734, 724)을 전기적으로 연결하기 위해 반도체 층(742)을 통해 연장되는 하나 이상의 콘택트(748)를 더 포함한다. 그 결과, 프로세서(716) 및 SRAM 셀의 어레이 718(및 주변 회로(720)가 있는 경우)은 상호접속 층(734 및 724)은 물론 본딩 콘택트(732 및 728)를 통해 3D NAND 메모리 스트링(736)의 어레이에 전기적으로 연결될 수 있다. 또한, 프로세서(716), SRAM 셀(718)의 어레이, 및 3D NAND 메모리 스트링(736)은 콘택트(748) 및 패드-아웃 상호접속 층(744)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 7a에 도시된 바와 같이, 반도체 디바이스(700)의 제2 반도체 구조체(704)는 또한 제2 본딩 인터페이스(710) 및 제3 반도체 구조체(706)의 본딩 레이어(726) 위의 본딩 레이어(750)를 포함할 수 있다. 본딩 콘택트(752)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 본딩 레이어(750)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 콘택트(752) 및 본딩 레이어(750)의 주변 유전체는 하이브리드 본딩에 사용될 수 있다. 일부 실시예에 따르면, 본딩 콘택트(752)은 제2 본딩 인터페이스(710)에서 일부 본딩 콘택트(728)(예를 들어, 제2 반도체 구조체(704) 바로 아래의 제2 본딩 콘택트(728) 세트)와 접촉한다.
전술한 바와 같이, 제2 반도체 구조체(704)는 제3 반도체 구조체(706)의 상부에 본딩된 제1 반도체 구조체(702) 옆의 제2 본딩 인터페이스(710)에서 대면 방식으로 제3 반도체 구조체(706)의 상부에 접합될 수 있다. 그 결과, 제1 및 제2 본딩 인터페이스(708, 710)는 예를 들어 제3 반도체 구조체(706)의 상부 표면 둘 다에서 동일한 평면에 있을 수 있다. 다시 말해서, 일부 실시예에 따르면, 제1 본딩 인터페이스(708)는 제2 본딩 인터페이스(710)와 동일 평면에 있다. 일부 실시예에서, 제2 본딩 인터페이스(710)는 하이브리드 본딩의 결과로서 본딩 레이어(750, 726) 사이에 배치된다. 일부 실시예에서, 제2 본딩 인터페이스(710)는 본딩 레이어(750, 726)가 만나 본딩되는 장소이다. 실제로, 제2 본딩 인터페이스(710)는 제3 반도체 구조체(706)의 본딩 레이어(726)의 상부 표면의 일부 및 제2 반도체 구조체(704)의 본딩 레이어(750)의 하부 표면의 일부를 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 반도체 디바이스(700)의 제2 반도체 구조체(704)는 전기 신호를 전달하기 위해 본딩 레이어(750) 위에 상호접속 층(754)을 더 포함한다. 상호접속 층(754)은 MEOL 상호접속 및 BEOL 상호접속과 같은 복수의 상호접속을 포함할 수 있다. 일부 실시예에서, 상호접속 층(754)의 상호접속은 또한 비트 라인 콘택트 및 워드 라인 콘택트와 같은 로컬 상호접속을 포함한다. 상호접속 층(754)은 상호접속 라인 및 비아 콘택트가 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호접속 층(754)의 상호접속 라인 및 비아 콘택트는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 상호접속 층(754)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
반도체 디바이스(700)의 제2 반도체 구조체(704)는 상호접속 층(754) 및 본딩 레이어(750) 위에 DRAM 셀(756)의 어레이를 더 포함할 수 있다. 일부 실시예에서, 각각의 DRAM 셀(756)은 DRAM 선택 트랜지스터(758) 및 커패시터(760)를 포함한다. DRAM 셀(756)은 하나의 트랜지스터와 하나의 커패시터로 구성된 1T1C 셀이 될 수 있다. DRAM 셀(756)은 2T1C 셀, 3T1C 셀 등과 같은 임의의 적절한 구성일 수 있다는 것이 이해된다. 일부 실시예에서, DRAM 선택 트랜지스터(758)는 DRAM의 전체 또는 일부가 반도체 층(762) "위에" 형성된다. 선택 트랜지스터(758)는 반도체 층(762)(예를 들어, 반도체 층(762)의 상부 표면 아래) 및/또는 반도체 층(762) 바로 위에 형성된다. 선택 트랜지스터(758)는 반도체 층(762)에도 형성될 수 있다. 일부 실시예에서, 캐패시터(760)는 DRAM 선택 트랜지스터(758) 아래에 배치된다. 각 캐패시터(760)는 2개의 전극을 포함하고, 그 중 하나는 일부 실시예에 따라 각각의 DRAM 선택 트랜지스터(758)의 하나의 노드에 전기적으로 연결된다. 일부 실시예에 따르면, 각각의 DRAM 선택 트랜지스터(758)의 다른 노드는 DRAM의 비트 라인(764)에 전기적으로 연결된다. 각각의 커패시터(760)의 다른 전극은 공통 플레이트(766), 예를 들어 공통 접지에 전기적으로 연결될 수 있다. DRAM 셀(756)의 구조 및 구성이 도 7의 예에 제한되지 않으며, 임의의 적절한 구조 및 구성을 포함할 수 있다는 것이 이해된다. 예를 들어, 캐패시터(760)는 평면 캐패시터, 스택 캐패시터, 다중 핀 캐패시터, 실린더 캐패시터, 트렌치 캐패시터, 또는 기판-판 캐패시터일 수 있다.
일부 실시예에서, 제2 반도체 구조체(704)는 DRAM 셀(756)의 어레이 위에 배치되고 이와 접촉하는 반도체 층(762)을 더 포함한다. 반도체 층(762)은 DRAM 선택 트랜지스터(758)가 형성되는 박형 기판일 수 있다. 일부 실시예에서, 반도체 층(762)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(762)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 실리사이드 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(762)은 또한 (예를 들어, DRAM 선택 트랜지스터(758)의 소스 및 드레인으로서) 분리 영역 및 도핑 영역을 포함할 수 있다.
도 7a에 도시된 바와 같이, 반도체 디바이스(700)의 제2 반도체 구조체(704)는 반도체 층(762) 위에 패드-아웃 상호접속 층(768)을 더 포함할 수 있다. 패드-아웃 상호접속 층(768) 및 상호접속 층(754)은 반도체 층(762)의 대향 측면에 형성될 수 있다. 일부 실시예에서, 패드-아웃 상호접속 층(768)의 상호접속은 반도체 디바이스(700)와 외부 회로 사이에서, 예를 들어 패드-아웃 목적을 위한 전기 신호를 전달할 수 있다.
일부 실시예에서, 제2 반도체 구조체(704)는 패드-아웃 상호접속 층(768)과 상호접속 층(754, 724)을 전기적으로 연결하기 위해 반도체 층(762)을 통해 연장되는 하나 이상의 콘택트(772)를 더 포함한다. 그 결과, 프로세서(716) 및 SRAM 셀의 어레이 718(및 존재하는 경우 주변 회로(720))은 상호접속 층(754 및 724)과 본딩 콘택트(752 및 728)을 통해 DRAM 셀(756)의 어레이에 전기적으로 연결될 수 있다. 또한, 제1 반도체 구조체(702)의 3D NAND 메모리 스트링(736)의 어레이는 본딩 콘택트(732, 728, 752) 뿐만 아니라 상호접속 층(734, 724, 754)을 통해 제2 반도체 구조체(704)의 DRAM 셀의 어레이(756)에 전기적으로 연결된다. 또한, 프로세서(716), SRAM 셀의 어레이(718), 및 DRAM 셀의 어레이 756은 콘택트(772) 및 패드 아웃 상호 연결층(768)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 7b는 일부 실시예에 따른 이종 메모리를 갖는 다른 예시적인 반도체 디바이스(701)의 단면을 도시한다. 도 4b와 관련하여 위에서 설명된 반도체 디바이스(401)의 일례로서, 반도체 디바이스(701)는 제1 반도체 구조체(703) 및 제2 반도체 구조체(705) 위에 적층된 제3 반도체 구조체(707)를 포함하는 본딩된 칩이다. 도 7a에서 전술한 반도체 디바이스(700)와 유사하게, 반도체 디바이스(701)는 프로세서 및 SRAM을 포함하는 제3 반도체 구조체(707), NAND 메모리를 포함하는 제1 반도체 구조체(703), 및 DRAM을 포함하는 제2 반도체 구조체(705)가 개별적으로 형성되고 제1 본딩 인터페이스(709) 및 제2 본딩 인터페이스(711)에서 대면 방식으로 각각 본딩되는 접합 칩(bonded chip)의 예를 나타낸다. 프로세서 및 SRAM을 포함하는 제3 반도체 구조체(706)가 NAND 메모리를 포함하는 제1 반도체 구조체(702) 및 DRAM을 포함하는 제2 반도체 구조체(704) 아래에 있는 도 7a에서 전술한 반도체 디바이스(700)와는 달리, 도 7b에서의 반도체 디바이스(701)는 제1 반도체 구조체(703) 및 제2 반도체 구조체(705) 위에 배치된 제3 반도체 구조체(707)를 포함한다. 두 반도체 디바이스(700, 701) 모두에서 유사한 구조(예를 들어, 재료, 제조 공정, 기능 등)의 자세한 내용은 이하에서 반복되지 않을 수 있음을 이해해야 한다.
반도체 디바이스(701)의 제1 반도체 구조체(703)는 기판(713) 및 기판(713) 위의 인터리브된 전도체 층 및 유전체 층을 포함하는 메모리 스택(715)을 포함할 수 있다. 각각의 3D NAND 메모리 스트링(717)은 반도체 채널 및 메모리 필름을 포함할 수 있다. 각각의 3D NAND 메모리 스트링(717)은 각각의 하단 및 상단에 2개의 플러그(719, 721)를 더 포함한다. 3D NAND 메모리 스트링(717)은 "충전 트랩" 유형의 3D NAND 메모리 스트링 또는 "플로팅 게이트(floating gate)" 유형의 3D NAND 메모리 스트링일 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(715)과 기판(713) 사이에 배치된다.
일부 실시예에서, 반도체 디바이스(701)의 제1 반도체 구조체(703)는 또한 메모리 스택(715) 및 3D NAND 메모리 스트링(717) 위의 상호접속 층(723)을 포함하여 3D NAND 메모리 스트링(717)과 전기 신호를 전달한다. 상호접속 층(723)은 상호접속 라인 및 비아 콘택트를 포함하는 복수의 상호접속을 포함할 수 있다. 일부 실시예에서, 상호접속 층(723)의 상호접속은 또한 비트 라인 콘택트 및 워드 라인 콘택트와 같은 로컬 상호접속을 포함한다. 일부 실시예에서, 반도체 디바이스(701)의 제1 반도체 구조체(703)는 제1 본딩 인터페이스(709) 및 상호접속 층(723) 및 메모리 스택(715)(이를 관통하는 3D NAND 메모리 스트링(717) 포함) 위의 본딩 레이어(725)를 더 포함한다. 본딩 레이어(725)는 복수의 본딩 콘택트(727) 및 본딩 콘택트(727)를 둘러싸고 전기적으로 격리하는 유전체를 포함할 수 있다.
반도체 디바이스(701)의 제2 반도체 구조체(705)는 기판(729) 및 기판(729) 상의 DRAM 셀(731)의 어레이를 포함할 수 있다. 도 7b에는 기판(713) 및 기판(729)이 두 개의 별도 기판으로 도시되어 있으나, 일부 실시예에서 기판(713, 729)은 단일의 연속 기판일 수 있다는 것이 이해된다. 일부 실시예에서, 또 다른 단일 연속 기판(예를 들어, 도시되지 않음)이 기판(713) 및 기판(729) 아래에 형성되고 기판(713 및 729)에 본딩되어 반도체 디바이스(701)에 대한 추가 지지를 제공할 수 있다는 것이 추가로 이해된다.
일부 실시예에서, 각각의 DRAM 셀(731)은 DRAM 선택 트랜지스터(733) 및 커패시터(735)를 포함한다. DRAM 셀(731)은 하나의 트랜지스터와 하나의 커패시터로 구성된 1T1C 셀일 수 있다. DRAM 셀(731)은 2T1C 셀, 3T1C 셀 등과 같은 임의의 적절한 구성일 수 있다는 것이 이해된다. 일부 실시예에서, DRAM 선택 트랜지스터(733)는 기판(729) "위에" 형성되는데, 여기서 DRAM 선택 트랜지스터(733)의 전체 또는 일부가 기판(729)에 형성되거나 및/또는 기판(729) 바로 위에 형성된다. 일부 실시예에서, 커패시터(735)는 DRAM 선택 트랜지스터(733) 위에 배치된다. 각 커패시터(735)는 2개의 전극을 포함하며, 그 중 하나는 일부 실시예에 따라 각각의 DRAM 선택 트랜지스터(733)의 한 노드에 전기적으로 연결된다. 일부 실시예에 따르면, 각 DRAM 선택 트랜지스터(733)의 다른 노드는 DRAM의 비트 라인(737)에 전기적으로 연결된다. 각 커패시터(735)의 다른 전극은 공통 플레이트(739), 예를 들어 공통 접지에 전기적으로 연결될 수 있다. DRAM 셀(731)의 구조 및 구성은 도 7b의 예에 제한되지 않는다는 것이 이해되며 임의의 적절한 구조 및 구성을 포함할 수 있다.
일부 실시예에서, 반도체 디바이스(701)의 제2 반도체 구조체(705)는 DRAM 셀(731)의 어레이로 및 그로부터 전기 신호를 전달하기 위해 DRAM 셀(731)의 어레이 위에 상호접속 층(741)을 포함한다. 상호접속 층(741)은 복수의 상호접속을 포함할 수 있고 이는 상호접속 라인과 비아 콘택트를 포함한다. 일부 실시예에서, 상호접속 층(741)의 상호접속은 또한 비트 라인 콘택트 및 워드 라인 콘택트와 같은 로컬 상호접속을 포함한다. 일부 실시예에서, 반도체 디바이스(701)의 제2 반도체 구조체(705)는 제2 본딩 인터페이스(711) 및 상호접속 층(741) 및 DRAM 셀(731)의 어레이 위에 본딩 레이어(743) 및 전기적으로 절연되는 본딩 콘택트(745)를 더 포함한다.
도 7b에 도시된 바와 같이, 반도체 디바이스(701)의 제3 반도체 구조체(707)는 제1 본딩 인터페이스(709) 및 제2 본딩 인터페이스(711) 및 제1 반도체 구조체(703)의 본딩 레이어(725) 및 제2 반도체 구조체(705)의 본딩 레이어(743) 위의 다른 본딩 레이어(747)를 포함할 수 있다. 본딩 레이어(747)는 복수의 본딩 콘택트(749) 및 본딩 콘택트(749)를 둘러싸고 전기적으로 격리하는 유전체를 포함할 수 있다. 일부 실시예에 따르면, 일부 본딩 콘택트(749)(예를 들어, 제1 반도체 구조체(703) 바로 위의 본딩 콘택트(749)의 제1 세트)는 제1 본딩 인터페이스(709)에서 본딩 콘택트(727)와 접촉한다. 일부 실시예에 따르면, 일부 본딩 콘택트(749)(예를 들어, 제2 반도체 구조체(705) 바로 위의 본딩 콘택트(749)의 제2 세트)는 제2 본딩 인터페이스(711)에서 본딩 콘택트(745)와 접촉한다. 제1 및 제2 본딩 인터페이스(709, 711)는 예를 들어, 제3 반도체 구조체(707)의 바닥 표면 둘 다에서 동일한 평면에 있을 수 있다. 즉, 일부 실시예에 따르면, 제1 본딩 인터페이스(709)는 제2 본딩 인터페이스(711)와 동일 평면에 있다. 일부 실시예에서, 반도체 디바이스(701)의 제3 반도체 구조체(707)는 또한 전기 신호를 전달하기 위해 본딩 레이어(747) 위에 상호접속 층(751)을 포함한다. 상호접속 층(751)은 상호접속 라인 및 비아 콘택트를 포함하는 복수의 상호접속을 포함할 수 있다.
반도체 디바이스(701)의 제3 반도체 구조체(707)는 상호접속 층(751) 및 본딩 레이어(747) 위에 디바이스 층(753)을 더 포함할 수 있다. 일부 실시예에서, 디바이스 층(753)은 상호접속 층(751) 및 본딩 레이어(747) 위의 프로세서(755), 및 어레이를 포함한다. 일부 실시예에서, 디바이스 층(753)은 상호접속 층(751) 및 본딩 레이어(747) 위에 있고 프로세서(755) 외부에 있는 주변 회로(759)를 더 포함한다. 예를 들어, 주변 회로 759는 3D NAND 메모리 스트링(717)의 어레이 및/또는 DRAM 셀(731)의 어레이를 제어하고 감지하기 위한 주변 회로의 일부 또는 전체일 수 있다. 일부 실시예에서, 디바이스 층(753)의 장치는 내부의 상호 연결을 통해 서로 전기적으로 연결된다. 예를 들어, SRAM 셀(757)의 어레이는 상호접속 층(751)을 통해 프로세서(755)에 전기적으로 연결될 수 있다.
일부 실시예에서, 프로세서(755)는 임의의 적합한 특수 프로세서 및/또는 SoC를 형성하는 복수의 트랜지스터(761)를 포함한다. 트랜지스터(761)는 반도체 층(763) "위에" 형성될 수 있으며, 여기서 트랜지스터(761)의 전체 또는 일부는 반도체 층(763) 내에 및/또는 반도체 층(763) 바로 위에 형성된다. 트랜지스터(761)의 소스 영역 및 드레인 영역은 반도체 층(763)에도 형성될 수 있다. 트랜지스터(761)는 또한 SRAM 셀(757)(및 존재한다면 주변 회로(759))의 어레이를 형성할 수 있다. 일부 실시예에 따르면, 트랜지스터(761)는 고급 논리 프로세스(예를 들어, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 고속이다.
일부 실시예에서, 제3 반도체 구조체(707)는 소자 층(753) 위에 배치된 반도체 층(763)을 더 포함한다. 반도체 층(763)은 프로세서(755) 및 SRAM 셀(757)의 어레이 위에 있고 이와 접촉할 수 있다. 반도체 층(763)은 위의 박형 기판일 수 있다. 트랜지스터(761)가 형성된다. 일부 실시예에서, 반도체 층(763)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(763)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(763)은 또한 격리 영역 및 도핑 영역을 포함할 수 있다.
도 7b에 도시된 바와 같이, 반도체 디바이스(701)의 제3 반도체 구조체(707)는 반도체 층(763) 위에 패드-아웃 상호접속 층(765)을 더 포함할 수 있다. 일부 실시예에서, 패드-아웃 상호접속 층(765)의 상호접속은 예를 들어 패드-아웃 목적을 위해 반도체 디바이스(701)와 외부 회로 사이에서 전기 신호를 전달할 수 있다. 일부 실시예에서, 제3 반도체 구조체(707)는 패드-아웃 상호접속 층(765)과 상호접속 층(751, 723, 741)을 전기적으로 연결하기 위해 반도체 층(763)을 통해 연장되는 하나 이상의 콘택트(769)를 더 포함한다. 그 결과, 프로세서(755) 및 SRAM 셀(757)의 어레이 (및 주변 회로(759), 존재하는 경우)는 상호접속 층(751 및 723)은 물론 본딩 콘택트(749 및 727)를 통해 3D NAND 메모리 스트링(717)의 어레이에 전기적으로 연결될 수 있고, 프로세서(755) 및 SRAM 셀(757)의 어레이(및 주변 회로(759), 존재하는 경우) 또한 본딩 콘택트(749, 745)뿐만 아니라 상호접속 층(751, 741)을 통해 DRAM 셀(731) 어레이에 전기적으로 연결될 수 있다.
또한, 제1 반도체 구조체(703)의 3D NAND 메모리 스트링(717) 어레이는 상호접속 층(723, 751, 741) 뿐만 아니라 본딩 콘택트(727, 749, 745)를 통해 제2 반도체 구조체(705)의 DRAM 셀(731)의 어레이에 전기적으로 연결된다. 또한, 프로세서(755), 어레이 SRAM 셀(757), 3D NAND 메모리 스트링(717)의 어레이, 및 DRAM 셀(731)의 어레이는 콘택트(769) 및 패드-아웃 상호접속 층(765)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 8a 및 도 8b는 일부 실시예에 따른 프로세서, SRAM, 및 주변 회로를 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다. 도 9a 및 도 9b는 일부 실시예에 따른 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다. 도 10a 내지 도 10c는 일부 실시예에 따른 DRAM 셀을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다. 도 11a 및 도 11b는 일부 실시예에 따른 이종 메모리를 갖는 예시적인 반도체 디바이스를 형성하기 위한 제조 공정을 도시한다. 도 12a 내지 도 12c는 일부 실시예에 따른 예시적인 반도체 구조체를 다이싱 및 본딩하기 위한 제조 프로세스를 도시한다. 도 13a 내지 도 13d는 일부 실시예에 따른 예시적인 반도체 구조체를 본딩 및 다이싱하기 위한 제조 프로세스를 도시한다. 도 16a 및 도 16b는 일부 실시예에 따른 이종 메모리를 갖는 반도체 디바이스를 형성하기 위한 예시적인 방법(1600)의 흐름도를 도시한다. 도 17a 및 도 17b는 일부 실시예에 따른 이종 메모리를 갖는 반도체 디바이스를 형성하기 위한 다른 예시적인 방법(1700)의 흐름도를 도시한다. 도 8a, 8b, 9a, 9b, 10a-10c, 11a, 11b, 12a-12c, 13a-13d, 16a, 16b, 17a, 17b에 도시된 반도체 디바이스의 예는 도 7a 및 도 7b에 도시된 반도체 디바이스(700, 701)를 포함한다. 도 8a, 8b, 9a, 9b, 10a-10c, 11a, 11b, 12a-12c, 13a-13d, 16a, 16b, 17a, 17b를 함께 설명한다. 방법(1600 및 1700)에 도시된 동작은 전체가 아니며 다른 동작도 예시된 동작 중 임의의 것 이전, 이후 또는 사이에 수행될 수 있음을 이해해야 한다. 또한, 일부 동작은 동시에 수행될 수도 있고, 도 16a, 16b, 17a 및 17b에 도시된 것과 다른 순서로 수행될 수도 있다.
도 9a 및 도 9b에 도시된 바와 같이, 3D NAND 메모리 스트링의 어레이 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 레이어를 포함하는 제1 반도체 구조체가 형성된다. 도 10a 내지 도 10c에 도시된 바와 같이, DRAM 셀의 어레이 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 레이어를 포함하는 제2 반도체 구조체가 형성된다. 도 8a 및 도 8b에 도시된 바와 같이, 프로세서, SRAM 셀의 어레이, 주변 회로, 및 복수의 제3 본딩 콘택트를 포함하는 제3 본딩 레이어를 포함하는 제3 반도체 구조체가 형성된다. 도 11a 및 도 11b에 도시된 바와 같이, 제3 반도체 구조체와 제1 및 제2 반도체 구조체 각각은 대면 방식으로 본딩되어, 제1 본딩 콘택트가 제1 본딩에서 제3 본딩 콘택트의 제1 세트와 접촉한다. 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다.
도 16a에 도시된 바와 같이, 방법(1600)은 복수의 제1 반도체 구조체가 제1 웨이퍼 상에 형성되는 동작(1602)에서 시작한다. 제1 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 레이어를 포함한다. 제1 웨이퍼는 실리콘 웨이퍼일 수 있다. 일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이가 제1 웨이퍼 상에 형성된다. NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링의 어레이일 수 있다. 일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이의 주변 회로가 또한 제1 웨이퍼 상에 형성된다.
도 12a에 도시된 바와 같이, 복수의 제1 반도체 구조체(1204)가 제1 웨이퍼(1202) 상에 형성된다. 제1 웨이퍼(1202)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 제1 웨이퍼(1202)의 각각의 샷은 일부 실시예에 따라 하나 이상의 제1 반도체 구조체(1204)를 포함한다. 도 9a 및 도 9b는 제1 반도체 구조체(1204)의 형성의 일례를 도시한다.
일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, 메모리 스택이 제1 웨이퍼 위에 형성되고, 메모리 스택을 통해 수직으로 연장하는 3D NAND 메모리 스트링의 어레이가 형성된다. 도 9a에 도시된 바와 같이, 인터리빙된 희생층(도시되지 않음) 및 유전층(908)이 (제1 웨이퍼(1202), 예를 들어, 실리콘 웨이퍼의 일부로서) 실리콘 기판(902) 위에 형성된다. 인터리빙된 희생 층 및 유전체 층(908)은 유전체 스택(도시되지 않음)을 형성할 수 있다. 일부 실시예에서, 각각의 희생 층은 실리콘 질화물의 층을 포함하고, 각각의 유전체 층(908)은 실리콘 산화물의 층을 포함한다. 인터리빙된 희생층 및 유전층(908)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 메모리 스택(904)은 게이트 교체 프로세스, 예를 들어 유전층(908)에 선택적인 희생층의 습식/건식 에칭을 사용하여 희생층을 전도체 층(906)으로 대체하고 생성된 리세스를 도체층(906)으로 채우는 것에 의해 형성될 수 있다. 그 결과, 메모리 스택(904)은 인터리브된 전도체 층(906) 및 유전체 층(908)을 포함할 수 있다. 일부 실시예에서, 각각의 전도체 층(906)은 텅스텐 층과 같은 금속 층을 포함한다. 메모리 스택(904)은 다른 실시예에서 게이트 교체 프로세스 없이 전도체 층(예를 들어, 도핑된 폴리실리콘 층) 및 유전체 층(예를 들어, 실리콘 산화물 층)을 교대로 증착함으로써 형성될 수 있다는 것이 이해된다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(904)과 실리콘 기판(902) 사이에 형성된다.
도 9a에 도시된 바와 같이, 3D NAND 메모리 스트링(910)은 실리콘 기판(902) 위에 형성되며, 이들 각각은 메모리 스택(904)의 인터리빙된 전도체 층(906) 및 유전체 층(908)을 통해 수직으로 연장된다. 일부 실시예에서, 3D NAND 메모리 스트링(910)을 형성하기 위한 제조 프로세스는 채널을 형성하는 것을 포함한다. DRIE(Deep Reactive-ion Etching)와 같은 건식 에칭/및 습식 에칭을 사용하여 메모리 스택(904)을 통해 실리콘 기판(902) 내로 홀을 형성한 후, 실리콘 기판(902)으로부터 채널 홀의 하부에 플러그(912)를 에피택셜 성장시킨다. 일부 실시예에서, 3D NAND 메모리 스트링(910)을 형성하기 위한 제조 프로세스는 또한 ALD, CVD, PVD, 또는 이들의 임의의 조합과 같은 박막 증착 프로세스를 사용하여 후속적으로 채널 홀을 메모리 필름(914)(예를 들어, 터널링 층, 저장 층, 및 차단 층) 및 반도체 층(916)과 같은 복수의 층으로 채우는 것을 포함한다. 일부 실시예에서, 3D NAND 메모리 스트링(910)을 형성하기 위한 제조 프로세스는 3D NAND 메모리 스트링(910)의 상단에서 리세스를 에칭함으로써 채널 홀의 상부에 또 다른 플러그(918)를 형성한 후 ALD, CVD, PVD 또는 이들의 임의의 조합과 같은 박막 증착 공정을 사용하는 반도체 재료로 리세스를 채우는 것을 더 포함한다.
방법(1600)은 도 16a에 도시된 바와 같이 동작(1604)으로 진행하며, 도 16a에서, 제1 상호접속 층이 NAND 메모리 셀의 어레이 위에 형성된다. 제1 상호접속 층은 하나 이상의 ILD 층에 제1 복수의 상호접속을 포함할 수 있다. 도 9b에 도시된 바와 같이, 상호접속 층(920)은 메모리 스택(904) 및 3D NAND 메모리 스트링(910)의 어레이 위에 형성될 수 있다. 상호접속 층(920)은 3D NAND 메모리 어레이와 전기적 연결을 만들기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 상호접속을 포함할 수 있다. 일부 실시예에서, 상호접속 층(920)은 다수의 프로세스에서 형성된 다수의 ILD 층 및 그 내부에 형성된 상호접속을 포함한다. 예를 들어, 상호접속 층(920)의 상호접속은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 상호접속을 형성하기 위한 제조 공정은 또한 포토리소그래피, 화학 기계 폴리싱(Chemical Mechanical Polishing, CMP), 습식/건식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전 물질을 포함할 수 있다. 도 9b에 도시된 ILD 층 및 상호접속은 집합적으로 상호접속 층(920)으로 통칭될 수 있다.
방법(1600)은 도 16a에 도시된 바와 같이 동작(1606)으로 진행하며, 도 16a에서, 제1 본딩 레이어가 제1 상호접속 층 위에 형성된다. 제1 본딩 레이어는 복수의 제1 본딩 콘택트를 포함할 수 있다. 도 9b에 도시된 바와 같이, 본딩 레이어(922)는 상호접속 층(920) 위에 형성된다. 본딩 레이어(922)는 유전체에 의해 둘러싸인 복수의 본딩 콘택트(924)를 포함할 수 있다. 일부 실시예에서, 유전층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 상호접속 층(920)의 상부 표면 상에 증착된다. 그런 다음, 패터닝 프로세스(예를 들어, 유전층 내의 유전 물질의 건식/습식 에칭 및 포토리소그래피)를 사용하여 유전층을 통해 콘택트 홀을 먼저 패터닝함으로써 유전층을 통해 그리고 상호접속 층(920)의 상호접속과 접촉하여 본딩 콘택트(924)가 형성될 수 있다. 콘택트 홀은 전도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예에서, 콘택트 홀을 채우는 것은 전도체를 증착하기 전에 접착(글루) 층, 배리어 층, 및/또는 시드 층을 증착하는 것을 포함한다.
방법(1600)은 도 16a에 도시된 바와 같이 동작(1608)으로 진행하며, 도 16a에서, 제1 웨이퍼는 제1 다이 중 적어도 하나가 제1 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제1 다이로 다이싱된다. 도 12a에 도시된 바와 같이, 제1 웨이퍼(1202)(도 12a에 도시됨)는 적어도 하나의 다이(1214)가 제1 반도체 구조체(1204)를 포함하도록 복수의 다이(1214)로 다이싱된다. 일부 실시예에서, 제1 웨이퍼(1202)의 각각의 샷은 스크라이빙을 따라 절단된다. 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 라인을 절단함으로써 각각의 다이(1214)가 된다. 다이(1214)는 제1 반도체 구조체(1204), 예를 들어 도 9b에 도시된 바와 같은 구조체를 포함한다.
방법(1600)은 도 16a에 도시된 바와 같이 동작(1610)으로 진행하며, 도 16a에서, 복수의 제2 반도체 구조체가 제2 웨이퍼 상에 형성된다. 제2 반도체 구조체 중 적어도 하나는 DRAM 셀의 어레이 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 레이어를 포함한다. 제2 웨이퍼는 실리콘 웨이퍼일 수 있다. 일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, DRAM 셀의 어레이가 제2 웨이퍼 상에 형성된다. 일부 실시예에서, DRAM 셀의 어레이를 형성하기 위해 복수의 트랜지스터가 제2 웨이퍼 상에 형성되고 복수의 커패시터가 트랜지스터의 적어도 일부와 접촉하여 그 위에 형성된다. 일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, DRAM 셀의 어레이의 주변 회로가 또한 제2 웨이퍼 상에 형성된다.
도 12a에 도시된 바와 같이, 복수의 제2 반도체 구조체(1208)가 제2 웨이퍼(1206) 상에 형성된다. 제2 웨이퍼(1206)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 제2 웨이퍼(1206)의 각각의 샷은 일부 실시예에 따라 하나 이상의 제2 반도체 구조체(1208)를 포함한다. 도 10a 내지 도 10c는 제2 반도체 구조체(1208)의 형성의 일례를 도시한다.
도 10a에 도시된 바와 같이, 복수의 트랜지스터(1004)는 실리콘 기판(1002)(제2 웨이퍼(1206)의 일부로서, 예를 들어, 실리콘 웨이퍼) 상에 형성된다. 트랜지스터(1004)는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP, 및 임의의 다른 적절한 프로세스를 포함하지만 이에 제한되지 않는 복수의 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 도핑된 영역은 예를 들어 트랜지스터(1004)의 소스 및/또는 드레인 영역으로서 기능하는 이온 주입 및/또는 열 확산에 의해 실리콘 기판(1002)에 형성된다. 일부 실시예에서, 격리 영역(예를 들어, STI)은 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(1002)에도 형성된다.
도 10b에 도시된 바와 같이, 복수의 커패시터(1006)가 트랜지스터(1004), 즉 DRAM 선택 트랜지스터(1004)와 접촉하여 상부에 형성된다. 예를 들어 커패시터(1006)의 하나의 전극을 각각의 DRAM 선택 트랜지스터(1004)의 하나의 노드와 전기적으로 연결함으로써 1T1C 메모리 셀을 형성하기 위해, 각각의 커패시터(1006)는 각각의 DRAM 선택 트랜지스터(1004)와 정렬되도록 포토리소그래피에 의해 패터팅될 수 있다. 일부 실시예에서, DRAM 선택 트랜지스터(1004) 및 커패시터(1006)를 전기적으로 연결하기 위해 마찬가지로 비트 라인(1007) 및 공통 플레이트(1009)가 형성된다. 커패시터(1006)는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP, 및 임의의 다른 적절한 공정을 포함하지만 이에 국한되지 않는 복수의 공정에 의해 형성될 수 있다. 이에 의해 DRAM 셀(1008)의 어레이(각각 DRAM 선택 트랜지스터(1004) 및 커패시터(1006)를 가짐)가 형성된다.
방법(1600)은 도 16a에 도시된 바와 같이 동작(1612)으로 진행하며, 도 16a에서, 제2 상호접속 층이 DRAM 셀의 어레이 위에 형성된다. 제2 상호접속 층은 하나 이상의 ILD 층에 제2 복수의 상호접속부를 포함할 수 있다. 도 10c에 도시된 바와 같이, 상호접속 층(1014)은 DRAM 셀(1008)의 어레이 위에 형성될 수 있다. 상호접속 층(1014)은 DRAM 셀(1008)의 어레이와 전기적 접속을 만들기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 상호접속을 포함할 수 있다. 층(1014)은 다수의 ILD 층 및 그 내부에 다수의 프로세스에서 형성된 상호접속부를 포함한다. 예를 들어, 상호접속 층(1014)의 상호접속은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 상호접속을 형성하기 위한 제조 프로세스는 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 프로세스를 또한 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전 물질을 포함할 수 있다. 도 10c에 도시된 ILD 층 및 상호접속은 집합적으로 상호접속 층(1014)으로 통칭될 수 있다.
방법(1600)은 도 16a에 도시된 바와 같이 동작(1614)으로 진행하며, 도 16a에서, 제2 본딩 레이어가 제2 상호접속 층 위에 형성된다. 제2 본딩 레이어는 복수의 제2 본딩 콘택트를 포함할 수 있다. 도 10c에 도시된 바와 같이, 본딩 레이어(1016)는 상호접속 층(1014) 위에 형성된다. 본딩 레이어(1016)는 유전체에 의해 둘러싸인 복수의 본딩 콘택트(1018)를 포함할 수 있다. 일부 실시예에서, 유전층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 상호접속 층(1014)의 상부 표면 상에 증착된다. 그런 다음, 패터닝 프로세스(예를 들어, 포토리소그래피 및 유전층 내의 유전 물질의 건식/습식 에칭)를 사용하여 유전층을 통해 콘택트 홀을 먼저 패터닝함으로써 유전층을 통해 그리고 상호접속 층(1014)의 상호접속부와 접촉하여 본딩 콘택트(1018)가 형성될 수 있다. 콘택트 홀은 전도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예에서, 콘택트 홀을 채우는 것은 전도체를 증착하기 전에 접착(글루) 층, 배리어 층, 및/또는 시드 층을 증착하는 것을 포함한다.
방법(1600)은 도 16a에 도시된 바와 같이 동작(1616)으로 진행하며, 도 16a에 도시된 바와 같이, 제2 웨이퍼는 복수의 제2 다이로 다이싱되어, 제2 다이 중 적어도 하나는 제2 반도체 구조체 중 적어도 하나를 포함한다. 도 12b에 도시된 바와 같이, 제2 웨이퍼(1206)(도 12a에 도시된 바와 같음)는 적어도 하나의 다이(1216)가 제2 반도체 구조체(1208)를 포함하도록 복수의 다이(1216)로 다이싱된다. 일부 실시예에서, 제2 웨이퍼(1206)의 각각의 샷은 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 스크라이빙 라인을 따라 제2 웨이퍼(1206)로부터 절단되고, 이에 의해 각각의 다이(1216)가 된다. 다이(1216)는 제2 반도체 구조체(1208), 예를 들어, 도 10c에 도시된 바와 같은 구조체를 포함한다.
방법(1600)은 도 16b에 도시된 바와 같이 동작(1618)으로 진행하며, 도 16b에서, 복수의 제3 반도체 구조체가 제3 웨이퍼 상에 형성된다. 제3 반도체 구조체 중 적어도 하나는 프로세서, SRAM 셀의 어레이, 및 복수의 제3 본딩 콘택트를 포함하는 제3 본딩 레이어를 포함한다. 제3 웨이퍼는 실리콘 웨이퍼일 수 있다. 일부 실시예에서, 복수의 제3 반도체 구조체를 형성하기 위해, 프로세서 및 SRAM 셀의 어레이가 제3 웨이퍼 상에 형성된다. 일부 실시예에서, 프로세서 및 SRAM 셀의 어레이를 형성하기 위해, 복수의 트랜지스터가 제3 웨이퍼 상에 형성된다. 일부 실시예에서, 복수의 제3 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이 또는 DRAM 셀의 어레이 중 적어도 하나의 주변 회로가 또한 제3 웨이퍼 상에 형성된다.
도 12b에 도시된 바와 같이, 복수의 제3 반도체 구조체(1212)가 제3 웨이퍼(1210) 상에 형성된다. 제3 웨이퍼(1210)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 제3 웨이퍼(1210)의 각각의 샷은 일부 실시예에 따라 하나 이상의 제3 반도체 구조체(1212)를 포함한다. 도 8a 및 도 8b는 제3 반도체 구조체(1212)의 형성의 일례를 도시한다.
도 8a에 도시된 바와 같이, 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 및 기타 적절한 프로세스을 포함하지만 이에 제한되지 않는 복수의 공정에 의해 실리콘 기판(802) 상에 복수의 트랜지스터(804)가 (제3 웨이퍼(1210), 예를 들어, 실리콘 웨이퍼의 일부로서) 형성된다. 일부 실시예에서, 도핑된 영역은 예를 들어 트랜지스터(804)의 소스 영역 및/또는 드레인 영역으로서 기능하는 이온 주입 및/또는 열 확산에 의해 실리콘 기판(802)에 형성된다. 또한 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(802)에 형성된다. 트랜지스터(804)는 실리콘 기판(802) 상에 디바이스 층(806)을 형성할 수 있다. 일부 실시예에서, 디바이스 층(806)은 프로세서(808), SRAM 셀의 어레이(810), 및 주변 회로(812)를 포함한다.
방법(1600)은 도 16b에 도시된 바와 같이 동작(1620)으로 진행하며, 도 16b에서, 제3 상호접속 층이 프로세서 및 SRAM 어레이 위에 형성된다. 제3 상호접속 층은 하나 이상의 ILD 층에 제3 복수의 상호접속부를 포함할 수 있다. 도 8b에 도시된 바와 같이, 상호접속 층(814)은 프로세서(808) 및 SRAM 셀(810)의 어레이를 포함하는 디바이스 층(806) 위에 형성될 수 있다. 상호접속 층(814)은 디바이스 층(806)과의 전기적 연결을 만들기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 상호접속을 포함할 수 있다. 일부 실시예에서, 상호접속 층(814)은 다수의 ILD 층 및 그 내부에 다수의 프로세스에서 형성된 상호접속을 포함한다. 예를 들어, 상호접속 층(814)의 상호접속은 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 상호접속을 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전 물질을 포함할 수 있다. 도 8b에 도시된 ILD 층 및 상호접속은 집합적으로 상호접속 층(814)으로 통칭될 수 있다.
방법(1600)은 도 16b에 도시된 바와 같이 동작(1622)으로 진행하며, 도 16b에 도시된 바와 같이, 제3 본딩 레이어가 제3 상호접속 층 위에 형성된다. 제3 본딩 레이어는 복수의 제3 본딩 콘택트를 포함할 수 있다. 도 8b에 도시된 바와 같이, 본딩 레이어(816)는 상호접속 층(814) 위에 형성된다. 본딩 레이어(816)는 유전체에 의해 둘러싸인 복수의 본딩 콘택트(818)를 포함할 수 있다. 일부 실시예에서, 유전층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 상호접속 층(814)의 상부 표면 상에 증착된다. 그런 다음, 패터닝 프로세스(예를 들어, 유전층 내의 유전 물질의 건식/습식 에칭 및 포토리소그래피)를 사용하여 유전층을 통해 콘택트 홀을 먼저 패터닝함으로써 유전층을 통해 그리고 상호접속 층(814)의 상호접속부와 접촉하여 본딩 콘택트(818)가 형성될 수 있다. 콘택트 홀은 도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예에서, 콘택트 홀을 채우는 것은 전도체를 증착하기 전에 배리어 층, 접착 층, 및/또는 시드 층을 증착하는 것을 포함한다.
방법(1600)은 도 16b에 도시된 바와 같이 동작(1624)으로 진행하며, 도 16b에서, 제3 웨이퍼는 복수의 제3 다이로 다이싱되어, 제3 다이 중 적어도 하나는 제3 반도체 구조체 중 적어도 하나를 포함한다. 도 12b에 도시된 바와 같이, 제3 웨이퍼(1210)(도 12a에 도시된 바와 같음)는 적어도 하나의 다이(1218)가 제2 반도체 구조체(1212)를 포함하도록 복수의 다이(1218)로 다이싱된다. 일부 실시예에서, 제3 웨이퍼(1210)의 각각의 샷은 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 스크라이빙 라인(1210)을 따라 제3 웨이퍼(1210)로부터 절단되고, 이에 의해 각각의 다이(1218)가 된다. 다이(1218)는 제2 반도체 구조체(1212), 예를 들어 도 8b에 도시된 바와 같은 구조체를 포함한다.
방법(1600)은 도 16b에 도시된 바와 같이 동작(1626)으로 진행하며, 도 16b에 도시된 바와 같이, 제3 다이와 제1 다이 및 제2 다이 각각이 대면 방식으로 본딩되어, 제3 반도체 구조체가 제1 반도체 구조체 및 제2 반도체 구조체 각각에 본딩된다. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉하고, 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다. 본딩은 하이브리드 본딩일 수 있다. 일부 실시예에서, 제3 반도체 구조체는 본딩 후에 제1 반도체 구조체 및 제2 반도체 구조체 위에 있다. 일부 실시예에서, 제3 반도체 구조체는 본딩 후에 제1 반도체 구조체 및 제2 반도체 구조체 아래에 있다.
도 12c에 도시된 바와 같이, 다이(1218) 및 다이(1214, 1216) 각각은 제3 반도체 구조체(1212)가 제1 본딩 인터페이스(1220)에서 제1 반도체 구조체(1204)에 본딩되고 제2 본딩 인터페이스(1222)에서 제2 반도체 구조체(1208)에 본딩되도록 면대면 방식으로 본딩된다. 제1 및 제2 본딩 인터페이스(1220, 1222)는 동일한 평면에 있을 수 있다. 제3 반도체 구조체(1212)는 도 12c에 도시된 바와 같이 본딩 후에 제1 및 제2 반도체 구조체(1204, 1208) 아래에 있지만, 제3 반도체 구조체(1212)는 일부 실시예에서 본딩 후에 제1 및 제2 반도체 구조체(1204, 1208) 위에 있을 수 있다는 것이 이해된다. 도 11a는 제1, 제2, 및 제3 반도체 구조체(1204, 1208, 1212)를 본딩하는 예를 도시한다.
도 11a에 도시된 바와 같이, 실리콘 기판(902) 및 그 위에 형성된 구성 요소(예를 들어, 메모리 스택(904) 및 이를 통해 형성된 3D NAND 메모리 스트링(910)의 어레이)는 거꾸로 뒤집혀 있다. 아래로 향하는 본딩 레이어(922)는 위를 향하는 본딩 레이어(816)와 대면 방식으로 본딩되어 (도 11b에 도시된 바와 같이) 제1 본딩 인터페이스(1102)를 형성한다. 유사하게, 실리콘 기판(1002) 및 그 위에 형성된 구성 요소(예를 들어, DRAM 셀(1012))는 거꾸로 뒤집혀 있다. 아래로 향하는 본딩 레이어(1016)는 위를 향하는 본딩 레이어(816)와 대면 방식으로도 본딩되어 (도 11b에 도시된 바와 같이) 제2 본딩 인터페이스를 형성한다(1104). 즉, 실리콘 기판(902 및 1002) 및 그 위에 형성된 구성 요소는 제1 및 제2 본딩 인터페이스(1102 및 1104)가 하나의 평면과 동일 평면이 되도록 서로 나란히 대면 방식으로 실리콘 기판(802) 및 그 위에 형성된 구성 요소와 다른 하나와 같은 평면에서 접합될 수 있다. 일부 실시예에서, 처리 공정, 예를 들어 플라즈마 처리, 습식 처리 및/또는 열처리가 본딩 전에 본딩 표면에 적용된다. 도 11a에 도시되지는 않았지만, 실리콘 기판(802) 및 그 위에 형성된 구성 요소(예를 들어, 프로세서(808), SRAM 셀의 어레이(810), 및 주변 회로(812)를 포함하는 디바이스 층(806))는 거꾸로 뒤집힐 수 있고, 아래로 향하는 본딩 레이어(816)는 위로 향하는 각각의 본딩 레이어(922 및 1016)와 대면 방식으로 본딩될 수 있고, 이에 의해 제1 및 제2 본딩 인터페이스(1102 및 1104)를 형성한다.
본딩 후에, 본딩 레이어(922)의 본딩 콘택트(924) 및 본딩 레이어(816)(실리콘 기판(902) 바로 아래의 본딩 콘택트(818)의 제1 세트)의 일부 본딩 콘택트(818)가 정렬되고 서로 접촉하여, 메모리 스택(904) 및 이를 통해 형성된 3D NAND 메모리 스트링(910)의 어레이는 디바이스 층(806)(예를 들어, 프로세서(808), SRAM 셀(810)의 어레이, 및 그 안의 주변 회로(812))에 전기적으로 연결될 수 있다. 유사하게, 본딩 후에, 본딩 레이어(1016)의 본딩 콘택트(1018) 및 본딩 레이어(816)의 일부 본딩 콘택트(818)(기판(1002) 바로 아래의 제2 본딩 콘택트(818) 세트)는 정렬되고 서로 접촉하여, DRAM 셀의 어레이(1012)가 디바이스 층(806)(예를 들어, 프로세서(808), SRAM 셀(810)의 어레이, 및 그 안의 주변 회로(812))에 전기적으로 연결될 수 있다. 본딩된 칩에서, 디바이스 층(806)(예를 들어, 프로세서(808), SRAM 셀(810)의 어레이, 및 그 안의 주변 회로(812))은 메모리 스택(904), 3D NAND 메모리 스트링(910)의 어레이, 및 어레이의 위 또는 아래에 있을 수 있다는 것이 이해된다. 그럼에도 불구하고, 제1 및 제2 본딩 인터페이스(1102, 1104)는 도 11b에 도시된 바와 같이 본딩 후에 디바이스 층(806)(예를 들어, 프로세서(808), SRAM 셀의 어레이(810), 및 그 안의 주변 회로(812))과 메모리 스택(904)(및 이를 통해 형성된 3D NAND 메모리 스트링(910)의 어레이) 및 DRAM 셀(1012)의 어레이 사이에 형성될 수 있다.
방법(1600)은 도 16b에 도시된 바와 같이 동작(1628)으로 진행하며, 도 16b에서, 제3 웨이퍼 또는 제1 및 제2 웨이퍼 각각이 박막화되어 반도체 층(들)을 형성한다. 일부 실시예에서, 본딩 후에 제1 반도체 구조체의 제1 웨이퍼 및 제2 반도체 구조체의 제2 웨이퍼 위에 있는 제3 반도체 구조체의 제3 웨이퍼는 반도체 층을 형성하기 위해 박형화된다. 일부 실시예에서, 본딩 후에 제3 반도체 구조체의 제3 웨이퍼 위에 있는 제1 반도체 구조체의 제1 웨이퍼 및 제2 반도체 구조체의 제2 웨이퍼는 제1 및 제2 반도체 층을 각각 형성하기 위해 박형화된다.
도 11b에 도시된 바와 같이, 본딩된 칩의 상부에 있는 실리콘 기판(902)(도 11a에 도시된 바와 같음)은 박형화된 상부 기판이 제1 반도체 층(1106), 예를 들어 단결정 실리콘 층 또는 폴리실리콘 층으로서 기능할 수 있도록 박형화된다. 유사하게, 본딩된 칩의 상부에 있는 실리콘 기판(1002)(도 11a에 도시된 바와 같음)은 박형화된 상부 기판이 제2 반도체 층(1108), 예를 들어 단결정 실리콘 층으로서 기능할 수 있도록 박형화된다. 박형화된 기판의 두께는 약 200 nm 내지 약 5 μm, 예컨대 200 nm 내지 5 μm, 또는 약 150 nm 내지 약 50 μm, 예컨대 150 nm 내지 50 μm일 수 있다. 실리콘 기판(902, 1002)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 공정에 의해 박형화될 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(1106, 1108)은 단일의 연속적인 반도체 층일 수 있다는 것이 이해된다. 일부 실시예에서, 또 다른 단일 연속 반도체 층이 제1 및 제2 반도체 층(1106, 1108) 상에 형성될 수 있다는 것이 또한 이해된다. 실리콘 기판(802)이 본딩된 칩의 상부에서 기판일 때, 다른 반도체 층은 실리콘 기판(802)을 얇게 함으로써 형성될 수 있다는 것이 또한 이해된다.
방법(1600)은 도 16b에 도시된 바와 같이 동작(1630)으로 진행하며, 도 16b에서, 패드-아웃 상호접속 층이 반도체 층 위에 형성된다. 도 11b에 도시된 바와 같이, 제1 패드-아웃 상호접속 층(1110)은 제1 반도체 층(1106) 위에 형성되고, 제2 패드-아웃 상호접속 층(1112)은 제2 반도체 층(1108) 위에 형성된다. 패드-아웃 상호접속 층(1110, 1112)은 하나 이상의 ILD 층에 형성된, 패드-아웃 상호접속 층(1114 및 1116)과 같은 상호접속부를 포함할 수 있다. 패드-아웃 상호접속 층(1114 및 1116)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다. 일부 실시예에서, 본딩 및 박형화 후에, 예를 들어 습식/건식 에칭에 이어 전도성 재료를 증착함으로써 각각 제1 및 제2 반도체 층(1106 및 1108)을 통해 수직으로 연장하는 콘택트(1118 및 1120)가 형성된다. 콘택트(1118, 1120)는 각각 제1 및 제2 패드-아웃 상호접속 층(1110, 1112) 내의 상호접속부와 접촉할 수 있다.
도 12a-12c, 16a, 16b에 관하여 위에서 설명된 바와 같이 다이싱 후 다이-투-다이 본딩에 기초한 패키징 방식 대신에, 도 13a 내지 도 13d, 도 17a 및 도 17b는 일부 실시예에 따른 다이-웨이퍼 본딩에 기초한 또 다른 패키징 방식을 예시한다. 도 17a 및 도 17b의 방법(1700)의 동작(1602, 1604, 1606, 1608, 1610, 1612, 1614, 1616, 1618, 1620, 및 1622)은 도 16a 및 도 16b의 방법(1600)과 관련하여 위에서 설명되었으므로 반복하지 않는다. 도 13a에 도시된 바와 같이, 복수의 제1 반도체 구조체(1304)가 제1 웨이퍼(1302) 상에 형성된다. 제1 웨이퍼(1302)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 일부 실시예에 따르면, 제1 웨이퍼(1302)의 각각의 샷은 하나 이상의 제1 반도체 구조체(1304)를 포함한다. 도 9a 및 도 9b는 제1 반도체 구조체(1304)의 형성의 일례를 도시한다. 유사하게, 복수의 제2 반도체 구조체(1308)는 제2 웨이퍼(1306) 상에 형성된다. 제2 웨이퍼(1306)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 제2 웨이퍼(1306)의 각각의 샷은 일부 실시예에 따라 하나 이상의 제2 반도체 구조체(1308)를 포함한다. 도 10a 내지 도 10c는 제2 반도체 구조체(1308)의 형성의 일례를 도시한다. 유사하게, 복수의 제3 반도체 구조체(1312)는 제3 웨이퍼(1310) 상에 형성된다. 제3 웨이퍼(1310)는 스크라이빙 라인에 의해 분리된 복수의 샷을 포함할 수 있다. 제3 웨이퍼(1310)의 각각의 샷은 일부 실시예에 따라 하나 이상의 제3 반도체 구조체(1312)를 포함한다. 도 8a 및 도 8b는 제3 반도체 구조체(1312)의 형성의 일례를 도시한다.
도 13b에 도시된 바와 같이, 제1 웨이퍼(1302)(도 13a에 도시됨)는 적어도 하나의 다이(1314)가 제1 반도체 구조체(1304)를 포함하도록 복수의 다이(1314)로 다이싱된다. 일부 실시예에서, 제1 웨이퍼(1302)의 각각의 샷은 제1 웨이퍼로부터 절단된다. 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 스크라이빙 라인(1302)을 따라 각각의 다이(1314)가 된다. 다이(1314)는 제1 반도체 구조체(1304), 예를 들어 도 9b에 도시된 바와 같은 구조체를 포함한다. 유사하게, 제2 웨이퍼(1306)(도 13a에 도시됨)는 적어도 하나의 다이(1316)가 제2 반도체 구조체(1308)를 포함하도록 복수의 다이(1316)로 다이싱된다. 일부 실시예에서, 제2 웨이퍼(1306)의 각각의 샷은 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 스크라이빙 라인을 따라 제2 웨이퍼(1306)로부터 절단되며, 이에 의해 각각의 다이(1316)가 된다. 다이(1316)는 제2 반도체 구조체(1308), 예를 들어 도 10cdp 도시된 바와 같은 구조체를 포함한다.
방법(1700)은 도 17b에 도시된 바와 같이 동작(1702)으로 진행하며, 도 17b에서, 제3 웨이퍼 및 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각은 적어도 하나의 제3 반도체 구조체가 제1 반도체 구조체 및 제2 반도체 구조체 각각에 본딩되도록 대면 방식으로 본딩된다. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉하고, 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다.
도 13c에 도시된 바와 같이, 제3 웨이퍼(1310) 및 제1 반도체 구조체(1304)를 포함하는 다이(1314) 및 제2 반도체 구조체(1308)를 포함하는 다이(1316) 각각은 제1 반도체 구조체(1304)가 제1 반도체 구조체(1312)에 제3 반도체 구조체(1312)에 본딩되도록 대면 방식으로 본딩된다. 제1 반도체 구조체(1304) 및 제2 반도체 구조체(1308)가 도 13c에 도시된 바와 같이 본딩 후에 제3 반도체 구조체(1312) 위에 있어도, 제3 반도체 구조체(1312)는 일부 실시예에서 본딩 후에 제1 반도체 구조체(1304) 및 제2 반도체 구조체(1308) 위에 있을 수 있다는 것이 이해된다. 도 11a는 본딩된 제1, 제2 및 제3 반도체 구조체(1304, 1308, 1312)의 형성의 일례를 도시한다.
방법(1700)은 도 17b에 도시된 바와 같이 동작(1704)으로 진행하며, 도 17b에서, 제3 웨이퍼 또는 제1 및 제2 웨이퍼 각각이 박막화되어 반도체 층(들)을 형성한다. 일부 실시예에서, 본딩 후에 제1 반도체 구조체의 제1 웨이퍼 및 제2 반도체 구조체의 제2 웨이퍼 위에 있는 제3 반도체 구조체의 제3 웨이퍼는 반도체 층을 형성하기 위해 박형화된다. 일부 실시예에서, 본딩 후에 제3 반도체 구조체의 제3 웨이퍼 위에 있는 제1 반도체 구조체의 제1 웨이퍼 및 제2 반도체 구조체의 제2 웨이퍼는 제1 및 제2 반도체 층을 각각 형성하기 위해 박형화된다.
도 11b에 도시된 바와 같이, 본딩된 칩의 상부에 있는 실리콘 기판(902)(도 11a에 도시된 바와 같음)은 박형화된 상부 기판이 제1 반도체 층(1106), 예를 들어 단결정 실리콘 층 또는 폴리실리콘 층으로서 기능할 수 있도록 박형화된다. 유사하게, 본딩된 칩의 상부에 있는 실리콘 기판(1002)(도 11a에 도시된 바와 같음)은 박형화된 상부 기판이 제2 반도체 층(1108), 예를 들어 단결정 실리콘 층으로서 기능할 수 있도록 박형화된다. 박형화된 기판의 두께는 약 200 nm 내지 약 5 μm, 예컨대 200 nm 내지 5 μm, 또는 약 150 nm 내지 약 50 μm, 예컨대 150 nm 내지 50 μm일 수 있다. 실리콘 기판(902, 1002)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 공정에 의해 박형화될 수 있다. 일부 실시예에서, 제1 및 제2 반도체 층(1106, 1108)은 단일의 연속적인 반도체 층일 수 있다는 것이 이해된다. 일부 실시예에서, 또 다른 단일 연속 반도체 층이 제1 및 제2 반도체 층(1106, 1108) 상에 형성될 수 있다는 것이 또한 이해된다. 실리콘 기판(802)이 본딩된 칩의 상부에서 기판일 때, 다른 반도체 층은 실리콘 기판(802)을 얇게 함으로써 형성될 수 있다.
방법(1700)은 도 17b에 도시된 바와 같이 동작(1706)으로 진행되며, 도 17b에서, 패드-아웃 상호접속 층이 반도체 층 위에 형성된다. 도 11b에 도시된 바와 같이, 제1 패드-아웃 상호접속 층(1110)은 제1 반도체 층(1106) 위에 형성되고, 제2 패드-아웃 상호접속 층(1112)은 제2 반도체 층(1108) 위에 형성된다. 패드-아웃 상호접속 층(1110, 1112)은 패드와 같은 상호접속부를 포함할 수 있다. 하나 이상의 ILD 층에 형성된 콘택트(1114, 1116). 패드 콘택트(1114, 1116)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다. 일부 실시예에서, 접합 및 박형화 후에, 예를 들어 습식/건식 에칭에 이어 전도성 재료를 증착함으로써 각각 제1 및 제2 반도체 층(1106 및 1108)을 통해 수직으로 연장하는 콘택트(1118 및 1120)가 형성된다. 콘택트(1118, 1120)는 각각 제1 및 제2 패드-아웃 상호접속 층(1110, 1112) 내의 상호접속부와 접촉할 수 있다.
방법(1700)은 도 17b에 도시된 바와 같이 동작(1708)으로 진행한다. 도 17b에서, 본딩된 구조체는 복수의 다이로 다이싱된다. 다이 중 적어도 하나는 본딩된 제1, 제2 및 제3 반도체 구조체를 포함한다. 도 13d에 도시된 바와 같이, 본딩된 구조체(도 13c에 도시됨)는 복수의 다이(1322)로 다이싱된다. 다이(1322) 중 적어도 하나는 본딩된 제1, 제2 및 제3 반도체 구조체(1304, 1308, 1312)를 포함한다. 일부 실시예에서, 각각 본딩된 구조체의 샷은 웨이퍼 레이저 다이싱 및/또는 기계적 다이싱 기술을 사용하여 스크라이빙 라인을 따라 본딩된 구조체로부터 절단되어 각각의 다이(1322)가 된다. 다이(1322)는 본딩된 제1, 제2 및 제3 반도체 구조체(1304, 1308 및 1312), 예를 들어 도 11b에 도시된 본딩된 구조체를 포함할 수 있다.
본 명세서에 개시된 NAND 메모리는 일부 실시예에서 3D NAND 메모리 스트링의 어레이에 더하여 또는 그 대신에 2D NAND 메모리 셀의 어레이를 포함할 수 있다는 것이 이해된다. 도 14는 일부 실시예에 따른 2D NAND 메모리 셀을 갖는 예시적인 반도체 구조체(1400)의 단면을 도시한다. 반도체 구조체(1400)는 메모리 셀이 기판(1402) 상에 2D NAND 메모리 셀(1403)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치를 포함한다. 2D NAND 메모리 셀(1403)의 어레이는 복수의 2D NAND 메모리 스트링을 포함할 수 있으며, 그 중 소스/드레인(1405)(NAND 게이트와 유사)에 의해 직렬로 연결된 복수의 메모리 셀과 2D NAND 메모리 스트링의 단부에 있는 2개의 선택 트랜지스터(1407)를 각각 포함한다. 일부 실시예에서, 각각의 2D NAND 메모리 셀(1403)은 수직으로 적층된 플로팅 게이트(1409) 및 제어 게이트(1411)를 갖는 플로팅 게이트 트랜지스터를 포함한다. 일부 실시예에서, 플로팅 게이트 트랜지스터는 제어 게이트(1411)와 플로팅 게이트(1409) 사이에 수직으로 배치된 차단층과 플로팅 게이트(1409) 아래에 배치된 터널링 층과 같은 유전층을 더 포함한다. 채널은 소스/드레인(1405) 사이에서 측방향으로 그리고 게이트 스택(터널링 층, 플로팅 게이트(1409), 차단 층 및 제어 게이트(1411)를 포함) 아래에 형성될 수 있다. 일부 실시예에 따르면, 각각의 채널은 제어 게이트(1411)를 통해 각각의 게이트 스택에 인가되는 전압 신호에 의해 제어된다. 2D NAND 메모리 셀(1403)은 플로팅 게이트(1409)를 저장 층으로 대체하는 전하 트랩 트랜지스터를 포함할 수 있다는 것이 이해된다.
일부 실시예에서, 반도체 구조체(1400)는 또한 2D NAND 메모리 셀(1403)의 어레이로 전기 신호를 전달하기 위해 2D NAND 메모리 셀(1403)의 어레이 위에 상호접속 층(1413)을 포함한다. 상호접속 층(1413)은 다음을 포함하는 복수의 상호접속부를 포함할 수 있다. 연결 라인 및 콘택트를 통해. 일부 실시예에서, 상호접속 층(1413)의 상호접속은 또한 비트 라인 콘택트 및 워드 라인 콘택트와 같은 로컬 상호접속을 포함한다. 일부 실시예에서, 반도체 구조체(1400)는 상호접속 층(1413) 및 2D NAND 메모리 셀(1403)의 어레이 위의 본딩 레이어(1415)를 더 포함한다. 본딩 레이어(1415)은 복수의 본딩 콘택트(1417) 및 본딩 콘택트(1417)를 둘러싸고 전기적으로 격리하는 유전체를 포함할 수 있다.
프로세서 및 SRAM이 형성되는 위에 개시된 제3 반도체 구조체(예를 들어, 706 및 707)가 각각 NAND 메모리 및/또는 DRAM(예를 들어, 720 및 759)의 주변 회로를 포함한다고 이해된다. 일부 실시예에서, 주변 회로의 전체 또는 일부는 본딩된 반도체 디바이스의 제3 반도체 구조체에 포함되지 않을 수 있다. NAND 메모리가 형성되는 상기 개시된 제1 반도체 구조체(예를 들어, 702 및 703) 각각이 NAND 메모리의 주변 회로를 포함하지 않지만, 일부 실시예에서 주변 회로의 전체 또는 일부가 본딩된 반도체 디바이스의 제1 반도체 구조체에 포함된다. DRAM이 형성되는 위에 개시된 제2 반도체 구조체(예를 들어, 704 및 705)가 각각 DRAM의 주변 회로를 포함하지 않지만, 일부 실시예에서 주변 회로의 전체 또는 일부가 본딩된 반도체 디바이스의 제2 반도체 구조체에 포함될 수 있음이 추가로 이해된다.
도 15a는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 예시적인 반도체 구조체(1500)의 단면을 도시한다. 설명의 목적으로만, 반도체 구조체(1500)의 NAND 메모리(1504)는 도 7b와 관련하여 제1 반도체 구조체(703)에서 상술한 바와 같이 기판(1502) 위의 메모리 스택(715)을 통해 수직으로 연장하는 3D NAND 메모리 스트링(717)의 어레이를 포함한다. 두 반도체 구조체(703, 1500) 모두에서 유사한 구조(예를 들어, 재료, 제조 공정, 기능 등)의 자세한 내용은 반복되지 않는다. NAND 메모리(1504)는 다른 실시예에서 2D NAND 메모리 셀(예를 들어, 1403)의 어레이를 포함할 수 있다는 것이 이해된다.
도 15a에 도시된 바와 같이, 반도체 구조체(1500)는 기판(1502) 상에 그리고 NAND 메모리(1504)(예를 들어, 3D NAND 메모리 스트링(717)의 어레이) 외부에 형성된 주변 회로(1506)를 더 포함한다. NAND 메모리(1504) 및 NAND 메모리(1504)의 주변 회로(1506) 모두는 동일한 평면에, 예를 들어 기판(1502) 상에 형성될 수 있다. 주변 회로(1506)는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 차지 펌프, 전류 또는 전압 기준, 또는 능동 또는 수동 회로의 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함하는 NAND 메모리(1504)를 감지하고 제어하기 위해 주변 회로 전체 또는 일부일 수 있다. 일부 실시예에서, 주변 회로(1506)는 복수의 트랜지스터(1508)를 포함한다. 트랜지스터(1508)는 기판(1502) "위에" 형성될 수 있고, 여기서 트랜지스터(1508)의 전체 또는 일부는 기판(1502)(예를 들어, 기판(1502)의 상부 표면 아래)에 형성되거나 및/또는 기판(1502) 상에 직접 형성된다. 절연 영역(예를 들어, STI) 및 도핑 영역(예를 들어, 트랜지스터(1508)의 소스 영역 및 드레인 영역)이 기판(1502)에도 형성될 수 있다. 일부 실시예에 따르면, 트랜지스터(1508)는 고급 논리 프로세스(예를 들어, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 고속이다.
일부 실시예에서, 반도체 구조체(1500)는 또한 NAND 메모리(1504)(예를 들어, 메모리 스택(715), 3D NAND 메모리 스트링(717)) 위의 상호접속 층(1510) 및 3D NAND 메모리 스트링(717) 및 그로부터 전기 신호를 전달하기 위한 주변 회로(1506)를 포함한다. 주변 회로(1506). 상호접속 층(1510)은 상호접속 라인 및 비아 콘택트를 포함하는 복수의 상호접속을 포함할 수 있다. NAND 메모리(1504)(예를 들어, 3D NAND 메모리 스트링(717)) 및 주변 회로(1506)는 또한 상호접속 층(1510)의 상호접속에 의해 전기적으로 연결될 수 있다. 일부 실시예에서, 반도체 구조체(1500)는 상호접속 층(1510) 위의 본딩 레이어(1512), 메모리 스택(715)(및 이를 통한 3D NAND 메모리 스트링(717)), 및 주변 회로(1506)를 더 포함한다. 본딩 레이어(1512)는 복수의 본딩 콘택트(1514) 및 절연 본딩 콘택트(1514)를 둘러싸고 전기적으로 절연하는 유전체를 포함할 수 있다.
동일한 반도체 구조체에서 NAND 메모리와 NAND 메모리의 주변 회로의 상대 위치는 도 15a에 도시된 바와 같이 동일한 평면에 있는 것으로 제한되지 않는다. 일부 실시예에서, NAND 메모리의 주변 회로는 NAND 메모리 위에 있다. 일부 실시예에서, NAND 메모리의 주변 회로는 NAND 메모리 아래에 있다. 도 15b는 일부 실시예에 따른 NAND 메모리 및 주변 회로를 갖는 다른 예시적인 반도체 구조체(1501)의 단면을 도시한다. 반도체 구조체(1501)는 반도체 구조체(703)와 유사하며, 둘 다 메모리 스택(715), 3D NAND 메모리 스트링(717)의 어레이, 메모리 스택(715) 위의 상호접속 층(723), 상호접속 층(723) 위의 본딩 레이어(725)를 포함한다. 따라서, 두 반도체 구조체(703, 1501)에서의 유사한 기능(예를 들어, 재료, 제조 공정, 기능 등)에 대한 자세한 내용은 반복되지 않는다.
반도체 구조체(703)와 달리, 반도체 구조체(1501)는 기판(1503) 상의 메모리 스택(715)(및 이를 통한 3D NAND 메모리 스트링(717)) 아래에 주변 회로(1507)를 더 포함한다. 주변 회로(1507)는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 차지 펌프, 전류 또는 전압 기준, 또는 회로의 능동 또는 수동 구성 요소(예를 들어, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함하는 3D NAND 메모리 스트링(717)을 감지 및 제어하기 위한 주변 회로 전체 또는 일부일 수 있다. 일부 실시예에서, 주변 회로(1507)는 복수의 트랜지스터(1509)를 포함한다. 트랜지스터(1509)는 기판(1503) "위에" 형성될 수 있고, 여기서 트랜지스터(1509)의 전체 또는 일부는 기판(1503)(예를 들어, 기판(1503)의 상부 표면 아래)에 형성되거나 및/또는 기판(1503) 상에 직접 형성된다. 절연 영역(예를 들어, STI) 및 도핑된 영역(예를 들어, 트랜지스터(1509)의 소스 영역 및 드레인 영역)이 기판(1503)에도 형성될 수 있다. 일부 실시예에 따르면, 트랜지스터(1509)는 고급 논리 프로세스(예를 들어, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)를 사용하여 고속이다.
일부 실시예에서, 반도체 구조체(1501)는 또한 전기를 전달하기 위해 3D NAND 메모리 스트링(717)과 주변 회로(1507)를 전기적으로 연결하기 위해 주변 회로(1507)와 메모리 스택(715)(및 이를 통한 3D NAND 메모리 스트링(717)) 사이에 수직으로 형성된 상호접속 층(1511)을 포함한다. 상호접속 층(1511)은 상호접속 라인 및 비아 콘택트를 포함하는 복수의 상호접속을 포함할 수 있다. 3D NAND 메모리 스트링(717) 및 주변 회로(1507)는 또한 상호접속 층(1511)의 상호접속에 의해 전기적으로 연결될 수 있다. 일부 실시예에서, 반도체 구조체(1501)는 메모리 스택(715)(및 이를 통한 3D NAND 메모리 스트링(717))이 그 위에 형성될 수 있는 반도체 층(1505)을 더 포함한다. 반도체 층(1505)은 예를 들어 하나 이상의 박막 증착 프로세스에 의해 상호접속 층(1511) 위에 형성된 폴리실리콘 층일 수 있다. 그런 다음 메모리 스택(715)은 반도체 층(1505) 위에 형성될 수 있다. 주변 회로(1507)가 도 15b에 도시된 바와 같이 메모리 스택(715)(및 이를 통한 3D NAND 메모리 스트링(717)) 아래에 있지만, 일부 실시예에서 주변 회로(1507)는 메모리 스택(715)(및 이를 통한 3D NAND 메모리 스트링(717)) 위에 있을 수 있다는 것이 이해된다.
도 15a 및 도 15b의 반도체 구조체(1500 및 1501)가 NAND 플래시 메모리를 포함하지만, DRAM을 포함하는 반도체 구조체는 반도체 구조체(1500 및 1501)와 유사한 구성을 가질 수 있음을 이해해야 한다. 예를 들어, 본 명세서에 개시된 DRAM을 포함하는 반도체 구조체(예를 들어, 704 및 705)도 마찬가지로 DRAM 셀의 주변 회로 전체 또는 일부를 포함한다. DRAM 셀의 주변 회로는 DRAM 셀과 동일한 평면(예를 들어, DRAM 셀의 어레이 외부), DRAM 셀의 어레이 위에 있고/또는 DRAM 셀의 어레이 아래에 있을 수 있다.
본 개시의 한 관점에 따르면, 반도체 디바이스는 NAND 메모리 셀의 어레이 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 레이어를 포함한다. 반도체 디바이스는 또한 DRAM 셀의 어레이를 포함하는 제2 반도체 구조체 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 레이어를 포함한다. 반도체 디바이스는 또한 프로세서, SRAM 셀의 어레이, 및 복수의 제3 본딩 콘택트를 포함하는 제3 본딩 레이어를 포함하는 제3 반도체 구조체를 포함한다. 반도체 디바이스는 제1 본딩 레이어와 제3 본딩 레이어 사이의 제1 본딩 인터페이스, 및 제2 본딩 레이어와 제3 본딩 레이어 사이의 제2 본딩 인터페이스를 더 포함한다. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉한다. 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다. 제1 본딩 인터페이스와 제2 본딩 인터페이스는 동일한 평면에 있다.
일부 실시예에서, 제3 반도체 구조체는 기판, 기판 상의 프로세서, 기판 상의 SRAM 셀의 어레이 및 프로세서 외부, 및 프로세서 및 SRAM 셀의 어레이 위의 제3 본딩 레이어를 포함한다.
일부 실시예에서, 제1 반도체 구조체는 제3 본딩 레이어 위의 제1 본딩 레이어, 제1 본딩 레이어 위의 NAND 메모리 셀의 어레이, 및 NAND 메모리 셀의 어레이 위의 제1 반도체 층과 접촉하는 제1 반도체 층을 포함한다. 일부 실시예에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링 또는 2D NAND 메모리 셀 중 적어도 하나를 포함한다.
일부 실시예에서, 반도체 구조체는 제1 반도체 층 위의 제1 패드-아웃 상호접속 층을 더 포함한다. 일부 실시예에서, 제1 반도체 층은 단결정 실리콘을 포함한다. 일부 실시예에서, 제1 반도체 층은 폴리실리콘을 포함한다.
일부 실시예에서, 제2 반도체 구조체는 제3 본딩 레이어 위의 제2 본딩 레이어, 제2 본딩 레이어 위의 DRAM 셀의 어레이, 및 DRAM 셀의 어레이 위이고 DRAM 셀의 어레이와 접촉하는 제2 반도체 층을 포함한다.
일부 실시예에서, 반도체 구조체는 제2 반도체 층 위의 제2 패드-아웃 상호접속 층을 더 포함한다. 일부 실시예에서, 제2 반도체 층은 단결정 실리콘을 포함한다.
일부 실시예에서, 제1 반도체 구조체는 제1 기판, 제1 기판 상의 NAND 메모리 셀의 어레이, 및 NAND 메모리 셀의 어레이 위의 제1 본딩 레이어를 포함한다. 일부 실시예에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링 또는 2D NAND 메모리 셀 중 적어도 하나를 포함한다.
일부 실시예에서, 제2 반도체 구조체는 제2 기판, 제2 기판 상의 DRAM 셀의 어레이, 및 DRAM 셀의 어레이 위의 제2 본딩 레이어를 포함한다.
일부 실시예에서, 제3 반도체 구조체는 제1 본딩 레이어 및 제2 본딩 레이어 위의 제3 본딩 레이어, 제3 본딩 레이어 위의 프로세서, 제3 본딩 레이어 위에 있고 프로세서 외부에 있는 SRAM 셀의 어레이, 및 프로세서 및 SRAM 셀의 어레이와 접촉하는 제3 반도체 층을 포함한다.
일부 실시예에서, 반도체 구조체는 제3 반도체 층 위에 패드-아웃 상호접속 층을 더 포함한다. 일부 실시예에서, 제3 반도체 층은 단결정 실리콘을 포함한다.
일부 실시예에서, 제1 반도체 구조체는 NAND 메모리 셀의 어레이의 주변 회로를 더 포함한다. 일부 실시예에서, 제2 반도체 구조체는 DRAM 셀의 어레이의 주변 회로를 더 포함한다. 일부 실시예에서, 제3 반도체 구조체는 NAND 메모리 셀의 어레이 또는 DRAM 셀의 어레이 중 적어도 하나의 주변 회로를 더 포함한다.
일부 실시예에서, 제1 반도체 구조체는 제1 본딩 레이어와 NAND 메모리 셀의 어레이 사이에 수직으로 제1 상호접속 층을 포함하고, 제2 반도체 구조체는 제2 본딩 레이어와 DRAM 어레이 사이에 수직으로 제2 상호접속 층을 포함하며, 제3 반도체 구조체는 제3 본딩 레이어와 프로세서 사이에 수직으로 제3 상호접속 층을 포함한다.
일부 실시예에서, 프로세서 및 SRAM 셀의 어레이는 제1 및 제3 상호접속 층, 제1 본딩 콘택트, 및 제3 본딩 콘택트의 제1 세트를 통해 NAND 메모리 셀의 어레이에 전기적으로 연결되고, 프로세서 및 SRAM 셀의 어레이는 제2 및 제3 상호접속 층, 제2 본딩 콘택트, 및 제3 본딩 콘택트의 제2 세트를 통해 DRAM 셀의 어레이에 전기적으로 연결된다.
일부 실시예에서, NAND 메모리 셀의 어레이는 제1, 제2, 및 제3 상호접속 층과 제1, 제2, 및 제3 본딩 콘택트를 통해 DRAM 셀의 어레이에 전기적으로 연결된다.
일부 실시예에서, SRAM 셀의 어레이는 제3 반도체 구조체의 복수의 개별 영역에 분포된다.
본 개시내용의 다른 관점에 따르면, 반도체 디바이스를 형성하는 방법이 개시된다. 복수의 제1 반도체 구조체가 제1 웨이퍼 상에 형성된다. 제1 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 레이어를 포함한다. 제1 웨이퍼는 제1 다이 중 적어도 하나가 제1 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제1 다이로 다이싱된다. 복수의 제2 반도체 구조체가 제2 웨이퍼 상에 형성된다. 제2 반도체 구조체 중 적어도 하나는 DRAM 셀의 어레이 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 레이어를 포함한다. 제2 웨이퍼는 제2 다이 중 적어도 하나가 제2 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제2 다이로 다이싱된다. 복수의 제3 반도체 구조체가 제3 웨이퍼 상에 형성된다. 제3 반도체 구조체 중 적어도 하나는 프로세서, SRAM 셀의 어레이, 및 복수의 제3 본딩 콘택트를 포함하는 제3 본딩 레이어를 포함한다. 제3 웨이퍼는 제3 다이 중 적어도 하나가 제3 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제3 다이로 다이싱된다. 제3 다이 및 제1 다이 및 제2 다이 각각은 대면 방식으로 본딩되어, 제3 반도체 구조체가 제1 반도체 구조체 및 제2 반도체 구조체 각각에 본딩된다. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉한다. 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다.
일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이가 제1 웨이퍼 상에 형성되고, 제1 상호접속 층이 NAND 메모리 셀의 어레이 위에 형성되고, 제1 본딩 레이어가 제1 상호접속 층 위에 형성된다. 일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이의 주변 회로가 제1 웨이퍼 상에 형성된다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, DRAM 셀의 어레이가 제2 웨이퍼 상에 형성되고, 제2 상호접속 층이 DRAM 셀의 어레이 위에 형성되고, 제2 본딩 레이어가 제2 상호접속 층 위에 형성된다. 일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, DRAM 셀의 어레이의 주변 회로가 제2 웨이퍼 상에 형성된다.
일부 실시예에서, 복수의 제3 반도체 구조체를 형성하기 위해, 프로세서 및 SRAM 셀의 어레이가 제3 웨이퍼 상에 형성되고, 제3 상호접속 층이 프로세서 및 SRAM 셀의 어레이 위에 형성되고, 제3 본딩 레이어가 제3 상호접속 층 위에 형성된다. 일부 실시예에서, 복수의 제3 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이 또는 DRAM 셀의 어레이 중 적어도 하나의 주변 회로가 제3 웨이퍼 상에 형성된다.
일부 실시예에서, 제3 반도체 구조체는 본딩 후에 제1 반도체 구조체 및 제2 반도체 구조체 위에 있다. 일부 실시예에서, 제3 웨이퍼는 본딩 후에 반도체 층을 형성하기 위해 얇아지고, 패드-아웃 상호접속 층이 반도체 층 위에 형성된다.
일부 실시예에서, 제3 반도체 구조체는 본딩 후에 제1 반도체 구조체 및 제2 반도체 구조체 아래에 있다. 일부 실시예에서, 제1 웨이퍼 및 제2 웨이퍼는 본딩 후에 제1 반도체 층 및 제2 반도체 층을 각각 형성하기 위해 각각 얇아지고, 제1 패드-아웃 상호접속 층 및 제2 패드-아웃 상호접속 층이 제1 반도체 층 및 제2 반도체 층 위헤 각각 형성된다.
일부 실시예에서, 결합은 하이브리드 결합을 포함한다.
본 발명의 또 다른 관점에 따르면, 반도체 디바이스를 형성하는 방법이 개시된다. 복수의 제1 반도체 구조체가 제1 웨이퍼 상에 형성된다. 제1 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 레이어를 포함한다. 제1 웨이퍼는 제1 다이 중 적어도 하나가 제1 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제1 다이로 다이싱된다. 복수의 제2 반도체 구조체가 제2 웨이퍼 상에 형성된다. 제2 반도체 구조체 중 적어도 하나는 DRAM 셀의 어레이 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 레이어를 포함한다. 제2 웨이퍼는 제2 다이 중 적어도 하나가 제2 반도체 구조체 중 적어도 하나를 포함하도록 복수의 제2 다이로 다이싱된다. 복수의 제3 반도체 구조체가 제3 웨이퍼 상에 형성된다. 제3 반도체 구조체 중 적어도 하나는 프로세서, SRAM 셀의 어레이, 및 복수의 제3 본딩 콘택트를 포함하는 제3 본딩 레이어를 포함한다. 제3 웨이퍼 및 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각은 본딩된 구조체를 형성하기 위해 대면 방식으로 본딩되어, 적어도 하나의 제3 반도체 구조체는 각각의 다이에 본딩된다. 제1 반도체 구조체 및 제2 반도체 구조체. 제1 본딩 콘택트는 제1 본딩 인터페이스에서 제3 본딩 콘택트의 제1 세트와 접촉한다. 제2 본딩 콘택트는 제2 본딩 인터페이스에서 제3 본딩 콘택트의 제2 세트와 접촉한다. 본딩된 구조체는 복수의 다이로 다이싱된다. 다이 중 적어도 하나는 본딩된 제1, 제2 및 제3 반도체 구조체를 포함한다.
일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이가 제1 웨이퍼 상에 형성되고, 제1 상호접속 층이 NAND 메모리 셀의 어레이 위에 형성되고, 제1 본딩 레이어가 제1 상호접속 층 위에 있다. 일부 실시예에서, 복수의 제1 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이의 주변 회로가 제1 웨이퍼 상에 형성된다.
일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, DRAM 셀의 어레이가 제2 웨이퍼 상에 형성되고, 제2 상호접속 층이 DRAM 셀의 어레이 위에 형성되고, 제2 본딩 레이어가 제2 상호접속 층 위에 형성된다. 일부 실시예에서, 복수의 제2 반도체 구조체를 형성하기 위해, DRAM 셀의 어레이의 주변 회로가 제2 웨이퍼 상에 형성된다.
일부 실시예에서, 복수의 제3 반도체 구조체를 형성하기 위해, 프로세서 및 SRAM 셀의 어레이가 제3 웨이퍼 상에 형성되고, 제3 상호접속 층이 프로세서 및 SRAM 셀의 어레이 위에 형성되고, 제3 상호접속 층이 형성된다. 본딩 레이어는 제3 상호접속 층 위에 형성된다. 일부 실시예에서, 복수의 제3 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이 또는 DRAM 셀의 어레이 중 적어도 하나의 주변 회로가 제3 웨이퍼 상에 형성된다.
일부 실시예에서, 제3 반도체 구조체는 본딩 후에 제1 반도체 구조체 및 제2 반도체 구조체 위에 있다. 일부 실시예에서, 제3 웨이퍼는 본딩 후에 반도체 층을 형성하기 위해 얇아지고, 패드-아웃 상호접속 층이 반도체 층 위에 형성된다.
일부 실시예에서, 제3 반도체 구조체는 본딩 후에 제1 반도체 구조체 및 제2 반도체 구조체 아래에 있다. 일부 실시예에서, 제1 웨이퍼 및 제2 웨이퍼는 본딩 후에 제1 반도체 층 및 제2 반도체 층을 각각 형성하기 위해 얇아지고, 제1 패드-아웃 상호접속 층 및 제2 패드-아웃 상호접속 층이 제1 반도체 층 및 제2 반도체 층 위에 각각 형성된다.
일부 실시예에서, 결합은 하이브리드 결합을 포함한다.
본 개시내용의 또 다른 관점에 따르면, 다중 칩 패키지(MCP)의 반도체 디바이스는 회로 기판, 회로 기판 상의 하이브리드 컨트롤러, 적어도 하나의 NAND 다이, 및 적어도 하나의 DRAM 다이를 포함한다. 적어도 하나의 NAND 다이는 NAND 메모리 셀의 어레이를 포함하고 다이-투-다이 와이어 본딩을 통해 하이브리드 컨트롤러에 전기적으로 연결된다. 적어도 하나의 DRAM 다이는 DRAM 셀의 어레이를 포함하고 다이-투-다이 와이어 본딩을 통해 하이브리드 컨트롤러에 전기적으로 연결된다. 하이브리드 컨트롤러는 적어도 하나의 NAND 다이와 적어도 하나의 DRAM 다이 사이의 데이터 전송을 제어하도록 구성된다.
일부 실시예에서, 반도체 디바이스는 NAND 메모리 셀의 어레이 및 DRAM 셀의 어레이를 포함하고 다이-투-다이 와이어 본딩을 통해 하이브리드 컨트롤러에 전기적으로 연결된 적어도 하나의 하이브리드 메모리 다이를 더 포함한다.
일부 실시예에서, 적어도 하나의 NAND 다이는 논리-물리 어드레스 맵을 저장하도록 구성되고, 반도체 디바이스의 전원이 켜지면 하이브리드 컨트롤러는 논리-물리 어드레스 맵을 적어도 하나의 NAND 다이로부터 적어도 하나의 DRAM 다이로 로딩하도록 구성된다.
일부 실시예에서, 하이브리드 컨트롤러는 논리-물리 어드레스 맵에 대한 업데이트 로그를 저장하도록 구성된 SRAM 셀의 어레이를 포함한다.
특정 실시예에 대한 전술한 설명은 과도한 실험 없이 다른 사람들이 당해 기술 분야의 기술 내에서 지식을 적용함으로써 본 개시의 일반적인 개념을 벗어나지 않으면서 특정 실시예와 같은 다양한 응용에 대해 용이하게 수정 및/또는 적응할 수 있도록 본 개시내용의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 여기에 제시된 교시 및 지침에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어구 또는 용어는 설명의 목적을 위한 것이며 본 명세서의 용어 또는 어구가 교시 및 지침에 비추어 당업자에 의해 해석되도록 이해되어야 한다.
본 개시내용의 실시예는 특정 기능의 구현 및 이들의 관계를 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
요약 및 요약 섹션은 발명자(들)에 의해 고려된 바와 같이 본 개시내용의 모든 예시적인 실시예가 아닌 하나 이상을 설명할 수 있으며, 따라서 본 개시내용 및 첨부된 청구범위를 어떠한 방식으로든 제한하도록 의도되지 않는다.
본 개시내용의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안 되며, 이하의 청구범위에 있고 그 균등물에 따라서만 정의되어야 한다.

Claims (51)

  1. 반도체 디바이스로서,
    NAND 메모리 셀의 어레이 및 제1 본딩 레이어를 포함하는 제1 반도체 구조체 - 상기 제1 본딩 레이어는 복수의 제1 본딩 콘택트를 포함함 - ;
    동적 랜덤 액세스 메모리(dynamic random-access memory, DRAM) 셀의 어레이 및 제2 본딩 레이어를 포함하는 제2 반도체 구조체 - 상기 제2 본딩 레이어는 복수의 제2 본딩 콘택트를 포함함 - ;
    프로세서, 정적 랜덤 액세스 메모리(static random-access memory, SRAM) 셀의 어레이, 및 제3 본딩 레이어를 포함하는 제3 반도체 구조체 - 상기 제3 본딩 레이어는 복수의 제3 본딩 콘택트를 포함함 - ;
    상기 제1 본딩 레이어와 상기 제3 본딩 레이어 사이의 제1 본딩 인터페이스 - 상기 제1 본딩 콘택트는 상기 제1 본딩 인터페이스에서 상기 제3 본딩 콘택트의 제1 세트와 접촉함 -; 및
    상기 제2 본딩 레이어와 상기 제3 본딩 레이어 사이의 제2 본딩 인터페이스 - 상기 제2 본딩 콘택트는 상기 제2 본딩 인터페이스에서 상기 제3 본딩 콘택트의 제2 세트와 접촉함 -
    을 포함하고,
    상기 제1 본딩 인터페이스와 상기 제2 본딩 인터페이스는 동일한 평면에 있는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제3 반도체 구조체는:
    기판;
    상기 기판 상의 상기 프로세서;
    상기 기판 위에 있고, 상기 프로세서의 외부에 있는 SRAM 셀의 어레이; 및
    상기 프로세서 및 상기 SRAM 셀의 어레이 위의 제3 본딩 레이어
    를 포함하는, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 반도체 구조체는:
    상기 제3 본딩 레이어 위의 상기 제1 본딩 레이어;
    상기 제1 본딩 레이어 위의 상기 NAND 메모리 셀의 어레이; 및
    상기 NAND 메모리 셀의 어레이 위에 있고 상기 NAND 메모리 셀의 어레이와 접촉하는 제1 반도체 층
    을 포함하는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 NAND 메모리 셀의 어레이는 3차원(3D) NAND 메모리 스트링 또는 2차원(2D) NAND 메모리 셀 중 적어도 하나를 포함하는, 반도체 디바이스.
  5. 제3항에 있어서,
    상기 제1 반도체 층 위의 제1 패드-아웃 상호접속 층(pad-out interconnect layer)을 더 포함하는 반도체 디바이스.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 반도체 층은 단결정 실리콘을 포함하는, 반도체 디바이스.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 반도체 층은 폴리실리콘을 포함하는, 반도체 디바이스.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조체는:
    상기 제3 본딩 레이어 위의 상기 제2 본딩 레이어;
    상기 제2 본딩 레이어 위의 DRAM 셀의 어레이; 및
    상기 DRAM 셀의 어레이 위에 있고 상기 DRAM 셀의 어레이와 접촉하는 제2 반도체 층
    을 포함하는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제2 반도체 층 위에 제2 패드-아웃 상호접속 층을 더 포함하는 반도체 디바이스.
  10. 제8항 또는 제9항에 있어서,
    상기 제2 반도체 층은 단결정 실리콘을 포함하는, 반도체 디바이스.
  11. 제1항에 있어서,
    상기 제1 반도체 구조체는:
    제1 기판;
    상기 제1 기판 상의 상기 NAND 메모리 셀의 어레이; 및
    상기 NAND 메모리 셀의 어레이 위의 제1 본딩 레이어
    를 포함하는, 반도체 디바이스.
  12. 제11항에 있어서,
    상기 NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링 또는 2D NAND 메모리 셀 중 적어도 하나를 포함하는, 반도체 디바이스.
  13. 제11항 또는 제12항에 있어서,
    상기 제2 반도체 구조체는:
    제2 기판;
    상기 제2 기판 상의 DRAM 셀의 어레이; 및
    상기 DRAM 셀의 어레이 위의 제2 본딩 레이어
    를 포함하는, 반도체 디바이스.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제3 반도체 구조체는:
    상기 제1 본딩 레이어 및 상기 제2 본딩 레이어 위의 상기 제3 본딩 레이어;
    상기 제3 본딩 레이어 위의 상기 프로세서;
    상기 제3 본딩 레이어 위에 있고, 상기 프로세서의 외부에 있는 SRAM 셀의 어레이; 및
    상기 프로세서 및 상기 SRAM 셀의 어레이 위에서 접촉하는 제3 반도체 층
    을 포함하는, 반도체 디바이스.
  15. 제14항에 있어서,
    상기 제3 반도체 층 위에 패드-아웃 상호접속 층을 더 포함하는 반도체 디바이스.
  16. 제14항 또는 제15항에 있어서,
    상기 제3 반도체 층은 단결정 실리콘을 포함하는, 반도체 디바이스.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는 상기 NAND 메모리 셀의 어레이의 주변 회로를 더 포함하는, 반도체 디바이스.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조체는 상기 DRAM 셀의 어레이의 주변 회로를 더 포함하는, 반도체 디바이스.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 제3 반도체 구조체는 상기 NAND 메모리 셀의 어레이 또는 상기 DRAM 셀의 어레이 중 적어도 하나의 주변 회로를 더 포함하는, 반도체 디바이스.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는 상기 제1 본딩 레이어와 상기 NAND 메모리 셀의 어레이 사이에 수직으로 제1 상호접속 층을 포함하고;
    상기 제2 반도체 구조체는 상기 제2 본딩 레이어와 상기 DRAM 셀의 어레이 사이에 수직으로 제2 상호접속 층을 포함하고; 그리고
    상기 제3 반도체 구조체는 상기 제3 본딩 레이어와 상기 프로세서 사이에 수직으로 제3 상호접속 층을 포함하는, 반도체 디바이스.
  21. 제20항에 있어서,
    상기 프로세서 및 상기 SRAM 셀의 어레이는 상기 제1 및 제3 상호접속 층, 상기 제1 본딩 콘택트, 및 상기 제3 본딩 콘택트의 제1 세트를 통해 상기 NAND 메모리 셀의 어레이에 전기적으로 연결되고; 그리고
    상기 프로세서 및 상기 SRAM 셀의 어레이는 상기 제2 상호접속 층 및 상기 제3 상호접속 층, 상기 제2 본딩 콘택트, 및 상기 제3 본딩 콘택트의 제2 세트를 통해 상기 DRAM 셀의 어레이에 전기적으로 연결되는, 반도체 디바이스.
  22. 제21항에 있어서,
    상기 NAND 메모리 셀의 어레이는 상기 제1, 제2, 및 제3 상호접속 층과 상기 제1, 제2 및 제3 본딩 콘택트를 통해 상기 DRAM 셀의 어레이에 전기적으로 연결되는, 반도체 디바이스.
  23. 제1항 내지 제22항 중 어느 한 항에 있어서,
    상기 SRAM 셀의 어레이는 상기 제3 반도체 구조체에서 복수의 개별 영역에 분포되는, 반도체 디바이스.
  24. 반도체 디바이스 형성 방법으로서,
    제1 웨이퍼 상에 복수의 제1 반도체 구조체를 형성하는 단계 - 상기 제1 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이 및 제1 본딩 레이어를 포함하고, 상기 제1 본딩 레이어는 복수의 제1 본딩 콘택트를 포함함 - ;
    상기 제1 반도체 구조체 중 적어도 하나를 복수의 제1 다이 중 적어도 하나가 포함하도록 상기 제1 웨이퍼를 상기 복수의 제1 다이로 다이싱하는 단계;
    제2 웨이퍼 상에 복수의 제2 반도체 구조체를 형성하는 단계 - 상기 제2 반도체 구조체 중 적어도 하나는 동적 랜덤 액세스 메모리(DRAM) 셀의 어레이 및 제2 본딩 레이어를 포함하고, 상기 제2 본딩 레이어는 복수의 제2 본딩 콘택트를 포함함 - ;
    상기 제2 반도체 구조체 중 적어도 하나를 복수의 제2 다이 중 적어도 하나가 포함하도록 상기 제2 웨이퍼를 상기 복수의 제2 다이로 다이싱하는 단계;
    제3 웨이퍼 상에 복수의 제3 반도체 구조체를 형성하는 단계 - 상기 제3 반도체 구조체 중 적어도 하나는 프로세서, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 및 제3 본딩 레이어를 포함하고, 상기 제3 본딩 레이어는 복수의 제3 본딩 콘택트를 포함함 - ;
    상기 제3 반도체 구조체 중 적어도 하나를 복수의 제3 다이 중 적어도 하나가 포함하도록 상기 제3 웨이퍼를 상기 복수의 제3 다이로 다이싱하는 단계; 및
    상기 제3 반도체 구조체가 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 각각에 본딩되도록 (i) 제3 다이 및 (ii) 제1 다이 및 제2 다이 각각을 대면 방식(face-to-face manner)으로 본딩하는 단계
    를 포함하며,
    상기 제1 본딩 콘택트는 제1 본딩 인터페이스에서 상기 제3 본딩 콘택트의 제1 세트와 접촉하고, 상기 제2 본딩 콘택트는 제2 본딩 인터페이스에서 상기 제3 본딩 콘택트의 제2 세트와 접촉하는, 반도체 디바이스 형성 방법.
  25. 제24항에 있어서,
    상기 복수의 제1 반도체 구조체를 형성하는 단계는:
    상기 제1 웨이퍼 상에 상기 NAND 메모리 셀의 어레이를 형성하는 단계;
    상기 NAND 메모리 셀의 어레이 위에 제1 상호접속 층을 형성하는 단계; 및
    상기 제1 상호접속 층 위에 상기 제1 본딩 레이어를 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  26. 제25항에 있어서,
    상기 복수의 제1 반도체 구조체를 형성하는 단계는:
    상기 제1 웨이퍼 상에 상기 NAND 메모리 셀의 어레이의 주변 회로를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 형성 방법.
  27. 제24항 내지 제26항 중 어느 한 항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는:
    상기 제2 웨이퍼 상에 상기 DRAM 셀의 어레이를 형성하는 단계;
    상기 DRAM 셀의 어레이 위에 제2 상호접속 층을 형성하는 단계; 및
    상기 제2 상호접속 층 위에 상기 제2 본딩 레이어를 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  28. 제27항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는:
    상기 제2 웨이퍼 상에 상기 DRAM 셀의 어레이의 주변 회로를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 형성 방법.
  29. 제24항 내지 제28항 중 어느 한 항에 있어서,
    상기 복수의 제3 반도체 구조체를 형성하는 단계는:
    상기 제3 웨이퍼 상에 상기 프로세서 및 상기 SRAM 셀의 어레이를 형성하는 단계;
    상기 프로세서 및 상기 SRAM 셀의 어레이 위에 제3 상호접속 층을 형성하는 단계; 및
    상기 제3 상호접속 층 위에 상기 제3 본딩 레이어를 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  30. 제29항에 있어서,
    상기 복수의 제3 반도체 구조체를 형성하는 단계는:
    상기 제3 웨이퍼 상에 상기 NAND 메모리 셀의 어레이 또는 상기 DRAM 셀의 어레이 중 적어도 하나의 주변 회로를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 형성 방법.
  31. 제24항 내지 제30항 중 어느 한 항에 있어서,
    상기 제3 반도체 구조체는 본딩 후에 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 위에 있는. 반도체 디바이스 형성 방법.
  32. 제31항에 있어서,
    본딩 후에 반도체 층을 형성하기 위해 상기 제3 웨이퍼를 박형화(thinning)하는 단계; 및
    상기 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  33. 제24항 내지 제30항 중 어느 한 항에 있어서,
    상기 제3 반도체 구조체는 본딩 후에 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 아래에 있는, 반도체 디바이스 형성 방법.
  34. 제33항에 있어서,
    본딩 후에 제1 반도체 층 및 제2 반도체 층을 각각 형성하기 위해 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 박막화하는 단계; 및
    상기 제1 반도체 층 및 상기 제2 반도체 층 위에 제1 패드-아웃 상호접속 층 및 제2 패드-아웃 상호접속 층을 각각 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  35. 제24항 내지 제34항 중 어느 한 항에 있어서,
    상기 본딩은 하이브리드 본딩(hybrid bonding)을 포함하는, 반도체 디바이스 형성 방법.
  36. 반도체 디바이스 형성 방법으로서,
    제1 웨이퍼 상에 복수의 제1 반도체 구조체를 형성하는 단계 - 상기 제1 반도체 구조체 중 적어도 하나는 NAND 메모리 셀의 어레이 및 제1 본딩 레이어를 포함하고, 상기 제1 본딩 레이어는 복수의 제1 본딩 콘택트를 포함함 - ;
    상기 제1 반도체 구조체 중 적어도 하나를 복수의 제1 다이 중 적어도 하나가 포함하도록 상기 제1 웨이퍼를 상기 복수의 제1 다이로 다이싱하는 단계;
    제2 웨이퍼 상에 복수의 제2 반도체 구조체를 형성하는 단계 - 상기 제2 반도체 구조체 중 적어도 하나는 동적 랜덤 액세스 메모리(DRAM) 셀의 어레이 및 제2 본딩 레이어를 포함하고, 상기 제2 본딩 레이어는 복수의 제2 본딩 콘택트를 포함함 - ;
    상기 제2 반도체 구조체 중 적어도 하나를 복수의 제2 다이 중 적어도 하나가 포함하도록 상기 제2 웨이퍼를 상기 복수의 제2 다이로 다이싱하는 단계;
    상기 제3 웨이퍼 상에 복수의 제3 반도체 구조체를 형성하는 단계 - 상기 제3 반도체 구조체 중 적어도 하나는 프로세서, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 및 제3 본딩 레이어를 포함하고, 상기 제3 본딩 레이어는 복수의 제3 본딩 콘택트를 포함함 - ;
    상기 적어도 하나의 제3 반도체 구조체가 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 각각에 본딩되도록 (i) 제3 웨이퍼 및 (ii) 적어도 하나의 제1 다이 및 적어도 하나의 제2 다이 각각을 대면 방식으로 본딩하여 본딩된 구조체를 형성하는 단계 - 상기 제1 본딩 콘택트는 제1 본딩 인터페이스에서 상기 제3 본딩 콘택트의 제1 세트와 접촉하고, 상기 제2 본딩 콘택트는 제2 본딩 인터페이스에서 상기 제3 본딩 콘택트의 제2 세트와 접촉함 - ; 및
    상기 본딩된 구조체를 복수의 다이로 다이싱하는 단계 - 상기 다이 중 적어도 하나는 본딩된 제1, 제2, 및 제3 반도체 구조체를 포함함 -
    를 포함하는 반도체 디바이스 형성 방법.
  37. 제36항에 있어서,
    상기 복수의 제1 반도체 구조체를 형성하는 단계는:
    상기 제1 웨이퍼 상에 상기 NAND 메모리 셀의 어레이를 형성하는 단계;
    상기 NAND 메모리 셀의 어레이 위에 제1 상호접속 층을 형성하는 단계; 및
    상기 제1 상호접속 층 위에 상기 제1 본딩 레이어를 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  38. 제37항에 있어서,
    상기 복수의 제1 반도체 구조체를 형성하는 단계는:
    상기 제1 웨이퍼 상에 상기 NAND 메모리 셀의 어레이의 주변 회로를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 형성 방법.
  39. 제36항 내지 제38항 중 어느 한 항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는:
    상기 제2 웨이퍼 상에 상기 DRAM 셀의 어레이를 형성하는 단계;
    상기 DRAM 셀의 어레이 위에 상기 제2 상호접속 층을 형성하는 단계; 및
    상기 제2 상호접속 층 위에 상기 제2 본딩 레이어를 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  40. 제39항에 있어서,
    상기 복수의 제2 반도체 구조체를 형성하는 단계는:
    상기 제2 웨이퍼 상에 상기 DRAM 셀의 어레이의 주변 회로를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 형성 방법.
  41. 제36항 내지 제40항 중 어느 한 항에 있어서,
    상기 복수의 제3 반도체 구조체를 형성하는 단계는:
    상기 제3 웨이퍼 상에 상기 프로세서 및 상기 SRAM 셀의 어레이를 형성하는 단계;
    상기 프로세서 및 상기 SRAM 셀의 어레이 위에 제3 상호접속 층을 형성하는 단계; 및
    상기 제3 상호접속 층 위에 상기 제3 본딩 레이어를 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  42. 제41항에 있어서,
    상기 복수의 제3 반도체 구조체를 형성하는 단계는:
    상기 제3 웨이퍼 상에 상기 NAND 메모리 셀의 어레이 또는 상기 DRAM 셀의 어레이 중 적어도 하나의 주변 회로를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 형성 방법.
  43. 제36항 내지 제42항 중 어느 한 항에 있어서,
    상기 제3 반도체 구조체는 본딩 후에 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 위에 있는, 반도체 디바이스 형성 방법.
  44. 제43항에 있어서,
    본딩 후에 반도체 층을 형성하기 위해 상기 제3 웨이퍼를 박형화하는 단계; 및
    상기 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  45. 제36항 내지 제42항 중 어느 한 항에 있어서,
    상기 제3 반도체 구조체는 본딩 후에 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 아래에 있는, 반도체 디바이스 형성 방법.
  46. 제45항에 있어서,
    본딩 후에 제1 반도체 층 및 제2 반도체 층을 각각 형성하기 위해 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 박막화하는 단계; 및
    상기 제1 반도체 층 및 상기 제2 반도체 층 위에 제1 패드-아웃 상호접속 층 및 제2 패드-아웃 상호접속 층을 각각 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  47. 제36항 내지 제46항 중 어느 한 항에 있어서,
    상기 본딩은 하이브리드 본딩을 포함하는, 반도체 디바이스 형성 방법.
  48. 멀티-칩 패키지(Multi-Chip Package, MCP)의 반도체 디바이스로서,
    회로 기판;
    상기 회로 기판 상의 하이브리드 컨트롤러;
    NAND 메모리 셀의 어레이를 포함하고 다이-투-다이 와이어 본딩(die-to-die wire bonding)을 통해 상기 하이브리드 컨트롤러에 전기적으로 연결된 적어도 하나의 NAND 다이; 및
    DRAM 셀의 어레이를 포함하고 다이-투-다이 와이어 본딩을 통해 상기 하이브리드 컨트롤러에 전기적으로 연결된 적어도 하나의 동적 랜덤 액세스 메모리(DRAM) 다이 - 상기 하이브리드 컨트롤러는 상기 적어도 하나의 NAND 다이와 상기 적어도 하나의 DRAM 다이 사이의 데이터 전송을 제어하도록 구성됨 -
    를 포함하는 반도체 디바이스.
  49. 제48항에 있어서,
    NAND 메모리 셀의 어레이 및 DRAM 셀의 어레이를 포함하고 다이-투-다이 와이어 본딩을 통해 상기 하이브리드 컨트롤러에 전기적으로 연결된 적어도 하나의 하이브리드 메모리 다이
    를 더 포함하는 반도체 디바이스.
  50. 제48항 또는 제49항에 있어서,
    상기 적어도 하나의 NAND 다이는 논리-물리 어드레스 맵(logical-physical address map)을 저장하도록 구성되고; 그리고
    상기 하이브리드 컨트롤러는 상기 반도체 디바이스의 전원이 켜질 때 상기 적어도 하나의 NAND 다이로부터 상기 적어도 하나의 DRAM 다이로 상기 논리-물리 어드레스 맵을 로딩하도록 구성되는, 반도체 디바이스.
  51. 제48항 내지 제50항 중 어느 한 항에 있어서,
    상기 하이브리드 컨트롤러는 상기 논리-물리 어드레스 맵에 대한 업데이트 로그(log)를 저장하도록 구성된 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이를 포함하는, 반도체 디바이스.
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