CN112614831A - 具有处理器和异构存储器的一体化半导体器件及其形成方法 - Google Patents

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    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/484—Connecting portions
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
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    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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Abstract

公开了半导体器件的实施例及其制造方法。在示例中，半导体器件包括NAND存储器单元和包含第一键合接触部的第一键合层。半导体器件还包括包含DRAM单元和含有第二键合接触部的第二键合层的第二半导体结构。半导体器件还包括包含处理器、SRAM单元和含有第三键合接触部的第三键合层的第三半导体结构。半导体器件还包括在第一和第三键合层之间的第一键合界面，以及在第二和第三键合层之间的第二键合界面。第一键合接触部在第一键合界面处与第一组第三键合接触部接触。第二键合接触部在第二键合界面处与第二组第三键合接触部接触。第一键合界面和第二键合界面在同一平面中。

Description

具有处理器和异构存储器的一体化半导体器件及其形成方法
本申请是申请日为2019年9月11日、申请号为201980002051.9、名称为“具有处理器和异构存储器的一体化半导体器件及其形成方法”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求享有2019年4月15日提交的名称为“Integration of three-dimensional NAND memory devices with multiple functional chips(三维NAND存储器器件与多功能芯片的集成)”的国际申请No.PCT/CN2019/082607，2019年7月24日提交的名称为“Bonded unified semiconductor chips and fabrication and operation methodsthereof(键合的一体化半导体芯片及其制造和操作方法)”的国际专利申请No.PCT/CN2019/097442，以及2019年4月30日提交的名称为“Three-dimensional memory devicewith embedded dynamic rondom-access memory(具有嵌入式动态随机存取存储器的三维存储器器件)”的国际申请No.PCT/CN2019/085237的优先权权益，所有这些申请都通过引用整体并入本文。
背景技术
本公开的实施例涉及半导体器件及其制造方法。
在现代移动设备(例如，智能电话、平板电脑等)中，使用多个复杂的片上系统(SOC)来实现各种功能，例如应用处理器、动态随机存取存储器(DRAM)、闪存、用于蓝牙的各种控制器、Wi-Fi、全球定位系统(GPS)、调频(FM)无线电、显示器等，以及基带处理器，它们形成为分立芯片。例如，应用处理器通常尺寸大，包括中央处理单元(CPU)、图形处理单元(GPU)、片上存储器、加速功能硬件以及其他模拟部件。
发明内容
本文公开了半导体器件及其制造方法的实施例。
在一个示例中，半导体器件包括NAND存储器单元的阵列和包含多个第一键合接触部的第一键合层。半导体器件还包括第二半导体结构，该第二半导体结构包括DRAM单元的阵列和包含多个第二键合接触部的第二键合层。半导体器件还包括第三半导体结构，该第三半导体结构包括处理器、静态随机存取存储器(SRAM)单元的阵列，以及包含多个第三键合接触部的第三键合层。半导体器件还包括在第一键合层和第三键合层之间的第一键合界面，以及在第二键合层和第三键合层之间的第二键合界面。第一键合接触部在第一键合界面处与第一组第三键合接触部接触。第二键合接触部在第二键合界面处与第二组第三键合接触部接触。第一键合界面和第二键合界面在同一平面中。
在另一个示例中，公开了一种用于形成半导体器件的方法。在第一晶片上形成多个第一半导体结构。至少一个第一半导体结构包括NAND存储器单元的阵列和包含多个第一键合接触部的第一键合层。将第一晶片分割成多个第一管芯，使得至少一个第一管芯包括至少一个第一半导体结构。在第二晶片上形成多个第二半导体结构。至少一个第二半导体结构包括DRAM单元的阵列和包含多个第二键合接触部的第二键合层。将第二晶片分割成多个第二管芯，使得至少一个第二管芯包括至少一个第二半导体结构。在第三晶片上形成多个第三半导体结构。至少一个第三半导体结构包括处理器，SRAM单元的阵列以及包含多个第三键合接触部的第三键合层。将第三晶片分割成多个第三管芯，使得至少一个第三管芯包括至少一个第三半导体结构。第三管芯与第一管芯和第二管芯中的每一个以面对面的方式键合，使得第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合接触部在第一键合界面处与第一组第三键合接触部接触。第二键合接触部在第二键合界面处与第二组第三键合接触部接触。
在又一个示例中，公开了一种用于形成半导体器件的方法。在第一晶片上形成多个第一半导体结构。至少一个第一半导体结构包括NAND存储器单元的阵列和包含多个第一键合接触部的第一键合层。将第一晶片分割成多个第一管芯，使得至少一个第一管芯包括至少一个第一半导体结构。在第二晶片上形成多个第二半导体结构。至少一个第二半导体结构包括DRAM单元的阵列和包含多个第二键合接触部的第二键合层。将第二晶片分割成多个第二管芯，使得至少一个第二管芯包括至少一个第二半导体结构。在第三晶片上形成多个第三半导体结构。至少一个第三半导体结构包括处理器，SRAM单元的阵列以及包含多个第三键合接触部的第三键合层。第三晶片与至少一个第一管芯和至少一个第二管芯中的每一个以面对面的方式键合以形成键合结构，使得至少一个第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合接触部在第一键合界面处与第一组第三键合接触部接触。第二键合接触部在第二键合界面处与第二组第三键合接触部接触。将键合结构分割成多个管芯。至少一个管芯包括键合的第一半导体结构、第二半导体结构和第三半导体结构。
在又一个示例中，多芯片封装(MCP)中的半导体器件包括电路板、电路板上的混合控制器、至少一个NAND管芯以及至少一个DRAM管芯。至少一个NAND管芯包括NAND存储器单元的阵列，并通过管芯到管芯的引线键合电连接到混合控制器。至少一个DRAM管芯包括DRAM单元的阵列，并通过管芯到管芯的引线键合电连接到混合控制器。混合控制器被配置为控制至少一个NAND管芯和至少一个DRAM管芯之间的数据传输。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并且使得本领域技术人员能够制造和使用本公开。
图1示出了根据一些实施例的具有异构(heterogeneous)存储器和混合控制器的示例性系统的框图。
图2示出了根据一些实施例的具有异构存储器和混合控制器的MCP中的示例性半导体器件的截面的示意图。
图3A示出了根据一些实施例的示例性系统的截面的示意图，该示例性系统具有主机处理器和每个都具有异构存储器的键合半导体器件。
图3B示出了根据一些实施例的具有主机处理器和每个都具有异构存储器的键合半导体器件的另一示例性系统的截面的示意图。
图4A示出了根据一些实施例的具有异构存储器的示例性半导体器件的截面的示意图。
图4B示出了根据一些实施例的具有异构存储器的另一示例性半导体器件的截面的示意图。
图5A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构的示意性平面图。
图5B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的示意性平面图。
图5C示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构的示意性平面图。
图6A示出了根据一些实施例的具有处理器、SRAM和外围电路的示例性半导体结构的示意性平面图。
图6B示出了根据一些实施例的具有NAND存储器的示例性半导体结构的示意性平面图。
图6C示出了根据一些实施例的具有DRAM的示例性半导体结构的示意性平面图。
图7A示出了根据一些实施例的具有异构存储器的示例性半导体器件的截面。
图7B示出了根据一些实施例的具有异构存储器的另一示例性半导体器件的截面。
图8A和8B示出了根据一些实施例的用于形成具有处理器、SRAM和外围电路的示例性半导体结构的制造工艺。
图9A和9B示出了根据一些实施例的用于形成具有3D NAND存储器串的示例性半导体结构的制造工艺。
图10A-10C示出了根据一些实施例的用于形成具有DRAM单元的示例性半导体结构的制造工艺。
图11A和11B示出了根据一些实施例的用于形成具有异构存储器的示例性半导体器件的制造工艺。
图12A-12C示出了根据一些实施例的用于分割和键合示例性半导体结构的制造工艺。
图13A-13D示出了根据一些实施例的用于键合和分割示例性半导体结构的制造工艺。
图14示出了根据一些实施例的具有2D NAND存储器单元的示例性半导体结构的截面。
图15A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的截面。
图15B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构的截面。
图16A和16B示出了根据一些实施例的用于形成具有异构存储器的半导体器件的示例性方法的流程图。
图17A和17B示出了根据一些实施例的用于形成具有异构存储器的半导体器件的另一示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了特定的配置和布置，但是应该理解，这仅出于说明性目的而进行。本领域技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于本领域技术人员显而易见的是，本公开还可以用于各种其他应用中。
应注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可包括特定特征、结构或特性，但每个实施例可能不一定包括特定的特征、结构或特性。而且，这些短语不一定指的是相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例影响这些特征、结构或特性将在本领域的技术人员的知识范围内。
通常，术语可以至少部分地根据上下文中的使用来理解。例如，如本文所使用的术语“一个或多个”，至少部分地取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“该”之类的术语同样可以至少部分地取决于上下文而被理解为传达单数用法或传达复数用法。另外，术语“基于”可以被理解为不一定旨在传达一组排他性因素，而是可以替代地，同样至少部分地根据上下文，允许存在不一定明确描述的其他因素。
应该容易理解的是，本公开中“在……上”、“在……之上”和“在……上方”的含义应该以最广泛的方式解释，使得“在……上”不仅意味着“直接”在某物上，而且包括在某物“上”并且其间具有中间特征或层的含义，并且“在……之上”或“在……上方”不仅意味着在某物“之上”或“上方”的含义，而且还可以包括其在某物“之上”或“上方”而在其间没有中间特征或层(即，直接在某物上)的含义。
此外，这里可以使用空间相对术语，诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等，以便于描述如图所示的一个元件或特征相对于另一个(或多个)元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式取向(旋转90度或在其他取向上)，并且同样可以相应地解释在此使用的空间相对描述符。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶片。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是同构或非同构连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面处或之间的任何一对水平平面之间。层可以水平、垂直和/或沿锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其下面具有一个或多个层。层可以包含多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔接触部)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或公差的微小变化引起的。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示给定量的值，其在例如所述值的10-30％内变化(例如，±10％、±20％或±30％)。
如本文所使用的，术语“三维(3D)NAND存储器串”指的是在横向取向的衬底上串联连接的垂直取向的存储器单元晶体管串，使得存储器单元晶体管串在相对于衬底的垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”意味着标称地垂直于衬底的横向表面。
如本文所使用的，“晶片”是用于在其中和/或上构建半导体器件并且在分离成管芯之前能够经历各种制造工艺的一片半导体材料。
使用嵌入式NAND存储器(也称为“NAND闪存”)产品作为非易失性存储器/存储装置的常规方式，例如嵌入式多媒体卡(eMMC)、通用闪速存储装置(UFS)和球栅阵列(BGA)固态驱动器(SSD)等包括将NAND存储器芯片焊接到印刷电路板(PCB)上。所有存储器设备的相应协议的控制线和数据传输线是从主机处理器(也称为“微处理器”，例如CPU)导出的。然而，传统方法可能在控制和数据传输线之间引入串扰，并且还会在处理器上引起高负载。
此外，传统存储器通常是同构的(homogeneous)，即具有相同类型的存储器。例如，主存储器是NAND存储器或DRAM。即使对于MCP中的存储器设备，相同类型的存储器管芯(例如，NAND管芯或DRAM管芯)也包括在同一封装中。然而，当需要不同类型的存储器时，必须将多个存储器芯片(在单独的封装中)焊接到PCB上并通过PCB上的长距离金属引线/线电连接，从而导致进一步的RC延迟并增加PCB面积。
另一方面，随着现代处理器发展到更高级的代，高速缓存大小对于处理器性能增强起着越来越重要的作用。在某些情况下，高速缓存在微处理器芯片中占用了一半甚至更多的芯片空间。此外，从高速缓存到处理器核逻辑的电阻-电容(RC)延迟对降低性能的影响变得越发显著。此外，需要总线接口单元将处理器电连接到外部非易失性存储器。然而，总线接口单元本身占据额外的芯片区域，并且其与非易失性存储器和/或易失性存储器的电连接需要额外的区域用于金属布线并引入额外的RC延迟。
根据本公开的各种实施例提供一体化的半导体器件，其具有集成在MCP中或甚至在相同的键合芯片上的处理器核、高速缓存和异构存储器(例如，DRAM和NAND存储器)以实现更好的数据存储性能，例如更快的数据处理、传输和存储速度，更高的效率和更高的数据存储容量。异构存储器架构可以利用非易失性存储器和易失性存储器两者的优点，例如，NAND存储器的大存储容量和DRAM的快速访问速度，从而加宽了电路设计的处理窗口。在一个示例中，异构存储器架构可以通过在系统由于电源中断而重新启动时将逻辑-物理地址映射从每个NAND存储器重新加载到相应的DRAM来实现更快的上电速度。
在一个示例中，本文公开的半导体器件可以在MCP中，该MCP具有混合控制器以及由混合控制器控制的多个NAND管芯和DRAM管芯。在另一示例中，这里公开的半导体器件可以包括异构存储器，例如具有NAND存储器(例如，作为非易失性存储器)的第一半导体结构，以及具有DRAM(例如，作为易失性存储器)的第二半导体结构。这里公开的半导体器件还可以包括第三半导体结构，该第三半导体结构具有处理器核(例如，作为异构存储器的控制器)和SRAM(例如，作为高速缓存)，该第三半导体结构与第一半导体结构和第二半导体结构中的每一个键合，其具有大量短距离垂直金属互连，而不是外围分布的长距离金属布线，甚至传统的硅通孔(TSV)。总线接口单元也可以被显着地减少甚至被完全移除。在一些实施例中，可以将高速缓存模块划分为较小的高速缓存区域，根据键合接触部设计随机分布。
结果，最优即时数据和状态存储能力可以同时实现更高的信噪比(S/N)，更好的存储器阵列效率，更小的管芯尺寸和更低的比特成本，更密集的功能模块布置(例如，处理器内核、高速缓存、总线接口等)，更快的速度和更小的PCB尺寸。此外，由于来自处理器晶片、NAND存储器晶片和DRAM晶片的制造工艺的较少交互影响，以及公知的良好混合键合良率，可以实现具有更高良率的更短制造周期时间。处理器、NAND存储器以及DRAM之间的连接距离较短，例如从毫米或厘米级到微米级，可以通过更快的数据传输速率提高处理器和内存性能，通过更宽的带宽提高处理器核逻辑效率，以及提高系统速度。
图1示出了根据一些实施例的具有异构存储器和混合控制器的示例性系统100的框图。系统100可以是包括存储器的任何合适的系统，例如SSD、eMMC或UFS。在一些实施例中，系统100包括混合控制器102，包括一个或多个DRAM 104和一个或多个NAND存储器106的异构存储器，以及主机处理器108。与包括单个存储器的传统同构存储器系统不同，系统100可以包括多对异构存储器，例如一对DRAM 104和NAND存储器106。
混合控制器102可以被配置为控制DRAM 104和NAND存储器106的操作。也就是说，混合控制器102可以充当管理NAND存储器106中的数据存储和传输的NAND存储器控制器以及管理DRAM 104中的数据存储和传输的DRAM控制器。在一些实施例中，混合控制器102被配置为控制DRAM 104和NAND存储器106之间的数据传输。例如，每个NAND存储器106可以被配置为存储逻辑-物理地址映射，以及混合控制器102可以被配置为在系统100上电时将逻辑-物理地址映射从每个NAND存储器106加载到相应的DRAM 104。逻辑地址是CPU在执行期间生成的地址，并且物理地址是存储器中的位置。逻辑-物理地址映射可以将物理地址映射到逻辑地址。
主机处理器108可以包括一个或多个集成或分立的处理器核，例如被配置为执行任何合适的逻辑操作的执行逻辑/引擎。在一些实施例中，主机处理器108还包括由SRAM形成的一个或多个高速缓存(例如，指令高速缓存或数据高速缓存)。应当理解，在一些实施例中，混合控制器102还可以包括由SRAM形成的高速缓存。在一些实施例中，高速缓存(在主机处理器108和/或混合控制器102中)被配置为存储对逻辑-物理地址映射的更新日志。也就是说，在系统100的操作期间(即，当系统100上电时)对逻辑-物理地址映射的任何更新可以存储在主机处理器108和/或混合控制器102中的高速缓存中。通过在高速缓存中存储对逻辑-物理地址映射的更新日志，可以安全地保存逻辑-物理地址映射，而无需大型昂贵的不间断电源(UPS)。例如，在发生不期望的电源中断的情况下，混合控制器102可以将逻辑-物理地址映射从每个NAND存储器106重新加载到相应的DRAM104，而不会在电源恢复时影响重启速度。在一些实施例中，混合控制器102和主机处理器108中的每一个还包括一个或多个总线接口单元(未示出)，所述总线接口单元被配置为在系统100内以及系统100和其他设备之间接收和发送数据。
图2示出了根据一些实施例的具有异构存储器和混合控制器的MCP202中的示例性半导体器件200的截面的示意图。根据如图2所示的一些实施例，MCP 202，也称为多芯片模块(MCM)，是电子组件，例如具有大量导体端子(即，引脚)204的封装，其中多个集成电路(IC或“芯片”)、半导体管芯和/或其他分立部件被集成到电路板206上。在一些实施例中，各种小芯片堆叠在MCP 202中的电路板206上，包括电路板206上的混合控制器208，一个或多个DRAM管芯210，一个或多个NAND管芯212，以及一个或多个混合存储器管芯214。存储器管芯中的每个，例如DRAM管芯210、NAND管芯212和混合存储器管芯214，通过管芯到管芯的引线键合电连接到混合控制器208，包括但不限于基于球形键合、楔形键合或柔性键合(compliant bonding)的铝(Al)、铜(Cu)、银(Ag)或金(Au)键合引线。
混合控制器208可以是上面参考图1详细描述的混合控制器102的示例。如下面详细描述的，每个DRAM管芯210可以包括DRAM单元的阵列，并且每个NAND管芯212可以包括NAND存储器单元的阵列，例如，3D NAND存储器串阵列和/或二维(2D)NAND存储器单元的阵列。每个DRAM管芯210可以是DRAM 104的示例性实现，并且每个NAND管芯212可以是NAND存储器106的示例性实现，如上面参考图1详细描述的。根据一些实施例，混合存储器管芯214包括NAND存储器单元的阵列和DRAM单元的阵列。也就是说，在一些实施例中，半导体器件200不仅包括异构存储器管芯，例如同一MCP 202中的DRAM管芯210和NAND管芯212两者，而且还可以包括在同一混合存储器管芯214上的异构存储器单元，例如DRAM存储器单元和NAND存储器单元两者。
图3A示出了根据一些实施例的示例性系统300的截面的示意图，该系统300具有主机处理器302和每个都具有异构存储器的键合半导体器件。系统300可以是包括存储器的任何合适的系统，例如SSD、eMMC或UFS。根据一些实施例，系统300包括附接(例如，焊接)到PCB304上的主机处理器302。主机处理器302可以是上面参考图1详细描述的主机处理器108的示例。系统300还可以包括多个键合的半导体器件306和308，每个器件也附接(例如，焊接)到PCB 304上。每个键合的半导体器件306或308可以是嵌入式异构存储器件，其直接通过用于传输嵌入控制信号的控制线和用于传输嵌入数据信号的数据传输线电连接到主机处理器302。也就是说，主机处理器302可以控制每个键合的半导体器件306或308的操作，并直接通过主机线与每个键合的半导体器件306或308交换数据。
如图3A所示，每个键合半导体器件306或308是一体化的半导体器件，包括具有NAND存储器的第一半导体结构312，具有DRAM的第二半导体结构314，以及具有处理器的第三半导体结构310。第三半导体结构310的处理器可以是上面参考图1详细描述的混合控制器102的示例性实现。第一半导体结构312和第二半导体结构314的NAND存储器和DRAM可以是一对异构存储器，作为上面参考图1详细描述的NAND存储器106和DRAM104的示例性实现。根据一些实施例，第一半导体结构312和第二半导体结构314中的每一个以3D布置垂直地与第三半导体结构310结合，如下面详细描述的。也就是说，第一半导体结构312和第二半导体结构314中的每一个可以堆叠在第三半导体结构310之上。结果，可以缩短处理器、NAND存储器以及DRAM之间的电连接，可以减少RC延迟，并且可以节省PCB面积。
图3B示出了根据一些实施例的具有主机处理器302和每个都具有异构存储器的键合半导体器件的另一示例性系统301的截面的示意图。系统301与图3A中的系统300相同，除了键合的半导体器件309不直接与主机处理器302交互之外。键合半导体器件309的控制线和数据传输线不从主机处理器302导出。相反，键合半导体器件309通过控制线和数据传输线电连接到另一键合半导体器件307。键合半导体器件307的第三半导体结构310中的处理器可以共享主机处理器302的至少一些功能，例如，控制键合半导体器件309的操作和与键合半导体器件309交换数据。在一些实施例中，键合半导体器件307充当“桥”，可以将控制信号和/或数据信号从主机处理器302中继到键合的半导体器件309。无论如何，键合的半导体器件307可以减少主机处理器302上的负载和主机线(例如，从主机处理器302导出的控制和数据传输线)之间的串扰。
图4A示出了根据一些实施例的具有异构存储器的示例性半导体器件400的截面的示意图。半导体器件400表示图3A和3B中的键合半导体器件306、307、308和309的示例。半导体器件400的部件(例如，处理器/SRAM、NAND存储器和DRAM)可以分别形成在不同的衬底上，然后结合在一起以形成键合芯片。
半导体器件400可以包括包含NAND存储器单元的阵列的第一半导体结构402。也就是说，第一半导体结构402可以是NAND闪存器件，其中存储器单元以3D NAND存储器串阵列和/或2D NAND存储器单元的阵列的形式提供。可以将NAND存储器单元组织成页，然后将这些页组织成块，其中每个NAND存储器单元电连接到称为位线(BL)的单独线。NAND存储器单元中具有相同垂直位置的所有存储器单元可以由字线(WL)通过控制栅极电连接。在一些实施例中，存储器平面包含通过相同位线电连接的一定数量的块。
在一些实施例中，NAND存储器单元的阵列是2D NAND存储器单元的阵列，每个2DNAND存储器单元的阵列包括浮置栅极晶体管。根据一些实施例，2D NAND存储器单元的阵列包括多个2D NAND存储器串，每个2D NAND存储器串包括串联连接的多个存储器单元(例如，32至128存储器单元)(类似于NAND门)和两个选择晶体管。根据一些实施例，每个2D NAND存储器串布置在衬底上的同一平面中(2D)。在一些实施例中，NAND存储器单元的阵列是3DNAND存储器串的阵列，每个3D NAND存储器串通过存储器叠层在衬底上(在3D中)垂直地延伸。取决于3D NAND技术(例如，存储器叠层中的层/层级的数目)，3D NAND存储器串通常包括32到256个NAND存储器单元，每个NAND存储器单元包括浮置栅极晶体管或电荷陷阱晶体管。
半导体器件400还可以包括第二半导体结构404，其包括DRAM单元的阵列。也就是说，第二半导体结构404可以是DRAM存储器器件。DRAM需要定期刷新存储器单元。在一些实施例中，每个DRAM单元包括用于存储作为正或负电荷的数据比特的电容器以及控制对其的访问的一个或多个晶体管。在一个示例中，每个DRAM单元是一个晶体管、一个电容器(1T1C)单元。
半导体器件400还可以包括第三半导体结构406，其包括处理器和SRAM单元的阵列。在一些实施例中，第三半导体结构406中的处理器和SRAM单元的阵列使用互补金属氧化物半导体(CMOS)技术。处理器和SRAM单元的阵列两者都可以用先进的逻辑处理(logicprocess)实现(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)以实现高速。
处理器可以包括专用处理器，该专用处理器包括但不限于CPU、GPU、数字信号处理器(DSP)、张量处理单元(TPU)、视觉处理单元(VPU)、神经处理单元(NPU)、协同处理单元(SPU)、物理处理单元(PPU)和图像信号处理器(ISP)。处理器还可以包括组合多个专用处理器的SoC，例如应用处理器、基带处理器等。在其中半导体器件400用于移动设备(例如，智能手机、平板电脑、眼镜、腕表、虚拟现实/增强现实的头戴式耳机、膝上型计算机等)的一些实施例中，应用处理器处理在操作系统环境中运行的应用程序，并且基带处理器处理蜂窝通信，如第二代(2G)、第三代(3G)、第四代(4G)、第五代(5G)、第六代(6G)蜂窝通信等。在一些实施例中，第三半导体结构406中的处理器是/或者包括上面参考图1详细描述的混合控制器102的示例。
除了处理器之外的其他处理单元(也称为“逻辑电路”)也可以形成在第三半导体结构406中，例如第一半导体结构402中的NAND存储器的外围电路的整体或部分和/或第二半导体结构404中的DRAM的外围电路的全部或部分。在一些实施例中，半导体器件400的第三半导体结构406还包括第一半导体结构402中的NAND存储器的外围电路的整体或部分。外围电路(也称为控制和感测电路)可以包括用于促进NAND存储器操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，半导体器件400的第三半导体结构406还包括第二半导体结构404中的DRAM的外围电路的全部或部分。外围电路(也称为控制和感测电路)可包括用于促进DRAM操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括输入/输出缓冲器、解码器(例如，行解码器和列解码器)、读出放大器或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，第一半导体结构402包括NAND存储器的外围电路的整体或部分，并且第二半导体结构404包括DRAM的外围电路的全部或部分。
SRAM集成在逻辑电路(例如，处理器和外围电路)的相同衬底上，允许更宽的总线和更高的操作速度，这也称为“管芯上SRAM”。SRAM的存储器控制器可以作为外围电路的一部分嵌入。在一些实施例中，每个SRAM单元包括用于存储作为正或负电荷的数据比特的多个晶体管以及控制对其的访问的一个或多个晶体管。在一个示例中，每个SRAM单元具有六个晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))，例如，用于存储数据比特的四个晶体管和用于控制对数据的访问的两个晶体管。SRAM单元可以位于未被逻辑电路(例如，处理器和外围电路)占据的区域中，由此不需要额外的空间来形成。管芯上SRAM可以实现半导体器件400的高速操作，其用作一个或多个高速缓存(例如，指令高速缓存或数据高速缓存)和/或数据缓冲器。
如图4A所示，半导体器件400还包括垂直位于第一半导体结构402和第三半导体结构406之间的第一键合界面408，以及垂直位于第二半导体结构404和第三半导体结构406之间的第二键合界面410。根据一些实施例，第一键合界面408和第二键合界面410处于同一平面中。也就是说，在一些实施例中，第一半导体结构402和第二半导体结构404不是彼此堆叠，而是两者都堆叠在第三半导体结构406上并与第三半导体结构406接触。第三半导体结构406的尺寸可以大于第一半导体结构402或第二半导体结构404的尺寸，以容纳第一半导体结构402和第二半导体结构404两者。
如下面详细描述的，第一、第二和第三半导体结构402、404和406可以单独(并且在一些实施例中并行)制造，使得制造第一、第二和第三半导体结构402、404和406中的一个的热预算不限制制造第一、第二和第三半导体结构402、404和406中的另一个的工艺。此外，通过第一键合界面408和第二键合界面410可以形成大量互连(例如，键合接触部)，从而分别在第一半导体结构402和第三半导体结构406之间以及第二半导体结构404和第三半导体结构406之间形成直接的短距离(例如，微米级)电连接，而不是电路板(例如PCB)上的长距离(例如，毫米或厘米级)芯片到芯片数据总线，从而消除芯片接口延迟并实现高速I/O吞吐量，同时降低功耗。第一半导体结构402中的NAND存储器和第三半导体结构406中的处理器之间以及第一半导体结构402中的NAND存储器和第三半导体结构406中的SRAM之间的数据传输可以通过跨越第一键合界面408的互连(例如，键合接触部)来执行。类似地，第二半导体结构404中的DRAM和第三半导体结构406中的处理器之间以及第二半导体结构404中的DRAM和第三半导体结构406中的SRAM之间的数据传输可以通过跨越第二键合界面410的互连(例如，键合接触部)来执行。通过垂直集成第一、第二和第三半导体结构402、404和406，可以减小芯片尺寸，并且可以增加存储器单元密度。此外，作为“一体化”芯片，通过将多个分立芯片(例如，各种处理器、控制器和异构存储器)集成到单个键合芯片(例如，半导体器件400)中，也可以实现更快的系统速度和更小的PCB尺寸。
应理解，堆叠的第一、第二和第三半导体结构402、404和406的相对位置不受限制。图4B示出了根据一些实施例的另一示例性半导体器件401的截面的示意图。与图4A中的半导体器件400不同，在图4A中，包括处理器和SRAM单元的阵列的第三半导体结构406位于包括NAND存储器单元的阵列的第一半导体结构402和包括DRAM单元的阵列的第二半导体结构404之下，而在图4B的半导体器件401中，第三半导体结构406在第一半导体结构402和第二半导体结构404之上。然而，根据一些实施例，第一键合界面408垂直地形成在半导体器件401中的第一半导体结构402和第三半导体结构406之间，并且第一半导体结构402和第三半导体结构406通过键合(例如，混合键合)垂直地结合。类似地，根据一些实施例，第二键合界面410在半导体器件401中的第二半导体结构404和第三半导体结构406之间垂直地形成，并且第二半导体结构404和第三半导体结构406通过键合(例如，混合键合)垂直地结合。第一半导体结构402中的NAND存储器与第三半导体结构406中的处理器之间的数据传输，以及第一半导体结构402中的NAND存储器与第三半导体结构406中的SRAM之间的数据传输可以通过跨越第一键合界面408的互连(例如，键合接触部)来执行。类似地，第二半导体结构404中的DRAM与第三半导体结构406中的处理器之间的数据传输以及第二半导体结构404中的DRAM与第三半导体结构406中的SRAM之间的数据传输可以通过跨越第二键合界面410的互连(例如，键合接触部)来执行。
图5A示出了根据一些实施例的具有处理器和SRAM的示例性半导体结构501的示意性平面图。半导体结构501可以是图4A和4B中的第三半导体结构406的一个示例。半导体结构501可以包括与SRAM 504在同一衬底上、且使用与SRAM 504相同的逻辑处理来制造的处理器502。处理器502可以包括CPU、GPU、DSP、应用处理器、基带处理器(仅举几个例子)中的一个或多个。SRAM 504可以设置在处理器502的外部。例如，图5A示出了SRAM 504的示例性布局，其中SRAM单元的阵列分布在处理器502外部的半导体结构501中的多个单独区域中。也就是说，由SRAM 504形成的高速缓存模块可以分成更小的高速缓存区域，分布在半导体结构501中的处理器502之外。在一个示例中，高速缓存区域的分布可以基于键合接触部的设计，例如，占据没有键合接触部的区域。在另一示例中，高速缓存区域的分布可以是随机的。结果，可以围绕处理器502布置更多内部高速缓存(例如，使用管芯上SRAM)，而不占用额外的芯片区域。
图5B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构503的示意性平面图。半导体结构503可以是图4A和4B中的第一半导体结构402的一个示例。半导体结构503可以包括与NAND存储器506的外围电路在同一衬底上的NAND存储器506。半导体结构503可以包括用于控制和感测NAND存储器506的所有外围电路，包括例如字线驱动器508、页面缓冲器510以及任何其他合适的设备。图5B示出了外围电路(例如，字线驱动器508、页面缓冲器510)和NAND存储器506的示例性布局，其中外围电路(例如，字线驱动器508、页面缓冲器510)和NAND存储器506形成在同一平面上的不同的区域中。例如，外围电路(例如，字线驱动器508、页面缓冲器510)可以形成在NAND存储器506外部。
图5C示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构505的示意性平面图。半导体结构505可以是图4A和4B中的第二半导体结构404的一个示例。半导体结构505可以包括与DRAM 512的外围电路在同一衬底上的DRAM 512。半导体结构505可以包括用于控制和感测DRAM 512的所有外围电路，包括例如行解码器514、列解码器516和任何其他合适的设备。图5C示出了外围电路(例如，行解码器514、列解码器516)和DRAM 512的示例性布局，其中外围电路(例如，行解码器514、列解码器516)和DRAM 512在同一平面上的不同区域中形成。例如，外围电路(例如，行解码器514、列解码器516)可以形成在DRAM 512之外。
应理解，半导体结构501、503和505的布局不限于图5A-5C中的示例性布局。在一些实施例中，NAND存储器506的外围电路(例如，字线驱动器508、页面缓冲器510和任何其他合适的器件中的一个或多个)的一部分可以在具有处理器502和SRAM 504的半导体结构501中。也就是说，根据一些其他实施例，NAND存储器506的外围电路可以分布在半导体结构501和503上。在一些实施例中，DRAM 512的外围电路(例如，行解码器514、列解码器516和任何其他合适的设备中的一个或多个)的一部分可以在具有处理器502和SRAM 504的半导体结构501中。也就是说，根据一些其他实施例，DRAM 512的外围电路可以分布在半导体结构501和505两者上。在一些实施例中，至少一些外围电路(例如，字线驱动器508、页面缓冲器510)和NAND存储器506(例如，NAND存储器单元的阵列)彼此堆叠，即在不同的平面中。例如，NAND存储器506(例如，NAND存储器单元的阵列)可以形成在外围电路之上或之下，以进一步减小芯片尺寸。在一些实施例中，至少一些外围电路(例如，行解码器514、列解码器516)和DRAM512(例如，DRAM单元的阵列)彼此堆叠，即在不同的平面中。例如，DRAM 512(例如，DRAM单元的阵列)可以形成在外围电路之上或之下，以进一步减小芯片尺寸。类似地，在一些实施例中，SRAM 504的至少一部分(例如，SRAM单元的阵列)和处理器502彼此堆叠，即在不同的平面中。例如，SRAM 504(例如，SRAM单元的阵列)可以形成在处理器502之上或之下，以进一步减小芯片尺寸。
图6A示出了根据一些实施例的具有处理器、SRAM和外围电路的示例性半导体结构601的示意性平面图。半导体结构601可以是图4A和4B中的第三半导体结构406的一个示例。半导体结构601可包括与SRAM 504以及NAND存储器506和DRAM 512两者的外围电路(例如，字线驱动器508、页面缓冲器510、行解码器514、列解码器516)在同一衬底上并使用与SRAM504和外围电路相同的逻辑处理制造的处理器502。处理器502可以包括CPU、GPU、DSP、应用处理器、基带处理器(仅举几个例子)中的一个或多个。SRAM 504和外围电路(例如，字线驱动器508、页面缓冲器510、行解码器514、列解码器516)两者都可以设置在处理器502的外部。例如，图6A示出了SRAM 504的示例性布局，其中SRAM单元的阵列分布在半导体结构601中的多个单独区域中，该SRAM单元的阵列位于处理器502外部。半导体结构601可包括用于控制和感测NAND存储器506的所有外围电路，包括例如字线驱动器508、页面缓冲器510和任何其他合适的设备。半导体结构601还可以包括用于控制和感测DRAM 512的所有外围电路，包括例如行解码器514、列解码器516和任何其他合适的设备。图6A示出了外围电路(例如，字线驱动器508、页面缓冲器510、行解码器514、列解码器516)的示例性布局，其中外围电路和SRAM 504形成在处理器502外部的同一平面中的不同区域中。应当理解，在一些实施例中，至少一些外围电路(例如，字线驱动器508、页面缓冲器510、行解码器514、列解码器516)，SRAM 504(例如，SRAM单元的阵列)，以及处理器502彼此堆叠，即在不同的平面中。例如，SRAM 504(例如，SRAM单元的阵列)可以形成在外围电路之上或之下，以进一步减小芯片尺寸。
图6B示出了根据一些实施例的具有NAND存储器的示例性半导体结构603的示意性平面图。半导体结构603可以是图4A和4B中的第一半导体结构402的一个示例。通过将所有外围电路(例如，字线驱动器508、页面缓冲器510)移离半导体结构603(例如，移动到半导体结构601)，半导体结构603中的NAND存储器506的尺寸(例如，NAND存储器单元的数量)可以增加。
图6C示出了根据一些实施例的具有DRAM的示例性半导体结构605的示意性平面图。半导体结构605可以是图4A和4B中的第二半导体结构404的一个示例。通过将所有外围电路(例如，行解码器514、列解码器516)移离半导体结构605(例如，移动到半导体结构601)，半导体结构605中的DRAM 512的尺寸(例如，DRAM单元的数量)可以增加。
图7A示出了根据一些实施例的具有异构存储器的示例性半导体器件700的截面。作为上面参考图4A描述的半导体器件400的一个示例，半导体器件700是包括第一半导体结构702、第二半导体结构704和第三半导体结构706的键合芯片，第一半导体结构702和第二半导体结构704两者都堆叠在第三半导体结构706上。根据一些实施例，第一半导体结构702和第三半导体结构706在其间的第一键合界面708处结合。根据一些实施例，第二半导体结构704和第三半导体结构706在其间的第二键合界面710处结合。根据一些实施例，第一键合界面708和第二键合界面710在同一平面中，例如，在第三半导体结构706的顶表面处。如图7A所示，第三半导体结构706可包括衬底712，衬底712可包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)，或任何其他合适的材料。
半导体器件700的第三半导体结构706可包括衬底712上方的器件层714。应注意，在图7A中添加了x轴和y轴，以进一步示出半导体器件700中的部件的空间关系。衬底712包括在x方向(横向或宽度方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，半导体器件(例如，半导体器件700)的一个部件(例如，层或器件)是否在另一个部件(例如，层或器件)“上”、“上方”或“下方”是当衬底(例如，衬底712)在y方向(垂直方向或厚度方向)上位于半导体器件的最低平面中时、相对于在y方向上半导体器件的衬底来确定。在整个本公开中应用了用于描述空间关系的相同概念。
在一些实施例中，器件层714包括处理器716以及衬底712上和处理器716外部的SRAM单元718的阵列。在一些实施例中，器件层714还包括衬底712上和处理器外部的外围电路720。例如，外围电路720可以是用于控制和感测半导体器件700的NAND存储器和/或DRAM的外围电路的一部分或全部，如下面详细描述的。在一些实施例中，处理器716包括形成任何合适的专用处理器和/或SoC的多个晶体管722，如上面详细描述的。在一些实施例中，晶体管722还形成SRAM单元718的阵列，其用作例如半导体器件700的高速缓存和/或数据缓冲器。例如，SRAM单元718的阵列可以用作处理器716的内部指令高速缓存和/或数据高速缓存。SRAM单元718的阵列可以分布在第三半导体结构706中的多个单独区域中。在一些实施例中，晶体管722还形成外围电路720，即用于促进NAND存储器和/或DRAM的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器等)。
晶体管722可以形成在衬底712“上”，其中晶体管722的全部或部分形成在衬底712中(例如，在衬底712的顶表面下方)和/或直接形成在衬底712上。隔离区域(例如，浅沟槽隔离(STI))和掺杂区域(例如，晶体管722的源区和漏区)也可以形成在衬底712中。根据一些实施例，晶体管722是高速的，具有先进的逻辑处理(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)。
在一些实施例中，半导体器件700的第三半导体结构706还包括在器件层714上方的互连层724，以将电信号传输到处理器716和SRAM单元718的阵列(以及外围电路720，如果有的话)或从处理器716和SRAM单元718的阵列(以及外围电路720，如果有的话)传输电信号。互连层724可以包括多个互连(这里也称为“接触部”)，包括横向互连线和垂直互连接入(过孔)接触部。如这里所使用的，术语“互连”可以广泛地包括任何合适类型的互连，例如中端工艺(MEOL)互连和后段工艺(BEOL)互连。互连层724还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线路和过孔接触部。也就是说，互连层724可以包括多个ILD层中的互连线路和过孔接触部。互连层724中的互连线路和过孔接触部可包括导电材料，包括但不限于钨(W)、钴(Co)、Cu、Al、硅化物或其任何组合。互连层724中的ILD层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施例中，器件层714中的器件通过互连层724中的互连彼此电连接。例如，SRAM单元718的阵列可以通过互连层724电连接到处理器716。
如图7A所示，半导体器件700的第三半导体结构706还可以包括在第一键合界面708和第二键合界面710处以及在互连层724和器件层714(包括处理器716和SRAM单元718的阵列)之上的键合层726。键合层726可包括多个键合接触部728和电隔离键合接触部728的电介质。键合接触部728可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层726的剩余区域可以用电介质形成，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合接触部728和键合层726中的围绕的电介质可用于混合键合。
类似地，如图7A所示，半导体器件700的第一半导体结构702还可以包括在第一键合界面708处和第三半导体结构706的键合层726上方的键合层730。键合层730可以包括多个键合接触部732和电隔离键合接触部732的电介质。键合接触部732可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层730的剩余区域可以用电介质形成，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合接触部732和键合层730中的围绕的电介质可用于混合键合。根据一些实施例，键合接触部732在第一键合界面708处与一些键合接触部728(例如，直接在第一半导体结构702下方的第一组键合接触部728)接触。
如上所述，第一半导体结构702可以在第一键合界面708处以面对面的方式键合在第三半导体结构706的顶部上。在一些实施例中，第一键合界面708设置在键合层730和726之间，作为混合键合(也称为“金属/电介质混合键合”)的结果，这是一种直接键合技术(例如，在不使用中间层(例如焊料或粘合剂)的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，第一键合界面708是键合层730和726交会并键合的位置。实际上，第一键合界面708可以是具有一定厚度的层，其包括第三半导体结构706的键合层726的顶表面和第一半导体结构702的键合层730的底表面的部分。
在一些实施例中，半导体器件700的第一半导体结构702还包括在键合层730上方的互连层734以传输电信号。互连层734可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施例中，互连层734中的互连还包括局部互连，例如位线接触部和字线接触部。互连层734还可以包括一个或多个ILD层，其中可以形成互连线和过孔接触部。互连层734中的互连线和过孔接触部可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层734中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，半导体器件700的第一半导体结构702包括NAND闪存器件，其中存储器单元以互连层734和键合层730上方的3D NAND存储器串736的阵列的形式提供。根据一些实施例，每个3D NAND存储器串736垂直延伸通过每对包括导体层和电介质层的多对。堆叠和交错的导体层和电介质层在本文中也称为存储器叠层738。根据一些实施例，存储器叠层738中的交错的导体层和电介质层在垂直方向上交替。换句话说，除了存储器叠层738的顶部或底部的导体层之外，每个导体层可以在两侧与两个电介质层邻接，并且每个电介质层可以在两侧与两个导体层邻接。导体层可以各自具有相同的厚度或不同的厚度。类似地，电介质层可以各自具有相同的厚度或不同的厚度。导体层可包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，每个3D NAND存储器串736是包括半导体沟道和存储器膜的“电荷陷阱”型NAND存储器串。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜是复合电介质层，其包括隧穿层、存储层(也称为“电荷陷阱/存储层”)和阻挡层。每个3D NAND存储器串736可以具有圆柱形状(例如，柱状)。根据一些实施例，存储器膜的半导体沟道、隧穿层、存储层和阻挡层沿着从柱的中心朝着柱的外表面的方向依次布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一示例中，阻挡层可包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k电介质层，诸如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，3D NAND存储器串736还包括多个控制栅极(每个控制栅极是字线的一部分)。存储器叠层738中的每个导体层可以充当3D NAND存储器串736的每个存储器单元的控制栅极。在一些实施例中，每个3D NAND存储器串736在垂直方向上的相应端部处包括两个插塞774和740。插塞774可以包括从半导体层742外延生长的半导体材料，例如单晶硅。插塞774可以用作3D NAND存储器串736的源极选择栅极的控制器。插塞774可以位于3D NAND存储器串736的上端并且与半导体层742接触。如此处所使用的，当衬底712位于半导体器件700的最低平面中时，部件(例如，3D NAND存储器串736)的“上端”是在y方向上远离衬底712的端部，而部件(例如，3D NAND存储器串736)的“下端”是在y方向上更靠近衬底712的端部。另一插塞740可以包括半导体材料(如多晶硅)。通过在制造第一半导体结构702期间覆盖3D NAND存储器串736的上端，插塞740可以用作蚀刻停止层以防止蚀刻填充在3DNAND存储器串736中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞740用作3DNAND存储器串736的漏极。
在一些实施例中，第一半导体结构702还包括设置在存储器叠层738和3D NAND存储器串736上方的半导体层742。半导体层742可以是减薄的衬底，在其上形成存储器叠层738和3D NAND存储器串736。在一些实施例中，半导体层742包括单晶硅，插塞774可以从该单晶硅外延生长。在一些实施例中，半导体层742可包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其他合适的材料。半导体层742还可以包括隔离区和掺杂区(例如，用作3D NAND存储器串736的阵列共源极(ACS)，未示出)。隔离区域(未示出)可以在半导体层742的整个厚度或部分厚度上延伸，以电隔离掺杂区域。在一些实施例中，包括氧化硅的焊盘(pad)氧化物层设置在存储器叠层738和半导体层742之间。
应当理解，3D NAND存储器串736不限于“电荷陷阱”类型的3D NAND存储器串，并且在其他实施例中可以是“浮置栅极”类型的3D NAND存储器串。还应理解，存储器叠层738不限于具有单层叠体(deck)结构，而是还可以具有多层叠体结构，其具有用于3D NAND存储器串736的电连接的不同层叠体之间的层叠体间插塞。半导体层742可以包括多晶硅作为“浮置栅极”型3D NAND存储器串的源极板。
如图7A所示，半导体器件700的第一半导体结构702还可以包括在半导体层742上方的焊盘导出(pad-out)互连层744。焊盘导出互连层744可以包括在一个或多个ILD层中的互连，例如接触焊盘746。焊盘导出互连层744和互连层734可以形成在半导体层742的相对侧。在一些实施例中，焊盘导出互连层744中的互连可以在半导体器件700和外部电路之间传输电信号，例如用于焊盘导出的目的。
在一些实施例中，第一半导体结构702还包括延伸穿过半导体层742的一个或多个接触部748，以电连接焊盘导出互连层744以及互连层734和724。结果，处理器716和SRAM单元718的阵列(以及外围电路720，如果有的话)可以通过互连层734和724以及键合接触部732和728电连接到3D NAND存储器串736的阵列。此外，处理器716、SRAM单元718的阵列和3DNAND存储器串736的阵列可以通过接触部748和焊盘导出互连层744电连接到外部电路。
如图7A所示，半导体器件700的第二半导体结构704还可以包括在第二键合界面710处和第三半导体结构706的键合层726上方的键合层750。键合层750可以包括多个键合接触部752和电隔离键合接触部752的电介质。键合接触部752可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层750的剩余区域可以用电介质形成，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合接触部752和键合层750中围绕的电介质可用于混合键合。根据一些实施例，键合接触部752在第二键合界面710处与一些键合接触部728(例如，直接在第二半导体结构704下方的第二组键合接触部728)接触。
如上所述，第二半导体结构704可以以面对面的方式在第二键合界面710处键合在第三半导体结构706的顶部上，邻接也以面对面的方式在第一键合界面708处键合在第三半导体结构706的顶部上的第一半导体结构702。结果，第一键合界面708和第二键合界面710可以在同一平面中，例如，两者都在第三半导体结构706的顶表面处。换句话说，根据一些实施例，第一键合界面708与第二键合界面710齐平。在一些实施例中，同样作为混合键合的结果，第二键合界面710设置在键合层750和726之间。在一些实施例中，第二键合界面710是键合层750和726交会并键合的位置。实际上，第二键合界面710可以是具有一定厚度的层，其包括第三半导体结构706的键合层726的顶表面和第二半导体结构704的键合层750的底表面的一部分。
在一些实施例中，半导体器件700的第二半导体结构704还包括在键合层750上方的互连层754以传输电信号。互连层754可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施例中，互连层754中的互连还包括局部互连，例如位线接触部和字线接触部。互连层754还可以包括一个或多个ILD层，互连线和过孔接触部可以形成在其中。互连层754中的互连线和过孔接触部可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层754中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
半导体器件700的第二半导体结构704还可以包括在互连层754和键合层750上方的DRAM单元756的阵列。在一些实施例中，每个DRAM单元756包括DRAM选择晶体管758和电容器760。DRAM单元756可以是由一个晶体管和一个电容器组成的1T1C单元。应该理解，DRAM单元756可以是任何合适的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管758形成在半导体层762“上”，其中DRAM选择晶体管758的全部或部分形成在半导体层762中(例如，在半导体层762的顶表面下方)和/或直接在半导体层762上。隔离区域(例如，STI)和掺杂区域(例如，DRAM选择晶体管758的源区和漏区)也可以形成在半导体层762中。在一些实施例中，电容器760设置在DRAM选择晶体管758下方。根据一些实施例，每个电容器760包括两个电极，其中一个电极电连接到相应DRAM选择晶体管758的一个节点。根据一些实施例，每个DRAM选择晶体管758的另一节点电连接到DRAM的位线764。每个电容器760的另一电极可以电连接到共用板766，例如，共用接地。应当理解，DRAM单元756的结构和配置不限于图7A中的示例且可包括任何合适的结构和配置。例如，电容器760可以是平面电容器、叠层电容器、多鳍电容器、圆柱电容器、沟槽电容器或衬底-板电容器。
在一些实施例中，第二半导体结构704还包括设置在DRAM单元756的阵列上方并与其接触的半导体层762。半导体层762可以是在其上形成DRAM选择晶体管758的减薄的衬底。在一些实施例中，半导体层762包括单晶硅。在一些实施例中，半导体层762可包括多晶硅、非晶硅、SiGe、GaAs、Ge、硅化物或任何其他合适的材料。半导体层762还可以包括隔离区和掺杂区(例如，作为DRAM选择晶体管758的源极和漏极)。
如图7A所示，半导体器件700的第二半导体结构704还可以包括在半导体层762上方的焊盘导出互连层768。焊盘导出互连层768可以包括在一个或多个ILD层中的互连，例如接触焊盘770。焊盘导出互连层768和互连层754可以形成在半导体层762的相对侧。在一些实施例中，焊盘导出互连层768中的互连可以在半导体器件700和外部电路之间传输电信号，例如，用于焊盘导出的目的。
在一些实施例中，第二半导体结构704还包括延伸穿过半导体层762的一个或多个接触部772，以电连接焊盘导出互连层768以及互连层754和724。结果，处理器716和SRAM单元718的阵列(以及外围电路720，如果有的话)可以通过互连层754和724以及键合接触部752和728电连接到DRAM单元756的阵列。此外，第一半导体结构702中的3D NAND存储器串736的阵列可以通过互连层734、724和754以及键合接触部732、728和752电连接到第二半导体结构704中的DRAM单元756的阵列。此外，处理器716、SRAM单元718的阵列和DRAM单元756的阵列可以通过接触部772和焊盘导出互连层768电连接到外部电路。
图7B示出了根据一些实施例的具有异构存储器的另一示例性半导体器件701的截面。作为上面参考图4B描述的半导体器件401的一个示例，半导体器件701是包括堆叠在第一半导体结构703和第二半导体结构705之上的第三半导体结构707的键合芯片。类似于上面在图7A中描述的半导体器件700、半导体器件701表示键合芯片的示例，其中包括处理器和SRAM的第三半导体结构707，包括NAND存储器的第一半导体结构703以及包括DRAM的第二半导体结构705单独地形成并且分别以面对面的方式在第一键合界面709和第二键合界面711处键合。与上面在图7A中描述的半导体器件700不同，在半导体器件700中包括处理器和SRAM的第三半导体结构706在包括NAND存储器的第一半导体结构702和包括DRAM的第二半导体结构704下面，图7B中的半导体器件701包括设置在第一半导体结构703和第二半导体结构705上方的第三半导体结构707。应当理解，半导体器件700和701两者中的类似结构的细节(例如，材料、制造工艺、功能等)可以不在下面重复。
半导体器件701的第一半导体结构703可包括衬底713和包括衬底713上方的交错的导体层和电介质层的存储器叠层715。在一些实施例中，3D NAND存储器串717的阵列各自垂直延伸穿过在衬底713上方的存储器叠层715中的交错导体层和电介质层。每个3D NAND存储器串717可以包括半导体沟道和存储器膜。每个3D NAND存储器串717还分别在其下端和上端包括两个插塞719和721。3D NAND存储器串717可以是“电荷陷阱”类型的3D NAND存储器串，或“浮置栅极”类型的3D NAND存储器串。在一些实施例中，包括氧化硅的焊盘氧化物层设置在存储器叠层715和衬底713之间。
在一些实施例中，半导体器件701的第一半导体结构703还包括存储器叠层715和3D NAND存储器串717上方的互连层723，以将电信号传输到3D NAND存储器串717和从3DNAND存储器串717传输电信号。互连层723可包括多个互连，包括互连线和过孔接触部。在一些实施例中，互连层723中的互连还包括局部互连，例如位线接触部和字线接触部。在一些实施例中，半导体器件701的第一半导体结构703还包括在第一键合界面709处以及在互连层723和存储器叠层715上方的键合层725(包括穿过其中的3D NAND存储器串717)。键合层725可包括多个键合接触部727以及围绕且电隔离键合接触部727的电介质。
半导体器件701的第二半导体结构705可以包括衬底729和衬底729上的DRAM单元731的阵列。尽管衬底713和衬底729在图7B中示出为两个单独的衬底，应理解，在一些实施例中，衬底713和729可以是单个连续衬底。还应理解，在一些实施例中，可以在衬底713和衬底729下方形成另一单个连续衬底(例如，未示出)，并且与衬底713和729键合，以向半导体器件701提供进一步的支撑。
在一些实施例中，每个DRAM单元731包括DRAM选择晶体管733和电容器735。DRAM单元731可以是由一个晶体管和一个电容器组成的1T1C单元。应该理解，DRAM单元731可以是任何合适的配置，例如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管733形成在衬底729“上”，其中DRAM选择晶体管733的全部或部分形成在衬底729中和/或直接形成在衬底729上。在一些实施例中，电容器735设置在DRAM选择晶体管733上方。每个电容器735包括两个电极，根据一些实施例，其中一个电极电连接到相应DRAM选择晶体管733的一个节点。根据一些实施例，每个DRAM选择晶体管733的另一节点电连接到DRAM的位线737。每个电容器735的另一个电极可以电连接到共用板739，例如共用接地。应当理解，DRAM单元731的结构和配置不限于图7B中的示例，并可包括任何合适的结构和配置。
在一些实施例中，半导体器件701的第二半导体结构705还包括DRAM单元731的阵列上方的互连层741，以将电信号传输到DRAM单元731的阵列和从DRAM单元731的阵列传输电信号。互连层741可包括多个互连，包括互连线和过孔接触部。在一些实施例中，互连层741中的互连还包括局部互连，例如位线接触部和字线接触部。在一些实施例中，半导体器件701的第二半导体结构705还包括在第二键合界面711处以及在互连层741和DRAM单元731的阵列上方的键合层743。键合层743可包括多个键合接触部745以及围绕且电隔离键合接触部745的电介质。
如图7B所示，半导体器件701的第三半导体结构707包括在第一键合界面709和第二键合界面711处、并在第一半导体结构703的键合层725和第二半导体结构705的键合层743上方的另一键合层747。键合层747可包括多个键合接触部749以及围绕且电隔离键合接触部749的电介质。根据一些实施例，一些键合接触部749(例如，直接在第一半导体结构703上方的第一组键合接触部749)在第一键合界面709处与键合接触部727接触。根据一些实施例，一些键合接触部749(例如，直接在第二半导体结构705上方的第二组键合接触部749)在第二键合界面711处与键合接触部745接触。第一键合界面709和第二键合界面711可以在同一平面中，例如，两者都在第三半导体结构707的底表面处。换句话说，根据一些实施例，第一键合界面709与第二键合界面711齐平。在一些实施例中，半导体器件701的第三半导体结构707还包括在键合层747上方的互连层751以传输电信号。互连层751可包括多个互连，包括互连线和过孔接触部。
半导体器件701的第三半导体结构707还可以包括在互连层751和键合层747上方的器件层753。在一些实施例中，器件层753包括在互连层751和键合层747上方的处理器755，以及在互连层751和键合层747上方且在处理器755外部的SRAM单元757的阵列。在一些实施例中，器件层753还包括在互连层751和键合层747之上以及处理器755外部的外围电路759。例如，外围电路759可以是用于控制和感测3D NAND存储器串717的阵列和/或DRAM单元731的阵列的外围电路的一部分或全部。在一些实施例中，器件层753中的器件通过互连层751中的互连而彼此电连接。例如，SRAM单元757的阵列可以通过互连层751电连接到处理器755。
在一些实施例中，处理器755包括形成任何合适的专用处理器和/或SoC的多个晶体管761。晶体管761可以形成在半导体层763“上”，其中晶体管761的全部或部分形成在半导体层763中和/或直接形成在半导体层763上。隔离区域(例如，STI)和掺杂区域(例如，晶体管761的源区和漏区也可以形成在半导体层763中。晶体管761也可以形成SRAM单元757的阵列(以及外围电路759，如果有的话)。根据一些实施例，晶体管761是高速的，具有先进的逻辑处理(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)。
在一些实施例中，第三半导体结构707还包括设置在器件层753上方的半导体层763。半导体层763可以在处理器755和SRAM单元757的阵列之上并与之接触。半导体层763可以是其上形成了晶体管761的减薄的衬底。在一些实施例中，半导体层763包括单晶硅。在一些实施例中，半导体层763可包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其他合适的材料。半导体层763还可以包括隔离区和掺杂区。
如图7B所示，半导体器件701的第三半导体结构707还可以包括在半导体层763上方的焊盘导出互连层765。焊盘导出互连层765可以包括在一个或多个ILD层中的互连，例如接触焊盘767。在一些实施例中，焊盘导出互连层765中的互连可以在半导体器件701和外部电路之间传输电信号，例如，用于焊盘导出目的。在一些实施例中，第三半导体结构707还包括延伸穿过半导体层763的一个或多个接触部769，以电连接焊盘导出互连层765以及互连层751、723和741。结果，处理器755和SRAM单元757的阵列(以及外围电路759，如果有的话)可以通过互连层751和723以及键合接触部749和727电连接到3D NAND存储器串717的阵列，并且处理器755和SRAM单元757的阵列(以及外围电路759，如果有的话)也可以通过互连层751和741以及键合接触部749和745电连接到DRAM单元731的阵列。此外，通过互连层723、751和741以及键合接触部727、749和745，第一半导体结构703中的3D NAND存储器串717的阵列电连接到第二半导体结构705中DRAM单元731的阵列。此外，处理器755、SRAM单元757的阵列、3D NAND存储器串717的阵列和DRAM单元731的阵列可以通过接触部769和焊盘导出互连层765电连接到外部电路。
图8A和8B示出了根据一些实施例的用于形成具有处理器、SRAM和外围电路的示例性半导体结构的制造工艺。图9A和9B示出了根据一些实施例的用于形成具有3D NAND存储器串的示例性半导体结构的制造工艺。图10A-10C示出了根据一些实施例的用于形成具有DRAM单元的示例性半导体结构的制造工艺。图11A和11B示出了根据一些实施例的用于形成具有异构存储器的示例性半导体器件的制造工艺。图12A-12C示出了根据一些实施例的用于分割和键合示例性半导体结构的制造工艺。图13A-13D示出了根据一些实施例的用于键合和分割示例性半导体结构的制造工艺。图16A和16B示出了根据一些实施例的用于形成具有异构存储器的半导体器件的示例性方法1600的流程图。图17A和17B示出了根据一些实施例的用于形成具有异构存储器的半导体器件的另一示例性方法1700的流程图。图8A、8B、9A、9B、10A-10C、11A、11B、12A-12C、13A-13D、16A、16B、17A和17B所示的半导体器件的示例包括图7A和7B所示的半导体器件700和701。将一起描述图8A、8B、9A、9B、10A-10C、11A、11B、12A-12C、13A-13D、16A、16B、17A和17B。应当理解，方法1600和1700中所示的操作不是穷举的，并且在任何所示操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时执行，或者以与图16A、16B、17A和17B中所示不同的顺序执行。
如图9A和9B所示，形成包括3D NAND存储器串的阵列和包含多个第一键合接触部的第一键合层的第一半导体结构。如图10A-10C所示，形成包括DRAM单元的阵列和包含多个第二键合接触部的第二键合层的第二半导体结构。如图8A和8B所示，形成第三半导体结构，其包括处理器、SRAM单元的阵列、外围电路和包含多个第三键合接触部的第三键合层。如图11A和11B所示，第三半导体结构以及第一半导体结构和第二半导体结构中的每一个以面对面的方式键合，使得第一键合接触部在第一键合界面处与第一组第三键合接触部接触，并且第二键合接触部在第二键合界面处与第二组第三键合接触部接触。
参见图16A，方法1600在操作1602开始，其中在第一晶片上形成多个第一半导体结构。至少一个第一半导体结构包括NAND存储器单元的阵列和包含多个第一键合接触部的第一键合层。第一晶片可以是硅晶片。在一些实施例中，为了形成多个第一半导体结构，NAND存储器单元的阵列形成在第一晶片上。NAND存储器单元的阵列可以是3D NAND存储器串的阵列。在一些实施例中，为了形成多个第一半导体结构，还在第一晶片上形成NAND存储器单元的阵列的外围电路。
如图12A所示，多个第一半导体结构1204形成在第一晶片1202上。第一晶片1202可包括通过划线分开的多个分区(shot)。根据一些实施例，第一晶片1202的每个分区包括一个或多个第一半导体结构1204。图9A和9B示出了第一半导体结构1204的形成的一个示例。
在一些实施例中，为了形成多个第一半导体结构，在第一晶片上方形成存储器叠层，并且形成垂直延伸穿过存储器叠层的3D NAND存储器串的阵列。如图9A所示，交错的牺牲层(未示出)和电介质层908形成在硅衬底902上方(作为第一晶片1202的一部分，例如硅晶片)。交错的牺牲层和电介质层908可以形成电介质叠层(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个电介质层908包括氧化硅层。交错的牺牲层和电介质层908可以通过一个或多个薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何其组合。在一些实施例中，存储器叠层904可以通过栅极替换工艺形成，例如，使用对电介质层908选择性的牺牲层的湿法/干法蚀刻并且用导体层906填充所得的凹部来用导体层906替换牺牲层。结果，存储器叠层904可以包括交错的导体层906和电介质层908。在一些实施例中，每个导体层906包括金属层，例如钨层。应当理解，在其他实施例中，可以通过交替地沉积导体层(例如，掺杂的多晶硅层)和电介质层(例如，氧化硅层)来形成存储器叠层904而无需栅极替换工艺。在一些实施例中，在存储器叠层904和硅衬底902之间形成包括氧化硅的焊盘氧化物层。
如图9A中所示，3D NAND存储器串910形成在硅衬底902上方，3D NAND存储器串910中的每个垂直延伸穿过存储器叠层904的交错导体层906和电介质层908。在一些实施例中，形成3D NAND存储器串910的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深反应离子蚀刻(DRIE))形成沟道孔穿过存储器叠层904并进入硅衬底902，然后从硅衬底902在沟道孔的下部外延生长插塞912。在一些实施例中，形成3D NAND存储器串910的制造工艺还包括随后用多个层填充沟道孔，例如存储器膜914(例如，隧穿层、存储层和阻挡层)和半导体层916，使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺。在一些实施例中，形成3D NAND存储器串910的制造工艺还包括：通过蚀刻3D NAND存储器串910的上端处的凹部，随后使用薄膜沉积工艺，例如ALD、CVD、PVD或其任何组合利用半导体材料填充凹部，在沟道孔的上部中形成另一插塞918。
方法1600前进到操作1604，如图16A所示，其中第一互连层形成在NAND存储器单元的阵列上方。第一互连层可以包括一个或多个ILD层中的第一多个互连。如图9B所示，互连层920可以形成在存储器叠层904和3D NAND存储器串910的阵列上方。互连层920可以包括多个ILD层中的MEOL和/或BEOL的互连，以与3D NAND存储器串910的阵列进行电连接。在一些实施例中，互连层920包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层920中的互连可包括通过一种或多种薄膜沉积工艺，包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合，沉积的导电材料。形成互连的制造工艺还可以包括光刻、化学机械抛光(CMP)、湿法/干法蚀刻或任何其他合适的工艺。ILD层可包括通过一种或多种薄膜沉积工艺，包括但不限于CVD、PVD、ALD或其任何组合，沉积的电介质材料。图9B中所示的ILD层和互连可以统称为互连层920。
方法1600前进到操作1606，如图16A中所示，其中在第一互连层上方形成第一键合层。第一键合层可包括多个第一键合接触部。如图9B中所示，在互连层920上方形成键合层922。键合层922可包括由电介质围绕的多个键合接触部924。在一些实施例中，通过一个或多个薄膜沉积工艺在互连层920的顶表面上沉积电介质层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，通过使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，可以形成穿过电介质层并且与互连层920中的互连接触的键合接触部924。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法1600前进到操作1608，如图16A中所示，其中第一晶片被分割成多个第一管芯，使得至少一个第一管芯包括至少一个第一半导体结构。如图12B所示，将第一晶片1202(如图12A所示)分割成多个管芯1214，使得至少一个管芯1214包括第一半导体结构1204。在一些实施例中，使用晶片激光分割和/或机械分割技术沿着划线对第一晶片1202的每个分区进行切割，从而成为相应的管芯1214。管芯1214包括第一半导体结构1204，例如，如图9B所示的结构。
方法1600前进到操作1610，如图16A中所示，其中在第二晶片上形成多个第二半导体结构。至少一个第二半导体结构包括DRAM单元的阵列和包含多个第二键合接触部的第二键合层。第二晶片可以是硅晶片。在一些实施例中，为了形成多个第二半导体结构，DRAM单元的阵列形成在第二晶片上。在一些实施例中，为了形成DRAM单元的阵列，在第二晶片上形成多个晶体管，并且多个电容器在至少一些晶体管上方形成并与所述至少一些晶体管接触。在一些实施例中，为了形成多个第二半导体结构，DRAM单元的阵列的外围电路也形成在第二晶片上。
如图12A所示，多个第二半导体结构1208形成在第二晶片1206上。第二晶片1206可包括通过划线分开的多个分区。根据一些实施例，第二晶片1206的每个分区包括一个或多个第二半导体结构1208。图10A-10C示出了第二半导体结构1208的形成的一个示例。
如图10A所示，多个晶体管1004形成在硅衬底1002上(作为第二晶片1206的一部分，例如硅晶片)。晶体管1004可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底1002中形成掺杂区域，其例如用作晶体管1004的源极和/或漏极区域。在一些实施例中，隔离区域(例如，STI)还通过湿法/干法蚀刻和薄膜沉积在硅衬底1002中形成。
如图10B所示，多个电容器1006形成在晶体管1004，即DRAM选择晶体管1004上方并与晶体管1004接触。每个电容器1006可以通过光刻被图案化以与相应的DRAM选择晶体管1004对准，以例如通过电连接电容器1006的一个电极和相应的DRAM选择晶体管1004的一个节点来形成1T1C存储器单元。在一些实施例中，还形成位线1007和共用板1009，用于电连接DRAM选择晶体管1004和电容器1006。电容器1006能够通过多种工艺，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺而形成。由此形成DRAM单元1008的阵列(每个都具有DRAM选择晶体管1004和电容器1006)。
方法1600进行到操作1612，如图16A所示，其中在DRAM单元的阵列上方形成第二互连层。第二互连层可以包括一个或多个ILD层中的第二多个互连。如图10C所示，互连层1014可以形成在DRAM单元1008的阵列上方。互连层1014可以包括多个ILD层中的MEOL和/或BEOL的互连，以与DRAM单元1008的阵列进行电连接。在一些实施例中，互连层1014包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1014中的互连可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图10C中所示的ILD层和互连可以统称为互连层1014。
方法1600前进到操作1614，如图16A中所示，其中在第二互连层上方形成第二键合层。第二键合层可包括多个第二键合接触部。如图10C所示，在互连层1014上方形成键合层1016。键合层1016可包括由电介质围绕的多个键合接触部1018。在一些实施例中，通过一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层1014的顶表面上沉积电介质层。通过使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，然后可以形成穿过电介质层并且与互连层1014中的互连接触的键合接触部1018。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法1600前进到操作1616，如图16A中所示，其中将第二晶片分割成多个第二管芯，使得至少一个第二管芯包括至少一个第二半导体结构。如图12B中所示，将第二晶片1206(如图12A所示)分割成多个管芯1216，使得至少一个管芯1216包括第二半导体结构1208。在一些实施例中，沿着使用晶片激光分割和/或机械分割技术的划线，从第二晶片1206切割第二晶片1206的每个分区，从而成为相应的管芯1216。管芯1216包括第二半导体结构1208，例如，如图10C所示的结构。
方法1600前进到操作1618，如图16B中所示，其中在第三晶片上形成多个第三半导体结构。至少一个第三半导体结构包括处理器，SRAM单元的阵列和包括多个第三键合接触部的第三键合层。第三晶片可以是硅晶片。在一些实施例中，为了形成多个第三半导体结构，处理器和SRAM单元的阵列形成在第三晶片上。在一些实施例中，为了形成处理器和SRAM单元的阵列，在第三晶片上形成多个晶体管。在一些实施例中，为了形成多个第三半导体结构，还在第三晶片上形成NAND存储器单元的阵列或DRAM单元的阵列中的至少一个的外围电路。
如图12A所示，多个第三半导体结构1212形成在第三晶片1210上。第三晶片1210可包括通过划线分开的多个分区。根据一些实施例，第三晶片1210的每个分区包括一个或多个第三半导体结构1212。图8A和8B示出了第三半导体结构1212的形成的一个示例。
如图8A中所示，通过多个工艺(包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺)在硅衬底802(作为第三晶片1210，例如硅晶片，的一部分)上形成多个晶体管804。在一些实施例中，通过离子注入和/或热扩散在硅衬底802中形成掺杂区域，其例如用作晶体管804的源区和/或漏区。在一些实施例中，隔离区域(例如，STI)还可以通过湿法/干法蚀刻和薄膜沉积形成在硅衬底802中。晶体管804可以在硅衬底802上形成器件层806。在一些实施例中，器件层806包括处理器808、SRAM单元810的阵列和外围电路812。
方法1600前进到操作1620，如图16B中所示，其中在处理器和SRAM阵列上方形成第三互连层。第三互连层可以包括一个或多个ILD层中的第三多个互连。如图8B中所示，互连层814可以形成在包括处理器808和SRAM单元810的阵列的器件层806上方。互连层814可以包括多个ILD层中的MEOL和/或BEOL的互连，以与器件层806进行电连接。在一些实施例中，互连层814包括在多个工艺中形成的多个ILD层和互连。例如，互连层814中的互连可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。形成互连的制造工艺还可包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图8B中所示的ILD层和互连可以统称为互连层814。
方法1600前进到操作1622，如图16B中所示，其中在第三互连层上方形成第三键合层。第三键合层可包括多个第三键合接触部。如图8B中所示，在互连层814上方形成键合层816。键合层816可包括由电介质围绕的多个键合接触部818。在一些实施例中，通过一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在互连层814的顶表面上沉积电介质层。通过使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)首先图案化穿过电介质层的接触孔，然后可以穿过电介质层并且与互连层814中的互连接触形成键合接触部818。接触孔可以填充有导体(例如，铜)。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘合层和/或种子层。
方法1600前进到操作1624，如图16B中所示，其中第三晶片被分割成多个第三管芯，使得至少一个第三管芯包括至少一个第三半导体结构。如图12B所示，将第三晶片1210(如图12A所示)分割成多个管芯1218，使得至少一个管芯1218包括第二半导体结构1212。在一些实施例中，沿着划线使用晶片激光分割和/或机械分割技术，从第三晶片1210切割第三晶片1210的每个分区，从而成为相应的管芯1218。管芯1218包括第二半导体结构1212，例如，如图8B所示的结构。
方法1600前进到操作1626，如图16B中所示，其中第三管芯与第一管芯和第二管芯中的每一个以面对面方式键合，使得第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合接触部在第一键合界面处与第一组第三键合接触部接触，并且第二键合接触部在第二键合界面处与第二组第三键合接触部接触。键合可以是混合键合。在一些实施例中，第三半导体结构在键合之后在第一半导体结构和第二半导体结构之上。在一些实施例中，第三半导体结构在键合之后位于第一半导体结构和第二半导体结构下方。
如图12C所示，管芯1218与管芯1214和1216中的每一个以面对面的方式键合，使得第三半导体结构1212在第一键合界面1220处键合到第一半导体结构1204并且在第二键合界面1222处键合到第二半导体结构1208。第一键合界面1220和第二键合界面1222可以在同一平面中。尽管如图12C所示，第三半导体结构1212在键合之后位于第一半导体结构1204和第二半导体结构1208之下，但是应理解，在一些实施例中，第三半导体结构1212在键合之后可在第一半导体结构1204和第二半导体结构1208之上。图11A示出了键合第一、第二和第三半导体结构1204、1208和1212的示例。
如图11A所示，硅衬底902和在其上形成的部件(例如，存储器叠层904和通过其形成的3D NAND存储器串910的阵列)被颠倒翻转。面向下的键合层922与面朝上的键合层816键合，即以面对面的方式键合，从而形成第一键合界面1102(如图11B所示)。类似地，硅衬底1002和在其上形成的部件(例如，DRAM单元1012)被颠倒翻转。面向下的键合层1016与面朝上的键合层816键合，即也以面对面的方式键合，从而形成第二键合界面1104(如图11B所示)。也就是说，硅衬底902和1002以及在其上形成的部件可以与硅衬底802和形成在其上的部件以面对面的方式彼此相邻地键合，使得第一键合界面1102和第二键合界面1104彼此齐平并在同一个平面中。在一些实施例中，在键合之前将处理过程(例如等离子体处理、湿处理和/或热处理)施加到键合表面。尽管未在图11A中示出，硅衬底802和在其上形成的部件(例如，包括处理器808、SRAM单元810的阵列和外围电路812的器件层806)可以颠倒翻转，并且面向下的键合层816可以与面朝上的键合层922和1016中的每个键合，即以面对面的方式键合，从而形成第一键合界面1102和第二键合界面1104。
在键合之后，键合层922中的键合接触部924和键合层816中的一些键合接触部818(直接在硅衬底902下方的第一组键合接触部818)对准并彼此接触，使得存储器叠层904和穿过其形成的3D NAND存储器串910的阵列可以电连接到器件层806(例如，在其中的处理器808、SRAM单元810的阵列以及外围电路812)。类似地，在键合之后，键合层1016中的键合接触部1018和键合层816中的一些键合接触部818(直接在衬底1002下方的第二组键合接触部818)对准并彼此接触，使得DRAM单元1012的阵列可以电连接到器件层806(例如，在其中的处理器808、SRAM单元810的阵列，以及外围电路812)。应当理解，在键合芯片中，器件层806(例如，在其中的处理器808、SRAM单元810的阵列以及外围电路812)可以在存储器叠层904、3D NAND存储器串910的阵列和DRAM单元1012的阵列之上或之下。然而，如图11B所示，在键合之后，第一键合界面1102和第二键合界面1104可以形成在器件层806(例如，在其中的处理器808、SRAM单元810的阵列以及外围电路812)与存储器叠层904(穿过其形成的3D NAND存储器串910的阵列)和DRAM单元1012的阵列之间。
方法1600前进到操作1628，如图16B中所示，其中第三晶片或第一晶片和第二晶片中的每一个被减薄以形成半导体层。在一些实施例中，在键合之后在第一半导体结构的第一晶片和第二半导体结构的第二晶片上方的第三半导体结构的第三晶片被减薄以形成半导体层。在一些实施例中，在键合之后位于第三半导体结构的第三晶片上方的第一半导体结构的第一晶片和第二半导体结构的第二晶片被减薄，以分别形成第一半导体层和第二半导体层。
如图11B所示，在键合芯片顶部的硅衬底902(如图11A所示)被减薄，使得薄的顶部衬底可以用作第一半导体层1106，例如，单晶硅层或多晶硅层。类似地，在键合芯片顶部的硅衬底1002(如图11A所示)被减薄，使得减薄的顶部衬底可以用作第二半导体层1108，例如单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或者在约150nm和约50μm之间，例如在150nm和50μm之间。硅衬底902和1002可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合来减薄。应当理解，在一些实施例中，第一半导体层1106和第二半导体层1108可以是单个连续的半导体层。还应理解，在一些实施例中，可以在第一半导体层1106和第二半导体层1108上形成另一单个连续半导体层。还应理解，当硅衬底802是在键合芯片顶部的衬底时，另一半导体层可以通过减薄硅衬底802来形成。
方法1600前进到操作1630，如图16B中所示，其中在半导体层上方形成焊盘导出互连层。如图11B所示，第一焊盘导出互连层1110形成在第一半导体层1106上方，并且第二焊盘导出互连层1112形成在第二半导体层1108上方。焊盘导出互连层1110和1112可包括形成在一个或多个ILD层中的互连，例如焊盘接触部1114和1116。焊盘接触部1114和1116可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻，然后沉积导电材料，接触部1118和1120被形成为分别垂直延伸穿过第一半导体层1106和第二半导体层1108。接触部1118和1120可以分别与第一焊盘导出互连层1110和第二焊盘导出互连层1112中的互连接触。
代替如上面参考图12A-12C、16A和16B所述的基于分割之后的管芯到管芯键合的封装方案，图13A-13D、17A和17B示出了根据一些实施例的基于管芯到晶片键合的另一种封装方案。图17A和17B中的方法1700的操作1602、1604、1606、1608、1610、1612、1614、1616、1618、1620和1622是以上参照图16A和16B中的方法1600描述的，由此不再重复。如图13A所示，多个第一半导体结构1304形成在第一晶片1302上。第一晶片1302可包括通过划线分开的多个分区。根据一些实施例，第一晶片1302的每个分区包括一个或多个第一半导体结构1304。图9A和9B示出了第一半导体结构1304的形成的一个示例。类似地，多个第二半导体结构1308形成在第二晶片1306上。第二晶片1306可以包括通过划线分开的多个分区。根据一些实施例，第二晶片1306的每个分区包括一个或多个第二半导体结构1308。图10A-10C示出了第二半导体结构1308的形成的一个示例。类似地，多个第三半导体结构1312形成在第三晶片1310上。第三晶片1310可以包括通过划线分开的多个分区。根据一些实施例，第三晶片1310的每个分区包括一个或多个第三半导体结构1312。图8A和8B示出了第三半导体结构1312的形成的一个示例。
如图13B所示，将第一晶片1302(如图13A所示)分割成多个管芯1314，使得至少一个管芯1314包括第一半导体结构1304。在一些实施例中，沿着划线使用晶片激光分割和/或机械分割技术，从第一晶片1302切割第一晶片1302的每个分区，从而成为相应的管芯1314。管芯1314包括第一半导体结构1304，例如，如图9B所示的结构。类似地，第二晶片1306(如图13A所示)被分割成多个管芯1316，使得至少一个管芯1316包括第二半导体结构1308。在一些实施例中，沿着划线使用晶片激光分割和/或机械分割技术，从第二晶片1306切割第二晶片1306的每个分区，从而成为相应的管芯1316。管芯1316包括第二半导体结构1308，例如，如图10C所示的结构。
方法1700进行到操作1702，如图17B中所示，其中第三晶片与至少一个第一管芯和至少一个第二管芯中的每一个以面对面的方式键合以形成键合结构，使得至少一个第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合接触部在第一键合界面处与第一组第三键合接触部接触，并且第二键合接触部在第二键合界面处与第二组第三键合接触部接触。
如图13C所示，第三晶片1310与包括第一半导体结构1304的管芯1314和包括第二半导体结构1308的管芯1316中的每一个以面对面方式键合，使得第一半导体结构1304在第一键合界面1318处键合到第三半导体结构1312，并且第二半导体结构1308在第二键合界面1320处键合到第三半导体结构1312。尽管第一半导体结构1304和第二半导体结构1308在键合之后在第三半导体结构1312之上，如图13C所示，但是应当理解，在一些实施例中，在键合之后，第三半导体结构1312可以在第一半导体结构1304和第二半导体结构1308之上。图11A示出了键合的第一、第二和第三半导体结构1304、1308和1312的形成的一个示例。
方法1700进行到操作1704，如图17B中所示，其中第三晶片或第一晶片和第二晶片中的每一个被减薄以形成半导体层。在一些实施例中，在键合之后，在第一半导体结构的第一晶片和第二半导体结构的第二晶片上方的第三半导体结构的第三晶片被减薄以形成半导体层。在一些实施例中，在键合之后，在第三半导体结构的第三晶片上方的第一半导体结构的第一晶片和第二半导体结构的第二晶片被减薄以分别形成第一半导体层和第二半导体层。
如图11B所示，在键合芯片顶部的硅衬底902(如图11A所示)被减薄，使得减薄的顶部衬底可以用作第一半导体层1106，例如，单晶硅层或多晶硅层。类似地，键合芯片顶部的硅衬底1002(如图11A所示)被减薄，使得减薄的顶部衬底可以用作第二半导体层1108，例如单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或者在约150nm和约50μm之间，例如在150nm和50μm之间。硅衬底902和1002可以通过包括但不限于晶片研磨、干蚀刻、湿蚀刻、CMP、任何其他合适的工艺或其任何组合来减薄。应当理解，在一些实施例中，第一半导体层1106和第二半导体层1108可以是单个连续的半导体层。还应理解，在一些实施例中，可以在第一半导体层1106和第二半导体层1108上形成另一单个连续半导体层。还应理解，当硅衬底802是在键合芯片顶部的衬底时，另一半导体层可以通过减薄硅衬底802来形成。
方法1700进行到操作1706，如图17B中所示，其中在半导体层上方形成焊盘导出互连层。如图11B所示，第一焊盘导出互连层1110形成在第一半导体层1106上方，并且第二焊盘导出互连层1112形成在第二半导体层1108上方。焊盘导出互连层1110和1112可包括形成在一个或多个ILD层中的互连，例如焊盘接触部1114和1116。焊盘接触部1114和1116可包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法蚀刻，然后沉积导电材料，接触部1118和1120被形成为分别垂直延伸穿过第一半导体层1106和第二半导体层1108。接触部1118和1120可以分别与第一焊盘导出互连层1110和第二焊盘导出互连层1112中的互连接触。
方法1700进行到操作1708，如图17B中所示，其中将键合结构分割成多个管芯。至少一个管芯包括键合的第一、第二和第三半导体结构。如图13D所示，将键合结构(如图13C所示)分割成多个管芯1322。至少一个管芯1322包括键合的第一、第二和第三半导体结构1304、1308和1312。在一些实施例中，沿着划线使用晶片激光分割和/或机械分割技术，从键合结构切割键合结构的每个分区，从而成为相应的管芯1322。管芯1322可以包括键合的第一、第二和第三半导体结构1304、1308和1312，例如，如图11B所示的键合结构。
应当理解，在一些实施例中，除了3D NAND存储器串的阵列之外或代替3D NAND存储器串的阵列，本文公开的NAND存储器可以包括2D NAND存储器单元的阵列。图14示出了根据一些实施例的具有2D NAND存储器单元的示例性半导体结构1400的截面。半导体结构1400包括NAND闪存器件，其中存储器单元以2D NAND存储器单元1403的阵列的形式设置在衬底1402上。2D NAND存储器单元1403的阵列可包括多个2D NAND存储器串，每个2D NAND存储器串包括通过源极/漏极1405串联连接的多个存储器单元(类似于NAND门)和分别位于2DNAND存储器串的末端的两个选择晶体管1407。在一些实施例中，每个2D NAND存储器单元1403包括浮置栅极晶体管，该浮置栅极晶体管具有垂直堆叠的浮置栅极1409和控制栅极1411。在一些实施例中，浮置栅极晶体管还包括电介质层，例如垂直设置在控制栅极1411和浮置栅极1409之间的阻挡层以及设置在浮置栅极1409下方的隧穿层。沟道可以在源极/漏极1405之间横向形成，并且在栅极叠层(包括隧穿层、浮置栅极1409、阻挡层和控制栅极1411)下方。根据一些实施例，每个沟道由通过控制栅极1411施加到相应栅极叠层的电压信号控制。应当理解，2D NAND存储器单元1403可以包括电荷陷阱晶体管，其用存储层代替浮置栅极1409。
在一些实施例中，半导体结构1400还包括在2D NAND存储器单元1403的阵列上方的互连层1413，以将电信号传输到2D NAND存储器单元1403的阵列和从其传输。互连层1413可包括多个互连，包括互连线和过孔接触部。在一些实施例中，互连层1413中的互连还包括局部互连，例如位线接触部和字线接触部。在一些实施例中，半导体结构1400还包括互连层1413和2D NAND存储器单元1403的阵列上方的键合层1415。键合层1415可包括多个键合接触部1417和围绕且电隔离键合接触部1417的电介质。
应当理解，尽管上面公开的其中形成处理器和SRAM的第三半导体结构(例如，706和707)各自包括NAND存储器和/或DRAM的外围电路(例如，720和759)，但是在一些实施例中，外围电路的全部或一部分可以不包括在键合的半导体器件中的第三半导体结构中。还应理解，尽管上面公开的其中形成NAND存储器的第一半导体结构(例如，702和703)各自不包括NAND存储器的外围电路，但是在一些实施例中，外围电路的整体或部分可以包括在键合的半导体器件中的第一半导体结构中。还应理解，尽管上面公开的形成DRAM的第二半导体结构(例如，704和705)各自不包括DRAM的外围电路，但是在一些实施例中，外围电路的全部或部分可以包括在键合的半导体器件中的第二半导体结构中。
图15A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构1500的截面。仅出于说明性目的，半导体结构1500中的NAND存储器1504包括3D NAND存储器串717的阵列，其垂直延伸穿过衬底1502上方的存储器叠层715，如上文参照图7B在第一半导体结构703中详细描述的。不重复半导体结构703和1500中的类似结构的细节(例如，材料、制造工艺、功能等)。应当理解，在其他实施例中，NAND存储器1504可以包括2D NAND存储器单元(例如，1403)的阵列。
如图15A所示，半导体结构1500还包括形成在衬底1502上和NAND存储器1504(例如，3D NAND存储器串717的阵列)外部的外围电路1506。NAND存储器1504和NAND存储器1504的外围电路1506可以形成在同一平面中，例如，形成在衬底1502上。外围电路1506可以是用于感测和控制NAND存储器1504的外围电路的全部或部分，包括页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，外围电路1506包括多个晶体管1508。晶体管1508可以形成在衬底1502“上”，其中晶体管1508的全部或部分形成在衬底1502中(例如，在衬底1502的顶表面下方)和/或直接在衬底1502上。隔离区(例如，STI)和掺杂区(例如，晶体管1508的源区和漏区)也可以形成在衬底1502中。根据一些实施例，晶体管1508是高速的，具有先进的逻辑处理(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)。
在一些实施例中，半导体结构1500还包括NAND存储器1504(例如，存储器叠层715、3D NAND存储器串717)上方的互连层1510和外围电路1506，以将电信号传输到3D NAND存储器串717和外围电路1506以及从3D NAND存储器串717和外围电路1506传输电信号。互连层1510可包括多个互连，包括互连线和过孔接触部。NAND存储器1504(例如，3D NAND存储器串717)和外围电路1506也可以通过互连层1510中的互连电连接。在一些实施例中，半导体结构1500还包括在互连层1510上方的键合层1512，存储器叠层715(以及穿过其中的3D NAND存储器串717)和外围电路1506。键合层1512可包括多个键合接触部1514和围绕且电隔离键合接触部1514的电介质。
NAND存储器和NAND存储器的外围电路在相同半导体结构中的相对位置不限于在与如图15A所示相同的平面中。在一些实施例中，NAND存储器的外围电路在NAND存储器之上。在一些实施例中，NAND存储器的外围电路在NAND存储器下方。图15B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构1501的截面。半导体结构1501类似于半导体结构703，两者都包括存储器叠层715、3D NAND存储器串717的阵列、存储器叠层715上方的互连层723以及互连层723上方的键合层725。半导体结构703和1501中的类似结构的细节(例如，材料、制造工艺、功能等)由此不再重复。
与半导体结构703不同，半导体结构1501还包括在衬底1503上的存储器叠层715(以及穿过其中的3D NAND存储器串717)下方的外围电路1507。外围电路1507可以是外围电路的整体或部分，外围电路用于感测和控制3D NAND存储器串717，包括页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，外围电路1507包括多个晶体管1509。晶体管1509可以形成在衬底1503“上”，其中晶体管1509的全部或部分形成在衬底1503中(例如，在衬底1503的顶表面下方)和/或直接在衬底1503上。隔离区(例如，STI)和掺杂区(例如，晶体管1509的源区和漏区)也可以形成在衬底1503中。根据一些实施例，晶体管1509是高速的，具有先进的逻辑处理(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)。
在一些实施例中，半导体结构1501还包括在外围电路1507和存储器叠层715(以及穿过其中的3D NAND存储器串717)之间垂直形成的互连层1511，从而电连接3D NAND存储器串717和外围电路1507，用于在3D NAND存储器串717和外围电路1507之间传输电信号。互连层1511可以包括多个互连，包括互连线和过孔接触部。3D NAND存储器串717和外围电路1507也可以通过互连层1511中的互连电连接。在一些实施例中，半导体结构1501还包括半导体层1505，在该半导体层1505上方可以形成存储器叠层715(以及穿过其中的3D NAND存储器串717)。例如，通过一个或多个薄膜沉积工艺，半导体层1505可以是形成在互连层1511上方的多晶硅层。然后，可以在半导体层1505上方形成存储器叠层715。应当理解，尽管如图15B所示，外围电路1507在存储器叠层715(以及穿过其中的3D NAND存储器串717)之下，但是在一些实施例中，外围电路1507可以在存储器叠层715(以及穿过其中的3D NAND存储器串717)之上。
尽管图15A和15B中的半导体结构1500和1501包括NAND闪存，应理解包括DRAM的半导体结构可具有与半导体结构1500和1501类似的配置。例如，包括如本文所公开的DRAM的半导体结构(例如，704和705)也可包括DRAM单元的外围电路的整体或部分。DRAM单元的外围电路可以与DRAM单元处于同一平面(例如，在DRAM单元的阵列之外)，在DRAM单元的阵列之上，和/或在DRAM单元的阵列之下。
根据本公开的一个方面，半导体器件包括NAND存储器单元的阵列和包含多个第一键合接触部的第一键合层。半导体器件还包括第二半导体结构，该第二半导体结构包括DRAM单元的阵列和第二键合层，该第二键合层包括多个第二键合接触部。该半导体器件还包括第三半导体结构，该第三半导体结构包括处理器、SRAM单元的阵列和包含多个第三键合接触部的第三键合层。半导体器件还包括在第一键合层和第三键合层之间的第一键合界面，以及在第二键合层和第三键合层之间的第二键合界面。第一键合接触部在第一键合界面处与第一组第三键合接触部接触。第二键合接触部在第二键合界面处与第二组第三键合接触部接触。第一键合界面和第二键合界面在同一平面中。
在一些实施例中，第三半导体结构包括：衬底，衬底上的处理器，衬底上和处理器外部的SRAM单元的阵列，以及处理器和SRAM单元的阵列上方的第三键合层。
在一些实施例中，第一半导体结构包括：在第三键合层上方的第一键合层，在第一键合层上方的NAND存储器单元的阵列，以及在NAND存储器单元的阵列上方并与NAND存储器单元的阵列接触的第一半导体层。在一些实施例中，NAND存储器单元的阵列包括3D NAND存储器串或2D NAND存储器单元中的至少一个。
在一些实施例中，半导体结构还包括在第一半导体层上方的第一焊盘导出互连层。在一些实施例中，第一半导体层包括单晶硅。在一些实施例中，第一半导体层包括多晶硅。
在一些实施例中，第二半导体结构包括：在第三键合层上方的第二键合层，在第二键合层上方的DRAM单元的阵列，以及在DRAM单元的阵列上方并与DRAM单元的阵列接触的第二半导体层。
在一些实施例中，半导体结构还包括在第二半导体层上方的第二焊盘导出互连层。在一些实施例中，第二半导体层包括单晶硅。
在一些实施例中，第一半导体结构包括第一衬底，第一衬底上的NAND存储器单元的阵列，以及NAND存储器单元的阵列上方的第一键合层。在一些实施例中，NAND存储器单元的阵列包括3D NAND存储器串或2D NAND存储器单元中的至少一个。
在一些实施例中，第二半导体结构包括：第二衬底，第二衬底上的DRAM单元的阵列，以及DRAM单元的阵列上方的第二键合层。
在一些实施例中，第三半导体结构包括：在第一键合层和第二键合层上方的第三键合层，在第三键合层上方的处理器，在第三键合层上方和处理器外部的SRAM单元的阵列，以及在处理器和SRAM单元的阵列上方并与处理器和SRAM单元的阵列接触的第三半导体层。
在一些实施例中，半导体结构还包括在第三半导体层上方的焊盘导出互连层。在一些实施例中，第三半导体层包括单晶硅。
在一些实施例中，第一半导体结构还包括NAND存储器单元的阵列的外围电路。在一些实施例中，第二半导体结构还包括DRAM单元的阵列的外围电路。在一些实施例中，第三半导体结构还包括NAND存储器单元的阵列或DRAM单元的阵列中的至少一个的外围电路。
在一些实施例中，第一半导体结构包括垂直位于第一键合层和NAND存储器单元的阵列之间的第一互连层，第二半导体结构包括垂直位于第二键合层和DRAM单元的阵列之间的第二互连层，并且第三半导体结构包括垂直位于第三键合层和处理器之间的第三互连层。
在一些实施例中，通过第一互连层和第三互连层、第一键合接触部以及第一组第三键合接触部，处理器和SRAM单元的阵列电连接到NAND存储器单元的阵列，并且通过第二互连层和第三互连层、第二键合接触部以及第二组第三键合接触部，处理器和SRAM单元的阵列电连接到DRAM单元的阵列。
在一些实施例中，通过第一、第二和第三互连层以及第一、第二和第三键合接触部，NAND存储器单元的阵列电连接到DRAM单元的阵列。
在一些实施例中，SRAM单元的阵列分布在第三半导体结构中的多个分离区域中。
根据本公开的另一方面，公开了一种用于形成半导体器件的方法。在第一晶片上形成多个第一半导体结构。至少一个第一半导体结构包括NAND存储器单元的阵列和包含多个第一键合接触部的第一键合层。将第一晶片分割成多个第一管芯，使得至少一个第一管芯包括至少一个第一半导体结构。在第二晶片上形成多个第二半导体结构。至少一个第二半导体结构包括DRAM单元的阵列和包含多个第二键合接触部的第二键合层。将第二晶片分割成多个第二管芯，使得至少一个第二管芯包括至少一个第二半导体结构。在第三晶片上形成多个第三半导体结构。至少一个第三半导体结构包括：处理器，SRAM单元的阵列和包含多个第三键合接触部的第三键合层。将第三晶片分割成多个第三管芯，使得至少一个第三管芯包括至少一个第三半导体结构。第三管芯与第一管芯和第二管芯中的每一个以面对面的方式键合，使得第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合接触部在第一键合界面处与第一组第三键合接触部接触。第二键合接触部在第二键合界面处与第二组第三键合接触部接触。
在一些实施例中，为了形成多个第一半导体结构，在第一晶片上形成NAND存储器单元的阵列，在NAND存储器单元的阵列上方形成第一互连层，并且在第一互连层之上形成第一键合层。在一些实施例中，为了形成多个第一半导体结构，在第一晶片上形成NAND存储器单元的阵列的外围电路。
在一些实施例中，为了形成多个第二半导体结构，DRAM单元的阵列形成在第二晶片上，第二互连层形成在DRAM单元的阵列上方，并且第二键合层形成在第二互连层上方。在一些实施例中，为了形成多个第二半导体结构，在第二晶片上形成DRAM单元的阵列的外围电路。
在一些实施例中，为了形成多个第三半导体结构，处理器和SRAM单元的阵列形成在第三晶片上，第三互连层形成在处理器和SRAM单元的阵列上方，并且第三键合层形成在第三互连层上方。在一些实施例中，为了形成多个第三半导体结构，在第三晶片上形成NAND存储器单元的阵列或DRAM单元的阵列中的至少一个的外围电路。
在一些实施例中，第三半导体结构在键合之后在第一半导体结构和第二半导体结构之上。在一些实施例中，在键合之后减薄第三晶片以形成半导体层，并且在半导体层上方形成焊盘导出互连层。
在一些实施例中，第三半导体结构在键合之后在第一半导体结构和第二半导体结构下方。在一些实施例中，在键合之后，第一晶片和第二晶片被减薄以分别形成第一半导体层和第二半导体层，并且在第一半导体层和第二半导体层上方分别形成第一焊盘导出互连层和第二焊盘导出互连层。
在一些实施例中，键合包括混合键合。
根据本公开的又一方面，公开了一种用于形成半导体器件的方法。在第一晶片上形成多个第一半导体结构。至少一个第一半导体结构包括NAND存储器单元的阵列和包含多个第一键合接触部的第一键合层。将第一晶片分割成多个第一管芯，使得至少一个第一管芯包括至少一个第一半导体结构。在第二晶片上形成多个第二半导体结构。至少一个第二半导体结构包括DRAM单元的阵列和包含多个第二键合接触部的第二键合层。将第二晶片分割成多个第二管芯，使得至少一个第二管芯包括至少一个第二半导体结构。在第三晶片上形成多个第三半导体结构。至少一个第三半导体结构包括：处理器，SRAM单元的阵列和包含多个第三键合接触部的第三键合层。第三晶片与至少一个第一管芯和至少一个第二管芯中的每一个以面对面的方式键合以形成键合结构，使得至少一个第三半导体结构键合到第一半导体结构和第二半导体结构中的每一个。第一键合接触部在第一键合界面处与第一组第三键合接触部接触。第二键合接触部在第二键合界面处与第二组第三键合接触部接触。将键合结构分割成多个管芯。至少一个管芯包括键合的第一、第二和第三半导体结构。
在一些实施例中，为了形成多个第一半导体结构，在第一晶片上形成NAND存储器单元的阵列，在NAND存储器单元的阵列上方形成第一互连层，并且在第一互连层之上形成第一键合层。在一些实施例中，为了形成多个第一半导体结构，在第一晶片上形成NAND存储器单元的阵列的外围电路。
在一些实施例中，为了形成多个第二半导体结构，DRAM单元的阵列形成在第二晶片上，第二互连层形成在DRAM单元的阵列上方，并且第二键合层形成在第二互连层上方。在一些实施例中，为了形成多个第二半导体结构，在第二晶片上形成DRAM单元的阵列的外围电路。
在一些实施例中，为了形成多个第三半导体结构，处理器和SRAM单元的阵列形成在第三晶片上，第三互连层形成在处理器和SRAM单元的阵列上方，并且第三键合层形成在第三互连层上方。在一些实施例中，为了形成多个第三半导体结构，在第三晶片上形成NAND存储器单元的阵列或DRAM单元的阵列中的至少一个的外围电路。
在一些实施例中，第三半导体结构在键合之后在第一半导体结构和第二半导体结构之上。在一些实施例中，在键合之后减薄第三晶片以形成半导体层，并且在半导体层上方形成焊盘导出互连层。
在一些实施例中，在键合之后，第三半导体结构位于第一半导体结构和第二半导体结构下方。在一些实施例中，在键合之后，第一晶片和第二晶片被减薄以分别形成第一半导体层和第二半导体层，并且在第一半导体层和第二半导体层上方分别形成第一焊盘导出互连层和第二焊盘导出互连层。
在一些实施例中，键合包括混合键合。
根据本公开的又一方面，多芯片封装(MCP)中的半导体器件包括：电路板，电路板上的混合控制器，至少一个NAND管芯以及至少一个DRAM管芯。至少一个NAND管芯包括NAND存储器单元的阵列，并且通过管芯到管芯的引线键合电连接到混合控制器。至少一个DRAM管芯包括DRAM单元的阵列，并通过管芯到管芯的引线键合电连接到混合控制器。混合控制器被配置为控制至少一个NAND管芯和至少一个DRAM管芯之间的数据传输。
在一些实施例中，半导体器件还包括至少一个混合存储器管芯，其包括NAND存储器单元的阵列和DRAM单元的阵列，并通过管芯到管芯引线键合电连接到混合控制器。
在一些实施例中，至少一个NAND管芯被配置为存储逻辑-物理地址映射，并且混合控制器被配置为当半导体器件上电时、将逻辑-物理地址映射从至少一个NAND管芯加载到至少一个DRAM管芯。
在一些实施例中，混合控制器包括SRAM单元的阵列，其被配置为存储对逻辑-物理地址映射的更新日志。
具体实施例的前述描述将如此揭示本公开的一般性质，即在不脱离本公开的一般概念的情况下，其他人可以通过应用本领域技术范围内的知识，容易地修改和/或适配所述具体实施例的各种应用，而无需过多的实验。因此，基于本文给出的教导和指导，这些适配和修改旨在落入所公开实施例的等同物的含义和范围内。应理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
以上已经借助于示出特定功能及其关系的实现的功能构建块，描述了本公开的实施例。为了便于描述，这里已经任意限定了这些功能构建块的边界。可以限定替代边界，只要适当地执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所预期的本公开的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同物来限定。

Claims (14)

1.一种半导体器件，包括：
第一半导体结构，所述第一半导体结构包括NAND存储器单元的阵列、第一外围电路和包含多个第一键合接触部的第一键合层，所述第一外围电路中的至少一部分外围电路和所述NAND存储器单元的阵列形成在不同的平面中；
第二半导体结构，所述第二半导体结构包括动态随机存取存储器DRAM单元的阵列、第二外围电路和包含多个第二键合接触部的第二键合层，所述第二外围电路中的至少一部分外围电路和所述DRAM单元的阵列形成在不同的平面中；
第三半导体结构，所述第三半导体结构包括处理器、静态随机存取存储器SRAM单元的阵列、以及包含多个第三键合接触部的第三键合层，所述SRAM单元的阵列设置在所述处理器的外部；
第一键合界面，所述第一键合界面在所述第一键合层和所述第三键合层之间，所述第一键合接触部在所述第一键合界面处与第一组所述第三键合接触部接触；以及
第二键合界面，所述第二键合界面在所述第二键合层和所述第三键合层之间，所述第二键合接触部在所述第二键合界面处与第二组所述第三键合接触部接触，
其中所述第一键合界面和所述第二键合界面在同一平面中。
2.根据权利要求1所述的半导体器件，其中，所述第一外围电路中的至少一部分外围电路在所述第三半导体结构中。
3.根据权利要求1所述的半导体器件，其中，所述第一外围电路中的至少一部分外围电路和所述NAND存储器单元的阵列彼此堆叠。
4.根据权利要求1所述的半导体器件，其中，所述第二外围电路中的至少一部分外围电路在所述第三半导体结构中。
5.根据权利要求1所述的半导体器件，其中，所述第二外围电路中的至少一部分外围电路和所述DRAM单元的阵列彼此堆叠。
6.根据权利要求1所述的半导体器件，其中，所述SRAM单元的阵列的至少一部分和所述处理器彼此堆叠。
7.根据权利要求1所述的半导体器件，其中，所述SRAM单元的阵列分布在所述处理器的外部的所述第三半导体结构的多个单独区域中，以形成多个高速缓存区域。
8.根据权利要求7所述的半导体器件，其中，所述多个高速缓存区域的分布可以基于所述第三键合接触部的设计来占据没有所述第三键合接触部的区域。
9.根据权利要求7所述的半导体器件，其中，所述多个高速缓存区域的分布是随机的。
10.根据权利要求1所述的半导体器件，其中，所述第一外围电路中的至少一部分外围电路和所述第二外围电路中的至少一部分外围电路、所述SRAM单元的阵列和所述处理器彼此堆叠。
11.根据权利要求10所述的半导体器件，其中，所述第一半导体结构中的全部所述第一外围结构被移动到所述第三半导体结构中。
12.根据权利要求10所述的半导体器件，其中，所述第二半导体结构中的全部所述第二外围结构被移动到所述第三半导体结构中。
13.根据权利要求1所述的半导体器件，其中，所述第一外围电路包括字线驱动器和页面缓冲器。
14.根据权利要求1所述的半导体器件，其中，所述第二外围电路包括行解码器和列解码器。
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