CN101373722A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种可以使IC芯片、LSI芯片等半导体芯片实现进一步的薄型化的技术。此外，本发明的目的还在于提供一种在三维半导体集成电路中通过使LSI芯片更薄型化且层叠而可以提高集成密度的技术。通过利用CMP等对形成有集成电路的半导体衬底进行研磨，在半导体衬底中形成脆弱层，然后通过分离半导体衬底的一部分，来使半导体衬底薄膜化，而取得具有至今未有的薄度的IC芯片、LSI芯片等半导体芯片。此外，通过层叠这种薄型化了的LSI芯片，并利用贯穿半导体衬底的布线使它们电连接，而取得集成密度提高的三维半导体集成电路。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具有薄膜化了的半导体衬底的半导体装置以及其制造方法。详细地说，本发明涉及一种具有贯穿薄膜化了的半导体衬底的布线的半导体装置以及其制造方法。
背景技术
在今天的社会生活中，在各种各样的场合，进行着利用计算机网络的信息处理，离可以享受其方便性的无所不在社会(ubiquitous society)越来越近。“无所不在”来自拉丁语，其意思为“普遍存在”，其作为可以随时随地将利用计算机的信息处理自然融于生活环境中而不需要意识到计算机的存在的意思使用。
实际上，可以通过分类为手机的便携式电子设备而利用作为通讯手段的电话、电视广播，并且可以通过利用如IC标签、IC卡那样的安装有半导体芯片的纸片状或者卡片状的媒体来代替条形码、磁卡进行识别。
为了将形成有集成电路的半导体芯片(以下，也称为“IC芯片”或者“LSI芯片”等)自然组入在人的生活空间存在的各种各样的物品中，需要使半导体芯片实现薄膜化。例如，已知如下IC芯片：为了将包括天线线圈、电容器等的IC标签嵌入于纸等附着体(adherend)中而使用，使其厚度薄膜化为3μm至15μm(参照专利文件1)。
此外，由于半导体制造技术的进步，大规模集成电路(LSI：Large ScaleIntegration)的高集成化的进展，而对于在一个硅芯片上集成多个功能的系统LSI的要求增高。近年来，研究开发出层叠多个LSI芯片的三维LSI，以对应系统的高功能化、复杂化。三维LSI在一个封装容器内安装多个LSI，所以也称为多芯片封装(Multi Chip Package)。作为MCP的实例，有堆积而安装快闪存储器和静态随机存取存储器的叠层MCP等。
作为叠层MCP，已知堆积多个LSI芯片且利用引线键合进行连接的叠层MCP(例如，参照专利文件2、3)。此外，作为堆积多个硅芯片且使它们彼此联结的结构，已知形成垂直彼此连接体(贯穿电极)且层叠多个LSI芯片的叠层MCP(例如，参照专利文件4)。
[专利文件1]日本专利申请公开2002-049901号公报
[专利文件2]日本专利申请公开Hei11-204720号公报
[专利文件3]日本专利申请公开2005-228930号公报
[专利文件4]日本专利申请公开Hei11-261001号公报
为了使半导体芯片薄膜化，已经使用如下技术：通过对形成有集成电路的硅薄片的背面进行化学机械研磨(CMP：Chemical Mechanical Polishing)处理来使薄片薄层化。
在IC芯片的薄膜化中，理想的是，只留下当IC芯片的各元件工作时需要的厚度，即可。
此外，在MCP中，在对形成有LSI的硅薄片的背面进行CMP处理来使薄片薄层化之后，将它们堆积为多层。从而，为了在与现有同等尺寸内层叠多个LSI芯片，需要将硅薄片的厚度减薄到相应的程度。在LSI芯片的薄型化中，理想的是，只留下当LSI芯片的各元件工作时需要的厚度，即可。
然而，CMP是在使研磨剂流过的同时将薄片按在研磨布上而进行加工的技术，所以虽然可以通过CMP处理将薄片的厚度加工为10μm左右，但是利用该技术将如12英寸薄片那样的大口径薄片薄层化为不足1μm的厚度是困难的。
发明内容
于是，本发明的目的之一在于提供一种可以将IC芯片、LSI芯片等半导体芯片更薄型化的技术。
此外，本发明的目的之一在于提供一种在以MCP为典型的三维半导体集成电路中通过将LSI芯片更薄型化且层叠而可以提高集成密度的技术。
本发明之一的要点在于：通过从其表面设置有元件形成层且嵌入有电连接到元件形成层的第一布线的半导体衬底的背面一侧照射离子来形成脆弱层；通过沿着脆弱层分离半导体衬底的一部分来形成具有元件形成层以及第一布线的半导体衬底，同时使第一布线的一部分露出；层叠具有元件形成层以及第一布线的半导体衬底和设置有第二布线的衬底；使元件形成层和第二布线电连接。
本发明之一的要点在于一种半导体装置，包括：其表面设置有元件形成层的第一半导体衬底；电连接到元件形成层且贯穿第一半导体衬底的第一布线；设置在第二衬底中的第二布线，其中第一布线和第二布线电连接。
本发明之一的要点在于一种半导体装置，包括：其表面设置有元件形成层的第一半导体衬底；电连接到元件形成层且贯穿第一半导体衬底的第一布线；设置在第二衬底中的第二布线，其中第一布线和第二布线电连接。优选的是，第一布线和第二布线中间夹着导电材料或通过涂镀处理而形成的导电膜彼此电连接。
本发明之一的要点在于：通过从其表面设置有元件形成层且嵌入有电连接到元件形成层的布线的半导体衬底的背面一侧照射离子来形成脆弱层；将通过沿着脆弱层分离半导体衬底的一部分来形成的具有元件形成层以及布线的半导体衬底层叠，来实现多芯片化。
通过利用CMP等对形成有集成电路的半导体衬底进行研磨，在半导体衬底中形成脆弱层，而分离半导体衬底的一部分，来使半导体衬底薄膜化，而可以取得具有至今未有的薄度的IC芯片等半导体芯片。
此外，通过利用CMP等对形成有LSI等集成电路的半导体衬底进行研磨，在半导体衬底中形成脆弱层，而分离半导体衬底的一部分，来使半导体衬底薄膜化，而可以取得具有至今未有的薄度的LSI芯片。通过层叠这种薄型化了的LSI芯片，并利用贯穿半导体衬底的布线使它们电连接，而可以取得集成密度提高的三维半导体集成电路。
附图说明
图1A至1C是表示本发明的半导体芯片的制造方法的一个例子的图；
图2A和2B是表示本发明的半导体芯片的制造方法的一个例子的图；
图3A和3B是表示具有本发明的IC芯片的半导体装置的一个例子的图；
图4A和4B是表示贯穿布线的电连接的一个例子的图；
图5A和5B是表示贯穿布线的电连接的一个例子的图；
图6是表示封装IC芯片的一个结构例子的图；
图7A和7B是表示具有本发明的LSI芯片的半导体装置的制造方法的一个例子的图；
图8是表示具有本发明的LSI芯片的半导体装置的一个例子的图；
图9是表示具有本发明的LSI芯片的半导体装置的一个例子的图；
图10是表示贯穿布线的电连接的一个例子的图；
图11A和11B是表示贯穿布线的电连接的一个例子的图；
图12A和12B是表示具有本发明的LSI芯片的半导体装置的一个例子的图；
图13是表示具有本发明的LSI芯片的半导体装置的一个例子的图；
图14A至14C是表示具有本发明的LSI芯片的半导体装置的制造方法的一个例子的图；
图15A和15B是表示具有本发明的LSI芯片的半导体装置的制造方法的一个例子的图；
图16A和16B是表示具有本发明的LSI芯片的半导体装置的制造方法的一个例子的图；
图17A和17B是表示具有本发明的LSI芯片的半导体装置的制造方法的一个例子的图；
图18是表示具有本发明的LSI芯片的半导体装置的制造方法的一个例子的图；
图19是表示具有本发明的LSI芯片的半导体装置的制造方法的一个例子的图；
图20是表示具有本发明的LSI芯片的半导体装置的制造方法的一个例子的图；
图21A和21B是表示贯穿布线的电连接的一个例子的图；
图22A和22B是表示贯穿布线的电连接的一个例子的图。
本发明的选择图是图3A和3B。
具体实施方式
下面，参照附图而说明本发明的实施方式。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。在以下说明的本发明的结构中，在不同的附图中共同使用表示相同部分的附图标记。
实施方式1
在本实施方式中，参照附图而说明具有在使设置有元件形成层以及贯穿布线的半导体衬底薄膜化之后分离该半导体衬底的一部分的结构的IC芯片、LSI芯片等半导体芯片。具体地说，将说明具有在使设置有元件形成层以及贯穿布线的半导体衬底薄膜化之后通过分离该半导体衬底的一部分而使贯穿布线露出的结构的半导体芯片以及其制造方法。
首先，在半导体衬底100的表面上设置元件形成层101、贯穿布线102以及支撑衬底110(参照图1A)。
作为半导体衬底100，可以使用硅、锗等单晶半导体衬底或者多晶半导体衬底。此外，可以使用由镓砷、铟磷等化合物半导体形成的单晶半导体衬底或者多晶半导体衬底作为半导体衬底100。此外，作为半导体衬底100，也可以使用在晶格中具有畸变的硅、在硅中添加有锗的硅锗等半导体衬底。具有畸变的硅可以使用其晶格常数(lattice constant)大于硅的硅锗或者氮化硅的膜来形成。
元件形成层101由构成LSI等集成电路的晶体管、二极管、电容器等元件；电连接到该元件的布线构成。在此，示出在元件形成层101中设置晶体管103a和晶体管103b的实例。注意，作为设置在元件形成层101中的晶体管103a和晶体管103b的结构，可以采用各种各样的方式，而不局限于特定结构。
贯穿布线102与元件形成层101的布线电连接，并且其一部分嵌入在半导体衬底100中。贯穿布线102通过利用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)中的元素或者以这些元素为主要成分的合金材料、化合物材料以单层或叠层设置。此外，贯穿布线102也可以用作LSI芯片、IC芯片中的贯穿电极。
支撑衬底110设置在元件形成层101的上方(中间夹着元件形成层101的与半导体衬底100相反一侧)，并且可以使用玻璃衬底、石英衬底、塑料衬底等。此外，也可以通过利用丙烯、聚酰亚胺、环氧树脂等设置。注意，虽然支撑衬底110不一定必须设置，但是因为当对半导体衬底100进行薄膜化处理等时它用作保护层，所以优选设置。
接着，去掉半导体衬底100的一部分来实现薄膜化(参照图1B)。图1B示出使半导体衬底100薄膜化(去掉虚线所示的部分)而取得半导体衬底120的情况。例如，通过从半导体衬底100的背面一侧(与设置有元件形成层101的表面相反一侧)进行磨削处理、研磨处理或CMP处理，来使半导体衬底100薄膜化。
在此，以不使贯穿布线102露出的程度进行半导体衬底100的薄膜化。优选的是，在使半导体衬底120的厚度成为50nm以上且不足1000nm的范围内进行薄膜化。
接着，如箭头所示，从半导体衬底120的背面一侧(与设置有元件形成层101的表面相反一侧)照射由电场加速了的离子107，来在离半导体衬底120的表面(设置有元件形成层101的表面)有预定深度的区域中形成脆弱层105(参照图1C)。脆弱层105优选通过离子掺杂法或离子注入法形成。注意，离子注入法是指对离子进行质量分离且利用电场只加速具有特定质量的离子来将它照射到对象物的技术，而离子掺杂法是指不进行质量分离而利用电场加速离子来将它照射到对象物的技术。根据当注入离子时的加速电压以及离子的剂量，可以控制形成脆弱层105的位置，并且脆弱层105形成在近于离子的平均进入深度的深度区域中。注意，在本说明书中，离子的“注入”是指通过将加速了的离子照射到半导体衬底，来将构成离子的元素包括在对象物中。脆弱层105设置在如下位置：当以后基于脆弱层105分离半导体衬底120时，贯穿布线102露出。优选的是，将脆弱层105设置在如下位置：当将离半导体衬底120的表面的深度设定为L时，使L成为50nm以上且不足1000nm、更优选为100nm以上且500nm以下。
作为离子107，可以使用氢离子、氦等稀有气体离子或者氟、氯等卤素离子。优选的是，将如下离子照射到半导体衬底120：对选自氢、稀有气体或卤素中的源气体等进行离子体激发来产生的一种离子或者由同一个原子构成的具有不同质量的多种离子。在照射氢离子的情况下，在包含H+离子、H2 +离子、以及H3 +离子的同时，将H3 +离子的比例设定为比H+离子以及H2 +离子高，而可以提高离子的注入效率，结果可以缩短照射时间。
接着，通过利用脆弱层105将半导体衬底120分离为半导体衬底120a和半导体衬底120b(参照图2A)。在此，进行加热处理，沿着脆弱层105将半导体衬底120分离为半导体衬底120a和半导体衬底120b。例如，通过在300℃以上且550℃以下的温度范围内进行热处理，使形成在脆弱层105中的微小空洞发生体积变化，并且沿着脆弱层105进行劈开，而可以形成薄的半导体衬底120a。注意，在本说明书中，“劈开”是指为了形成设置有元件形成层101的半导体衬底120a而沿着脆弱层105分离半导体衬底120b的一部分。
注意，也可以在将半导体衬底120分离为半导体衬底120a和半导体衬底120b之前，在半导体衬底120的背面一侧设置支撑衬底。在要分离的半导体衬底120b薄的情况下，通过预先与半导体衬底120的背面接触地设置支撑衬底，可以容易进行半导体衬底120的分离。
通过上述工序，可以取得具有如下结构的IC芯片、LSI芯片等半导体芯片：贯穿布线102贯穿设置有元件形成层101的半导体衬底120a而露出(参照图2B)。
一般来说，因为利用磨削处理、研磨处理或CMP处理的衬底的薄膜化难以严密地控制而容易发生衬底的膜厚度的不均匀性，所以衬底的薄膜化有限度。然而，如本实施方式所示，通过在进行衬底的薄膜化之后，还利用由离子的照射而形成的脆弱层进行半导体衬底的分离，可以使衬底的膜厚度比当只进行磨削处理、研磨处理或CMP处理时更薄。
实施方式2
在本实施方式中，参照附图而说明上述实施方式1所示的具有设置有贯穿布线的IC芯片的半导体装置。具体地示出使IC芯片的贯穿布线电连接到设置有布线的衬底的情况。
在图3A所示的半导体装置中，上述实施方式1所示的IC芯片2130通过粘结而提供到设置有布线2152的插板(interposer)2150上。在此，分别设置在多个IC芯片2130a至2130d中的元件形成层101与布线2152电连接。元件形成层101和布线2152之间的连接通过使分别设置在IC芯片2130a至2130d中的贯穿布线102与连接到布线2152的连接端子2151电连接来形成(参照图3B)。
此外，参照图4A和4B而说明在中间夹着导电材料来实现贯穿布线102和连接端子2151之间的连接的情况下的一个例子。
首先，在露出的贯穿布线102上设置导电材料2126(参照图4A)。导电材料2126可以通过利用液滴喷射法、丝网印刷法等且使用银膏、铜膏或焊料等材料选择性地形成来设置。
接着，通过将连接端子2151粘结到形成在贯穿布线102上的导电材料2126，来使贯穿布线102与连接端子2151电连接(参照图4B)。通过设置导电材料2126，可以减少贯穿布线102和连接端子2151之间的连接不良。
注意，虽然图4A和4B示出在贯穿布线102上设置导电材料2126的实例，但是也可以通过在连接端子2151上设置导电材料2126之后将贯穿布线102粘结到导电材料2126，来使贯穿布线102与连接端子2151电连接。
参照图5A和5B而说明贯穿布线和连接端子之间的电连接的其他实例。图5A和5B示出通过利用涂镀处理使贯穿布线102与连接端子2151电连接的情况。
首先，将具有贯穿布线102的IC芯片和具有连接端子2151的插板2150以保持间隔(间隙)的方式层叠(参照图5A)。在此，通过利用球状隔离物2125在IC芯片和插板2150之间形成间隙2124。
以至少在以后进行的涂镀处理中涂镀液可以进入的程度设置间隙2124。此外，为了保持间隙2124，优选利用密封材料等具有粘结性的树脂使IC芯片和插板2150粘结。注意，虽然在此示出为了形成间隙而使用球状隔离物的情况，但是只要可以在IC芯片和插板2150之间形成间隙，就不局限于球状隔离物。
作为插板2150，可以使用有机聚合物或无机聚合物等材料、陶瓷衬底、玻璃衬底、矾土衬底、氮化铝衬底、金属衬底等。
此外，虽然图5A示出在重叠设置的贯穿布线102和连接端子2151之间也设置间隔的情况，但是也可以以彼此接触的方式设置贯穿布线102和连接端子2151。
接着，通过利用涂镀处理在露出的贯穿布线102和连接端子2151之间堆积形成导电膜，来形成导电膜2127。将涂镀处理进行到中间夹着导电膜2127使贯穿布线102和连接端子2151电连接的程度(参照图5B)。涂镀处理可以通过利用铜(Cu)、镍(Ni)、金(Au)、铂(Pt)、银(Ag)等来进行。通过利用涂镀处理使贯穿布线102和连接端子2151连接，可以减少连接不良。
此外，参照图6而说明封装IC芯片的一个结构例子。
图6示出将IC芯片2130安装到框体2154并且利用散热器2155提高散热效果的结构。散热器2155以覆盖IC芯片2130的方式设置，它在防止IC芯片2130被加热的同时遮断放射的电磁波。此外，通过使贯穿布线102的一部分与散热薄片2153接触，可以通过贯穿布线102将发生在IC芯片2130中的热扩散到散热器2155。如此，通过进行效率好的散热，可以提高IC芯片的可靠性。
IC芯片可以具有选自CPU、存储器、网络处理电路、磁盘处理电路、图像处理电路、音频处理电路、电源电路、温度传感器、湿度传感器、红外线传感器等中的一个或多个功能。
如上所说明，根据本实施方式，通过利用CMP等对形成有集成电路的半导体衬底进行研磨来使半导体衬底薄膜化，并且通过在半导体衬底中形成脆弱层而分离半导体衬底的一部分来使半导体衬底进一步薄膜化，而可以取得具有至今未有的薄度的IC芯片。
实施方式3
在本实施方式中，参照附图而说明具有层叠有上述实施方式1所示的LSI芯片的叠层型LSI芯片的半导体装置。
首先，准备第一LSI芯片(对应于图2B所示的LSI芯片)和第二LSI芯片(对应于在图1A中没有支撑衬底110的LSI芯片)，该第一LSI芯片具有贯穿设置有第一元件形成层101a的半导体衬底120a而露出的第一贯穿布线102a，而第二LSI芯片在半导体衬底100上设置有第二元件形成层101b以及第二贯穿布线102b。然后，以使第一贯穿布线102a和第二贯穿布线102b电连接的方式层叠第一LSI芯片和第二LSI芯片来形成叠层体(参照图7A)。
在此，通过使露出在第一半导体衬底120a的背面一侧的第一贯穿布线102a与露出在第二元件形成层101b的上方一侧(与设置有半导体衬底100的表面相反一侧)的第二贯穿布线102b电连接，可以制造层叠有第一LSI芯片和第二LSI芯片的半导体装置。
第一贯穿布线102a和第二贯穿布线102b之间的电连接可以通过形成清洁表面且进行100℃以上且400℃以下左右的热处理而利用表面活化接合来形成。此外，也可以通过形成清洁表面且以常温利用表面活化接合来使第一贯穿布线102a和第二贯穿布线102b电连接。第一贯穿布线102a的表面由当形成脆弱层时注入的氢氢化，并且通过等离子体处理等也使第二贯穿布线102b的表面氢化，可以使第一、第二贯穿布线的表面成为难以氧化的状态。当在这种状态下使第一贯穿布线102a和第二贯穿布线102b密接，并且优选以100℃以上且400℃以下左右进行加热，这样氢脱离而可以形成接合。
作为其他方法，可以通过使用各向异性导电薄膜(ACF：AnisotropicConductive Film)、各向异性导电胶(ACP：Anisotropic Conductive Paste)等进行压合，而可以实现电连接。此外，还可以使用银膏、铜膏或碳膏等的导电性粘合剂或焊料等实现连接。
注意，通过在层叠第一LSI芯片和第二LSI芯片之后，对半导体衬底100进行磨削处理、研磨处理或CMP处理来实现薄膜化，可以实现叠层体的薄膜化(参照图7B)。此外，对半导体衬底100除了磨削处理、研磨处理或CMP处理，还进行上述实施方式1所示的分离工序，可以使叠层体进一步薄膜化。
此外，当以直接接触的方式进行第一贯穿布线102a和第二贯穿布线102b之间的电连接时，优选以将第一贯穿布线102a和第二贯穿布线102b彼此嵌入的方式进行。例如，通过将贯穿布线的下部的宽度小于上部的宽度，并且在贯穿布线的上表面设置凹部，可以将第一贯穿布线102a和第二贯穿布线102b彼此嵌入地连接(参照图11A和11B)。
如此，通过将贯穿布线彼此嵌入地连接，可以防止连接不良。此外，由于可以缩短层叠的第一LSI芯片和第二LSI芯片的间隔，因此可以实现叠层体的薄膜化。注意，贯穿布线的形状不局限于图1A和1B所示的结构。例如，也可以通过在贯穿布线的上表面设置凸部，并且将该凸部扎入于其他贯穿布线的下表面，来实现电连接。
此外，参照图21A和21B而说明在中间夹着导电材料来实现第一贯穿布线102a和第二贯穿布线102b之间的电连接的情况下的一个例子。
在此，首先，在露出的第一贯穿布线102a上设置导电材料126(参照图21A)。导电材料126可以通过利用液滴喷射法、丝网印刷法且使用银膏、铜膏或焊料等材料选择性地形成来设置。
接着，通过将第二贯穿布线102b粘结到形成在第一贯穿布线102b上的导电材料126，来使第一贯穿布线102a与第二贯穿布线102b电连接(参照图21B)。通过设置导电材料126，可以减少第一贯穿布线102a和第二贯穿布线102b之间的连接不良。
注意，虽然图21A和21B示出在第一贯穿布线102a上设置导电材料126的实例，但是也可以通过在第二贯穿布线102b上设置导电材料126之后将第一贯穿布线102a粘结到导电材料126，来使第一贯穿布线102a与第二贯穿布线102b电连接。
此外，虽然图7A和7B示出制造具有层叠有两个LSI芯片的叠层型LSI芯片的半导体装置的情况，但是层叠的LSI芯片不局限于两个。
通过在层叠第一LSI芯片和第二LSI芯片之后(图7A)，进行上述实施方式1所示的工序，来使第二LSI芯片的贯穿布线露出，并与第三LSI芯片层叠，而可以层叠三个LSI芯片。此外，通过反复进行同样的工序，可以制造具有层叠有多个LSI芯片的结构的半导体装置(参照图8)。
图8示出具有n层(n≧2)的叠层型LSI芯片的半导体装置。设置在第一LSI芯片中的第一元件形成层1011至设置在第nLSI芯片中的第n元件形成层1019层叠而设置，并且各个元件形成层通过第一贯穿布线1021至第n贯穿布线1029电连接。
此外，可以在第一元件形成层1011至第n元件形成层1019中设置分别具有不同功能的电路。在此，示出如下情况：通过在第二元件形成层1012中设置存储元件而使它用作存储电路，并且通过在第(n-1)元件形成层1018中设置CMOS电路而使它用作CPU(中央处理单元)。注意，在图8中，第二元件形成层1012与第二贯穿布线1022电连接，并且第(n-1)元件形成层1018与第(n-1)贯穿布线1028电连接。
虽然图8示出在第一LSI芯片至第nLSI芯片中都设置贯穿布线，并且使第一元件形成层至第n元件形成层电连接的情况，但是不局限于此，也可以采用惟有一部分的元件形成层彼此电连接的结构。
例如，图9示出具有五层的叠层型LSI芯片的半导体装置，其中将设置在第一LSI芯片中的第一元件形成层1011至设置在第五LSI芯片中的第五元件形成层1015层叠而设置。在此，在第二LSI芯片和第三LSI芯片中分别设置第二贯穿布线1022和第三贯穿布线1023，并且将第二元件形成层1012至第四元件形成层1014设置为电连接(参照图9)。
注意，虽然在上述的说明中示出使露出在第一半导体衬底120a的背面一侧的第一贯穿布线102a与露出在第二元件形成层101b的上方一侧的第二贯穿布线102b电连接的情况，但是不局限于此。例如，也可以采用使露出在半导体衬底的背面一侧的贯穿布线彼此电连接而层叠的结构(参照图10)。通过进行这种连接，即使在层叠多个LSI芯片的情况下也可以应用多个组合，而可以扩大设计的自由度。
本实施方式可以与实施方式1所示的结构、制造方法组合来实施。
实施方式4
在本实施方式中，参照附图而说明在不同的LSI芯片之间的贯穿布线的连接方法。具体地示出利用涂镀处理来使贯穿布线彼此电连接的情况。
首先，将具有第一贯穿布线102a的第一LSI芯片和具有第二贯穿布线102b的第二LSI芯片以保持间隔(间隙)的方式层叠(参照图22A)。在此，通过利用球状隔离物125在第一LSI芯片和第二LSI芯片之间形成间隙124。此外，优选的是，以重叠第一贯穿布线102a和第二贯穿布线102b的方式层叠第一LSI芯片和第二LSI芯片。
以至少在以后进行的涂镀处理中涂镀液可以进入的程度设置间隙124。此外，为了保持间隙124，优选利用密封材料等具有粘结性的树脂使第一LSI芯片和第二LSI芯片粘结。注意，虽然在此示出为了形成间隙而使用球状隔离物的情况，但是只要可以在第一LSI芯片和第二LSI芯片之间形成间隙，就不局限于球状隔离物。
此外，虽然图22A示出在重叠设置的第一贯穿布线102a和第二贯穿布线102b之间也设置间隔的情况，但是也可以以彼此接触的方式设置第一贯穿布线102a和第二贯穿布线102b。
接着，通过利用涂镀处理在露出的第一贯穿布线102a和第二贯穿布线102b之间堆积形成导电膜，来形成导电膜127。将涂镀处理进行到中间夹着导电膜127使第一贯穿布线102a和第二贯穿布线102b电连接的程度(参照图22B)。涂镀处理可以通过利用铜(Cu)、镍(Ni)、金(Au)、铂(Pt)、银(Ag)等来进行。
如本实施方式所示，在层叠LSI芯片的情况下，通过利用涂镀处理使不同的LSI芯片之间的贯穿布线彼此连接，可以减少连接不良。
本实施方式可以与实施方式1及3所示的结构、制造方法组合来实施。
实施方式5
在本实施方式中，参照附图而说明具有设置有贯穿布线的LSI芯片的半导体装置。具体地示出使LSI芯片的贯穿布线电连接到设置有布线的衬底的情况。
在图12A所示的半导体装置中，上述实施方式1所示的LSI芯片130粘结到设置有布线152的衬底150上。在此，分别设置在多个LSI芯片130a至130d中的元件形成层101与布线152电连接。元件形成层101和布线152之间的连接通过使分别设置在LSI芯片130a至130d中的贯穿布线102与连接到布线152的连接端子151电连接来形成(参照图12B)。
贯穿布线102和连接端子151之间的电连接既可以通过以直接接触的方式来实现，又可以通过利用各向异性导电薄膜、各向异性导电胶等进行压合来实现。此外，也可以通过利用银膏、铜膏或碳膏等导电粘合剂；焊料等来实现连接。
此外，也可以在图12A所示的结构中使用上述实施方式3所示的层叠有多个LSI芯片的层叠型LSI芯片作为LSI芯片130(参照图13)。如此，通过将多个LSI芯片层叠而实现多层化，可以实现半导体装置的高集成化、小型化。
多个LSI芯片分别可以用作选自CPU、存储器、网络处理电路、磁盘处理电路、图像处理电路、音频处理电路、电源电路、温度传感器、湿度传感器、红外线传感器等中的一个或多个。
此外，通过在衬底150上形成用作天线的导电膜，并且使层叠型LSI芯片电连接到该天线，可以应用于能够以非接触的方式进行数据收发的半导体装置(也称为RFID(射频识别技术)标签、ID标签、IC标签、无线标签、电子标签)。
本实施方式可以与实施方式1、3及4所示的结构、制造方法组合来实施。
实施方式6
在本实施方式中，参照附图而说明具有与上述实施方式不同结构的具有层叠型LSI芯片的半导体装置。具体地，将说明在层叠LSI芯片之后设置贯穿布线的情况。
首先，在半导体衬底100的表面上设置第一元件形成层101a以及
支撑衬底110(参照图14A)。注意，图14所示的结构是从图1A所示的结构中去掉贯穿布线102的结构。
注意，虽然支撑衬底110不一定必须设置，但是因为当对半导体衬底100进行薄膜化处理等时它用作保护层，所以优选设置。
接着，去掉半导体衬底100的一部分来实现薄膜化(参照图14B)。图14B示出使半导体衬底100薄膜化(去掉虚线所示的部分)而取得半导体衬底120的情况。例如，通过从半导体衬底100的背面一侧进行磨削处理、研磨处理或CMP处理，来使半导体衬底100薄膜化。
在此，以不使用来分离第一元件形成层101a以及元件的埋入绝缘膜露出的程度进行半导体衬底100的薄膜化。优选的是，使半导体衬底120的厚度薄膜化为1μm以上且30μm以下、更优选薄膜化为5μm以上且15μm以下。
接着，如箭头所示，从半导体衬底120的背面一侧照射由电场加速了的离子107，来在离半导体衬底120的表面有预定深度的区域中形成脆弱层105(参照图14C)。根据当注入离子时的加速电压以及离子的剂量，可以控制形成脆弱层105的位置。脆弱层105设置在如下位置：当以后基于脆弱层105分离半导体衬底120时，分离在元件形成层101一侧的衬底成为尽可能薄。优选的是，将脆弱层105设置在如下位置：当将离半导体衬底120的表面的深度设定为L时，使L成为10nm以上且不足1000nm、更优选为100nm以上且500nm以下。
一般说，因为利用磨削处理、研磨处理或CMP处理的衬底的薄膜化难以严密地控制而容易发生衬底的膜厚度的不均匀性，所以衬底的薄膜化有限度。然而，如本实施方式所示，通过在进行衬底的薄膜化之后，还利用由离子的照射而形成的脆弱层进行半导体衬底的分离，可以使衬底的膜厚度为比当只进行磨削处理、研磨处理或CMP处理时薄。
接着，通过利用脆弱层105将半导体衬底120分离为半导体衬底120a和半导体衬底120b(参照图15A)。在此，进行加热处理，沿着脆弱层105将半导体衬底120分离为半导体衬底120a和半导体衬底120b。
注意，也可以在将半导体衬底120分离为半导体衬底120a和半导体衬底120b之前，在半导体衬底120的背面一侧设置支撑衬底。在要分离的半导体衬底120b薄的情况下，通过预先与半导体衬底120的背面接触地设置支撑衬底，可以容易进行半导体衬底120的分离。
接着，将在图15A中取得的LSI芯片(以下，写为“第一LSI芯片”)与具有第二元件形成层101b的其他LSI芯片(在图14A中没有支撑衬底110的LSI芯片(以下，写为“第二LSI芯片”))层叠(参照图15B)。可以通过利用具有粘结性的树脂等来将第一LSI芯片和第二LSI芯片贴在一起。
接着，在去掉支撑衬底110之后，形成开口部111，来使第一元件形成层101a的布线以及第二元件形成层101b的布线露出(参照图16A)。因为在本实施方式中，可以将第一LSI芯片的半导体衬底120a形成得薄，所以容易形成开口部111。
接着，在开口部111中形成贯穿布线1032，来使第一元件形成层101a和第二元件形成层101b电连接(参照图16B)。
贯穿布线1032通过涂镀处理来形成。即使在由于LSI芯片的多层化而开口部111很深的情况下，也可以通过涂镀处理充分将贯通布线形成到开口部111的底部1032。注意，贯通布线1032的形成不局限于涂镀处理，还可以通过CVD法、溅射法、丝网印刷法、液滴喷射法等来形成贯穿布线1032。
通过上述工序，可以制造具有两层的层叠型LSI芯片的半导体装置。
如本实施方式所示，通过在进行衬底的薄膜化之后，还利用由离子的照射而形成的脆弱层进行半导体衬底的分离，可以使半导体衬底的膜厚度为比当只进行磨削处理、研磨处理或CMP处理时薄。结果，即使在层叠多个LSI芯片的情况下，也可以抑制叠层体的膜厚度的增加。此外，通过将叠层体的膜厚度形成得薄，容易形成开口部，而可以减小贯穿布线的宽度。
注意，通过在形成贯穿布线1032之前或之后使第二LSI芯片的半导体衬底100薄膜化，可以使叠层体的膜厚度进一步薄。
此外，虽然在上述说明中，示出在去掉支撑衬底110之后从第一元件形成层101a的上方一侧形成开口部111而设置贯穿布线1032的情况，但是不局限于此。例如，也可以从第二元件形成层101b的下方一侧形成开口部112而设置贯穿布线。参照图17A和17B而说明该情况。
首先，通过同样地进行直到图15B的步骤，将第一LSI芯片和第二LSI芯片贴在一起来层叠。接着，使第二LSI芯片的半导体衬底100薄膜化(参照图17A)。薄膜化通过磨削处理、研磨处理或CMP处理来进行，既可。此外，通过在进行磨削处理、研磨处理或CMP处理之后，还利用由离子的照射而形成的脆弱层进行分离，可以使第二LSI芯片的半导体衬底进一步薄。
接着，从薄膜化了的半导体衬底120a的背面一侧形成开口部112，来使第二元件形成层101b的布线以及第一元件形成层101a的布线露出(参照图17B)。在图17A中，通过除了磨削处理、研磨处理或CMP处理以外还进行分离的步骤，可以将第二LSI芯片的半导体衬底形成得薄，所以容易形成开口部112。
接着，在开口部112中形成贯穿布线1042，来使第一元件形成层101a和第二元件形成层101b电连接(参照图18)。
如此，也可以通过从第二元件形成层101b的下方形成开口部112而设置贯穿布线1042。此外，通过以从第二LSI芯片的半导体衬底120a露出的方式设置贯穿布线1042，还可以与其他LSI芯片、设置有布线的衬底层叠。
此外，在以多层化的方式设置LSI芯片的情况下，也可以通过在将设置有贯穿布线的LSI芯片和没有设置贯穿布线的LSI芯片层叠而设置之后，如上所述地设置贯穿布线，来实现设置在多个LSI芯片中的元件形成层之间的电连接。
例如，将没有设置贯穿布线的第一LSI芯片、没有设置贯穿布线的第二LSI芯片、设置有贯穿布线1033的第三LSI芯片、设置有贯穿布线1034的第四LSI芯片依次层叠而设置(参照图19)。然后，在以贯穿第一LSI芯片的第一元件形成层1011和第二LSI芯片的第二元件形成层1012的方式形成开口部之后，在该开口部形成贯穿布线1052，可以使第一元件形成层1011至第四元件形成层1014电连接(参照图20)。注意，虽然在此示出层叠四个LSI芯片的情况，但是LSI芯片的数目不局限于此。
本实施方式可以与实施方式1及3至5所示的结构、制造方法组合来实施。
本说明书根据2007年8月24日在日本专利局受理的日本专利申请编号2007-218891而制作，所述申请内容包括在本说明书中。

Claims (52)

1.一种半导体装置的制造方法，包括如下步骤：
通过从其表面设置有元件形成层且嵌入有电连接到所述元件形成层的第一布线的第一半导体衬底的背面一侧照射离子，来在离所述第一半导体衬底的表面有预定深度的区域中形成脆弱层；
通过沿着所述脆弱层分离所述第一半导体衬底的一部分，来形成具有所述元件形成层及所述第一布线的第一半导体衬底，同时使所述第一布线的一部分露出；
将具有所述元件形成层及所述第一布线的所述第一半导体衬底和设置有第二布线的第二衬底以在其间夹住所述第一布线及所述第二布线的方式层叠；以及
通过利用粘结所述第一布线的一部分和所述第二布线的导电材料，来使所述元件形成层和所述第二布线电连接。
2.一种半导体装置的制造方法，包括如下步骤：
通过从其表面设置有第一元件形成层且嵌入有电连接到所述第一元件形成层的第一布线的第一半导体衬底的背面一侧照射离子，来在离所述第一半导体衬底的表面有预定深度的区域中形成脆弱层；
通过沿着所述脆弱层分离所述第一半导体衬底的一部分，来形成具有所述第一元件形成层及所述第一布线的第一半导体衬底，同时使所述第一布线的一部分露出；
将具有所述第一元件形成层及所述第一布线的所述第一半导体衬底和具有第二元件形成层及电连接到所述第二元件形成层的第二布线的第二半导体衬底以在其间夹住所述第一布线及所述第二布线的方式层叠；以及
通过利用粘结所述第一布线的一部分和所述第二布线的导电材料，来使所述第一元件形成层和所述第二元件形成层电连接。
3.根据权利要求1所述的半导体装置的制造方法，其中所述导电材料由银膏、铜膏或焊料形成。
4.根据权利要求2所述的半导体装置的制造方法，其中所述导电材料由银膏、铜膏或焊料形成。
5.一种半导体装置的制造方法，包括如下步骤：
通过从其表面设置有元件形成层且嵌入有电连接到所述元件形成层的第一布线的第一半导体衬底的背面一侧照射离子，来在离所述第一半导体衬底的表面有预定深度的区域中形成脆弱层；
通过沿着所述脆弱层分离所述第一半导体衬底的一部分，来形成具有所述元件形成层及所述第一布线的第一半导体衬底，同时使所述第一布线的一部分露出；
将具有所述元件形成层及所述第一布线的所述第一半导体衬底和设置有第二布线的第二衬底以在其间夹住所述第一布线及所述第二布线的方式层叠；以及
通过利用涂镀处理在所述第一布线的一部分和所述第二布线之间形成导电膜，来使所述元件形成层和所述第二布线电连接。
6.一种半导体装置的制造方法，包括如下步骤：
通过从其表面设置有第一元件形成层且嵌入有电连接到所述第一元件形成层的第一布线的第一半导体衬底的背面一侧照射离子，来在离所述第一半导体衬底的表面有预定深度的区域中形成脆弱层；
将具有所述第一元件形成层及所述第一布线的所述第一半导体衬底和具有第二元件形成层及电连接到所述第二元件形成层的第二布线的第二半导体衬底以在其间夹住所述第一布线及所述第二布线的方式层叠；
通过沿着所述脆弱层分离所述第一半导体衬底的一部分，来形成具有所述第一元件形成层及所述第一布线的第一半导体衬底，同时使所述第一布线的一部分露出；以及
通过利用涂镀处理在所述第一布线的一部分和所述第二布线之间形成导电膜，来使所述第一元件形成层和所述第二元件形成层电连接。
7.根据权利要求5所述的半导体装置的制造方法，其中所述涂镀处理使用铜、镍、金、或者铂来进行。
8.根据权利要求6所述的半导体装置的制造方法，其中所述涂镀处理使用铜、镍、金、或者铂来进行。
9.一种半导体装置的制造方法，包括如下步骤：
通过从其表面设置有第一元件形成层且嵌入有电连接到所述第一元件形成层的第一布线的第一半导体衬底的背面一侧照射离子，来在离所述第一半导体衬底的表面有预定深度的区域中形成第一脆弱层；
通过沿着所述第一脆弱层分离所述第一半导体衬底的一部分，来形成具有所述第一元件形成层及所述第一布线的第一半导体衬底，同时使所述第一布线的一部分露出；
将具有所述第一元件形成层及所述第一布线的所述第一半导体衬底和具有设置在其表面的第二元件形成层及电连接到所述第二元件形成层的第二布线的第二半导体衬底以在其间夹住所述第二元件形成层的方式层叠；
通过使所述第一布线的一部分和所述第二布线电连接，来使所述第一元件形成层和所述第二元件形成层电连接；
通过从所述第二半导体衬底的背面一侧照射离子，来在离所述第二半导体衬底的表面有预定深度的区域中形成第二脆弱层；以及
沿着所述第二脆弱层分离所述第二半导体衬底的一部分。
10.根据权利要求9所述的半导体装置的制造方法，其中通过将所述第一布线的一部分嵌入于设置在所述第二布线的凹部，来使所述第一布线的一部分和所述第二布线电连接。
11.根据权利要求9所述的半导体装置的制造方法，其中通过将设置在所述第二布线的凸部扎入于所述第一布线的一部分，来使所述第一布线的一部分和所述第二布线电连接。
12.根据权利要求9所述的半导体装置的制造方法，其中通过进行100℃以上且400℃以下的热处理，来使所述第一布线的一部分和所述第二布线电连接。
13.一种半导体装置的制造方法，包括如下步骤：
通过从其表面设置有第一元件形成层且嵌入有电连接到所述第一元件形成层的第一布线的第一半导体衬底的背面一侧照射离子，来在离所述第一半导体衬底的表面有预定深度的区域中形成第一脆弱层；
通过沿着所述第一脆弱层分离所述第一半导体衬底的一部分，来形成具有所述第一元件形成层及所述第一布线的第一半导体衬底，同时使所述第一布线的一部分露出；
通过从具有设置在其表面的第二元件形成层及电连接到所述第二元件形成层的第二布线的第二半导体衬底的背面一侧照射离子，来在离所述第二半导体衬底的表面有预定深度的区域中形成第二脆弱层；
通过沿着所述第二脆弱层分离所述第二半导体衬底的一部分，来形成具有所述第二元件形成层及所述第二布线的第二半导体衬底，同时使所述第二布线的一部分露出；
以在其间夹住所述第一布线的一部分及所述第二布线的一部分的方式将所述第一半导体衬底和所述第二半导体衬底层叠；以及
使所述第一布线的一部分和所述第二布线的一部分电连接。
14.根据权利要求13所述的半导体装置的制造方法，其中通过进行100℃以上且400℃以下的热处理，来使所述第一布线的一部分和所述第二布线的一部分电连接。
15.一种半导体装置的制造方法，包括如下步骤：
通过从设置有第一元件形成层的第一半导体衬底的背面一侧照射离子，来在离所述第一半导体衬底的表面有预定深度的区域中形成脆弱层；
通过沿着所述脆弱层分离所述第一半导体衬底的一部分，来形成设置有所述第一元件形成层的第一半导体衬底；
将设置有所述第一元件形成层的所述第一半导体衬底和设置有第二元件形成层的第二半导体衬底以在其间夹住所述第二元件形成层的方式层叠；
在所述第一元件形成层、所述第一半导体衬底及所述第二半导体衬底中形成开口部；以及
通过在所述开口部中形成布线，来使所述第一元件形成层和所述第二元件形成层电连接。
16.一种半导体装置的制造方法，包括如下步骤：
通过从其表面设置有第一元件形成层的第一半导体衬底的背面一侧照射离子，来在离所述第一半导体衬底的表面有预定深度的区域中形成第一脆弱层；
通过沿着所述第一脆弱层分离所述第一半导体衬底的一部分，来形成设置有所述第一元件形成层的第一半导体衬底；
通过从其表面设置有第二元件形成层的第二半导体衬底的背面一侧照射离子，来在离所述第二半导体衬底的表面有预定深度的区域中形成第二脆弱层；
通过沿着所述第二脆弱层分离所述第二半导体衬底的一部分，来形成设置有所述第二元件形成层的第二半导体衬底；
以在其间夹住所述第二元件形成层的方式将设置有所述第一元件形成层的所述第一半导体衬底和设置有所述第二元件形成层的所述第二半导体衬底层叠；
在设置有所述第一元件形成层的所述第一半导体衬底、所述第二元件形成层及设置有所述第二元件形成层的所述第二半导体衬底中形成开口部；以及
通过在所述开口部中形成布线，来使所述第一元件形成层和所述第二元件形成层电连接。
17.根据权利要求1所述的半导体装置的制造方法，其中所述离子是氢离子、卤素离子、或者稀有气体离子。
18.根据权利要求2所述的半导体装置的制造方法，其中所述离子是氢离子、卤素离子、或者稀有气体离子。
19.根据权利要求5所述的半导体装置的制造方法，其中所述离子是氢离子、卤素离子、或者稀有气体离子。
20.根据权利要求6所述的半导体装置的制造方法，其中所述离子是氢离子、卤素离子、或者稀有气体离子。
21.根据权利要求9所述的半导体装置的制造方法，其中所述离子是氢离子、卤素离子、或者稀有气体离子。
22.根据权利要求13所述的半导体装置的制造方法，其中所述离子是氢离子、卤素离子、或者稀有气体离子。
23.根据权利要求15所述的半导体装置的制造方法，其中所述离子是氢离子、卤素离子、或者稀有气体离子。
24.根据权利要求16所述的半导体装置的制造方法，其中所述离子是氢离子、卤素离子、或者稀有气体离子。
25.根据权利要求1所述的半导体装置的制造方法，其中所述离子包括H+离子、H2 +离子、以及H3 +离子，并且所述H3 +离子的比例比所述H+离子及所述H2 +离子的比例高。
26.根据权利要求2所述的半导体装置的制造方法，其中所述离子包括H+离子、H2 +离子、以及H3 +离子，并且所述H3 +离子的比例比所述H+离子及所述H2 +离子的比例高。
27.根据权利要求5所述的半导体装置的制造方法，其中所述离子包括H+离子、H2 +离子、以及H3 +离子，并且所述H3 +离子的比例比所述H+离子及所述H2 +离子的比例高。
28.根据权利要求6所述的半导体装置的制造方法，其中所述离子包括H+离子、H2 +离子、以及H3 +离子，并且所述H3 +离子的比例比所述H+离子及所述H2 +离子的比例高。
29.根据权利要求9所述的半导体装置的制造方法，其中所述离子包括H+离子、H2 +离子、以及H3 +离子，并且所述H3 +离子的比例比所述H+离子及所述H2 +离子的比例高。
30.根据权利要求13所述的半导体装置的制造方法，其中所述离子包括H+离子、H2 +离子、以及H3 +离子，并且所述H3 +离子的比例比所述H+离子及所述H2 +离子的比例高。
31.根据权利要求15所述的半导体装置的制造方法，其中所述离子包括H+离子、H2 +离子、以及H3 +离子，并且所述H3 +离子的比例比所述H+离子及所述H2 +离子的比例高。
32.根据权利要求16所述的半导体装置的制造方法，其中所述离子包括H+离子、H2 +离子、以及H3 +离子，并且所述H3 +离子的比例比所述H+离子及所述H2 +离子的比例高。
33.根据权利要求1所述的半导体装置的制造方法，其中在对所述第一半导体衬底照射离子之前，从所述第一半导体衬底的背面一侧进行磨削处理、研磨处理或CMP处理。
34.根据权利要求2所述的半导体装置的制造方法，其中在对所述第一半导体衬底照射离子之前，从所述第一半导体衬底的背面一侧进行磨削处理、研磨处理或CMP处理。
35.根据权利要求5所述的半导体装置的制造方法，其中在对所述第一半导体衬底照射离子之前，从所述第一半导体衬底的背面一侧进行磨削处理、研磨处理或CMP处理。
36.根据权利要求6所述的半导体装置的制造方法，其中在对所述第一半导体衬底照射离子之前，从所述第一半导体衬底的背面一侧进行磨削处理、研磨处理或CMP处理。
37.根据权利要求9所述的半导体装置的制造方法，其中在对所述第一半导体衬底照射离子之前，从所述第一半导体衬底的背面一侧进行磨削处理、研磨处理或CMP处理。
38.根据权利要求13所述的半导体装置的制造方法，其中在对所述第一半导体衬底照射离子之前，从所述第一半导体衬底的背面一侧进行磨削处理、研磨处理或CMP处理。
39.根据权利要求15所述的半导体装置的制造方法，其中在对所述第一半导体衬底照射离子之前，从所述第一半导体衬底的背面一侧进行磨削处理、研磨处理或CMP处理。
40.根据权利要求16所述的半导体装置的制造方法，其中在对所述第一半导体衬底照射离子之前，从所述第一半导体衬底的背面一侧进行磨削处理、研磨处理或CMP处理。
41.一种半导体装置，包括：
其表面设置有元件形成层的第一半导体衬底；
电连接到所述元件形成层且贯穿所述第一半导体衬底的第一布线；
设置在第二衬底中的第二布线；以及
用来粘结所述第一布线和所述第二布线的导电材料。
42.一种半导体装置，包括：
其表面设置有第一元件形成层的第一半导体衬底；
电连接到所述第一元件形成层且贯穿所述第一半导体衬底的第一布线；
其表面设置有第二元件形成层的第二半导体衬底；
贯穿所述第二元件形成层的第二布线；以及
用来粘结所述第一布线和所述第二布线的导电材料。
43.根据权利要求41所述的半导体装置，其中所述导电材料由银膏、铜膏或焊料形成。
44.根据权利要求42所述的半导体装置，其中所述导电材料由银膏、铜膏或焊料形成。
45.一种半导体装置，包括：
其表面设置有元件形成层的第一半导体衬底；
电连接到所述元件形成层且贯穿所述第一半导体衬底的第一布线；
设置在第二衬底中的第二布线；以及
通过利用涂镀处理设置在所述第一布线和所述第二布线之间的导电膜。
46.一种半导体装置，包括：
其表面设置有第一元件形成层的第一半导体衬底；
电连接到所述第一元件形成层且贯穿所述第一半导体衬底的第一布线；
其表面设置有第二元件形成层的第二半导体衬底；
贯穿所述第二元件形成层的第二布线；以及
通过利用涂镀处理设置在所述第一布线和所述第二布线之间的导电膜。
47.根据权利要求45所述的半导体装置，其中所述涂镀处理使用铜、镍、金、或者铂来进行。
48.根据权利要求45所述的半导体装置，其中所述涂镀处理使用铜、镍、金、或者铂来进行。
49.根据权利要求41所述的半导体装置，其中所述第一半导体衬底的厚度为100nm以上且500nm以下。
50.根据权利要求42所述的半导体装置，其中所述第一半导体衬底的厚度为100nm以上且500nm以下。
51.根据权利要求45所述的半导体装置，其中所述第一半导体衬底的厚度为100nm以上且500nm以下。
52.根据权利要求46所述的半导体装置，其中所述第一半导体衬底的厚度为100nm以上且500nm以下。
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