CN100468721C - 内建测试电路的半导体芯片 - Google Patents

Abstract

一种内建测试电路的半导体芯片，包括：一有源电路区域；一包围该有源电路区域的封环结构；一第一电路结构，其制作在该半导体芯片位于该封环结构外侧的一第一角落，并且该第一电路结构与该封环结构构成电连接组态，其中该第一电路结构具有一第一连接垫；以及一第二电路结构，其制作在该半导体芯片位于该封环结构外侧的一第二角落，并且该第二电路结构与该封环结构构成电连接组态，其中该第二电路结构具有一第二连接垫。

Description

内建测试电路的半导体芯片

技术领域

本发明涉及半导体集成电路芯片的可靠度测试领域，尤其涉及一种内建在芯片角落处的测试电路结构，可用来评估芯片结构的完整性。

背景技术

随着如晶体管等半导体元件的微小化，半导体集成电路的效能以及密度也大幅度的提升。当半导体集成电路的制造水平达到次微米或奈米的技术等级时，电阻-电容延迟即成为电路的效能是否能进一步提升的瓶颈。藉由降低金属内连结线路的线路电阻或者是降低介电层的电容都可以使电阻-电容延迟问题改善。其中，在降低金属内连结线路的线路电阻方面，芯片制造业者已经在工艺上采用铜金属，取代电阻率较高的铝金属，而在降低介电层的电容方面，则积极地找寻更低介电常数的介电材料。

然而，与过去所使用的氧化硅介电材料相比较，例如氟硅玻璃或者未掺杂硅玻璃等，目前所采用大部分的低介电常数的介电材料的机械强度仍嫌不足。此外，低介电常数的介电材料的另一个问题是界面间的黏合力差，不论是在两层相同的低介电常数的介电材料之间的界面，或者是在一层低介电常数的介电材料与另一层不同性质的介电层之间的界面。当进行后续的晶片处理步骤时，例如晶片切割，由于低介电常数的介电材料的黏合力不足，往往发生问题。

在进行晶片切割时，由于使用机械切刀碾切晶片造成晶片表面需承受应力，因此在晶片切割时或者晶片切割后，会发现在低介电常数的介电材料之间的界面形成界面脱层(interface delamination)现象或者芯片裂缝(chipcracking)，而影响到集成电路芯片的可靠度。目前用来监测这种界面脱层现象或者芯片裂缝的方式是采用所谓的非破坏性扫描式超音波显微镜(Scanning Acoustic Tomography，简称为SAT)技术，其可以在晶片切割后进行检测，或者是在芯片完成封装后进行检测。

然而前述的扫描式超音波显微镜技术却有其缺点，例如在晶片切割后进行SAT检测时，较小的芯片裂缝却无法利用扫描式超音波显微镜技术侦测出来，这是由于受限于扫描式超音波显微镜技术的侦检极限所致，通常扫描式超音波显微镜技术的所能侦测到的芯片裂缝大小的极限约为1微米左右。此外，若在芯片完成封装后进行SAT检测，即使可以侦检出界面脱层，但是却很难确认其发生位置是在芯片与封装材料之间的界面，或是在芯片本身内部的介电层中。

发明内容

本发明的主要目的即在提供一种内建在芯片四个脆弱角落处的测试电路结构，可用来评估芯片结构的完整性，以解决现有技艺的问题。

根据本发明的优选实施例，本发明提供一种内建测试电路的半导体芯片，包括一有源电路区域；一包围该有源电路区域的封环结构；一第一电路结构，其制作在该半导体芯片位于该封环结构外侧的一第一角落，并且该第一电路结构与该封环结构构成电连接组态，其中该第一电路结构具有一第一连接垫；以及一第二电路结构，其制作在该半导体芯片位于该封环结构外侧的一第二角落，并且该第二电路结构与该封环结构构成电连接组态，其中该第二电路结构具有一第二连接垫。

根据本发明的另一优选实施例，本发明一种内建测试电路的半导体芯片，包括一有源电路区域；一包围该有源电路区域的封环结构；一第一电路结构，其制作在该半导体芯片位于该封环结构外侧的一角落，并且该第一电路结构不与该封环结构构成电连接组态，其中该第一电路结构具有一第一连接垫；以及一第二电路结构，其制作在该半导体芯片位于该封环结构外侧的该角落，并靠近该第一电路结构，其中该第二电路结构与该第一电路结构成电连接组态，且该第二电路结构具有一第二连接垫。

为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1绘示的是本发明优选实施例内建在芯片四个角落用来评估芯片结构完整性的测试电路结构的上视示意图；

图2绘示的是沿着图1中的切线I-I所示的剖面示意图；

图3绘示的是本发明另一优选实施例具有内建测试电路结构的芯片在完成封装之后的剖面示意图；

图4绘示的是本发明另一优选实施例内建在芯片四个角落用来评估芯片结构完整性的测试电路结构的剖面示意图。

主要元件符号说明

10   集成电路芯片           12       有源电路区域

14   封环                   16       测试电路区域

20   测试电路结构           20a、20b 测试电路结构

22   接触插塞               22a、22b 接触插塞

28   连接垫                 28a、28b 连接垫

100  硅基底                 120      扩散导电区域

200  封装基板               228      连接垫

具体实施方式

本发明有关于一种内建在芯片四个脆弱角落处的测试电路结构，可用来评估芯片结构的完整性。介电层界面脱层现象常发生在低介电常数介电材料中，其有可能在晶片切割过程当中或者晶片切割之后产生。而在每一个晶方或芯片的四个角的位置上，会发现介电层界面脱层现象最为严重，并且介电层界面脱层更深入到晶方或芯片的中心电路区域，即使其周边有晶方封环(die seal ring)或者裂缝阻挡沟所保护。

在每一个晶方或芯片的四个角的位置上介电层界面脱层现象最为严重的原因，是晶片切割时所使用的切刀造成的应力特别集中在每一个晶方或芯片的四个角的位置上，才使得这些位置上的介电层界面脱层特别严重。

请参阅图1以及图2，其中图1绘示的是本发明优选实施例内建在芯片四个角落用来评估芯片结构完整性的测试电路结构的上视示意图，图2绘示的是沿着图1中的切线I-I所示的剖面示意图。如图1以及图2所示，集成电路芯片10包括一有源电路区域12，由一封环14包围其中。封环14由许多层的金属以及介层插塞相互堆叠而成，这种芯片保护结构在该技术领域中乃常见的技术，主要是用来避免有源电路区域12受到晶片切割时的应力破坏。通常，封环14为单层阻挡墙结构，但也可以是双层结构。

前述的保护封环结构14是在制造有源电路12的同时，以相同的介电层沉积步骤以及金属沉积蚀刻等步骤逐步向上堆叠而成。通常会先在半导体基材中，例如硅基材，形成重掺杂区域(未图示)，然后再将保护封环结构14形成在重掺杂区域上，并允许特定的电压，例如接地电压或者VSS经由重掺杂区域提供给保护封环结构14。

前述的有源电路12可包括晶体管、电容、掺杂扩散区、存储器阵列或者金属内连线等电路元件。集成电路芯片10还包括四个在封环14外侧的三角形测试电路区域16，分别位于集成电路芯片10的四个角落(如图中所标示的A、B、C、D四个点)。如图2所示，在每一个测试电路区域16内则形成有用来评估芯片结构完整性的测试电路结构20。根据本发明的优选实施例，测试电路结构20有如直立蛇形状的内连线电路，由不同层的金属(如图中所标示的M1、M2、M3)与介层插塞所连结而成(如图中所标示的C1、V1、V2、V3)。直立蛇形状的测试电路结构20的一端可以为接触插塞22，并与硅基底100连接，而另一端则为连接垫28。需注意图中并未特别绘示出内层介电层以及最后覆盖芯片的保护层。

本发明的主要特征之一在于形成于测试电路区域16内的测试电路结构20是与封环14构成电连接组态，可以是通过金属内连结方式，例如经由第一层金属(M1)，如图2所示，但是也可以通过形成在硅基底100内的扩散区域构成电连接组态。

本发明利用测试电路结构20检测界面脱层或芯片裂缝的方式可以是用探针与外部测试电路检查A、B、C、D四个点中的任意两个点。举例来说，若同时以探针接触A点与B点的连接垫28，由于相对应的测试电路结构20经由封环14构成电连接组态，因此可以藉此侦测到是否有界面脱层或芯片裂缝的缺陷存在。若有界面脱层或芯片裂缝的缺陷存在，则外部测试电路与芯片的测试电路结构20、封环14所构成的电路回路则会开路(open)，而不会有电流通过。

请参阅图3，其绘示的是本发明另一优选实施例具有内建测试电路结构的芯片在完成封装之后的剖面示意图。测试电路结构20的连接垫28与封装基板200以倒装芯片封装技术完成封装后，前述芯片的A、B、C、D四个点的电路回路测试此时则是通过设于封装基板200且相对应于芯片的A、B、C、D四个点的连接垫228完成。

请参阅图4，其绘示的是本发明另一优选实施例内建在芯片四个角落用来评估芯片结构完整性的测试电路结构的剖面示意图。如图4所示，集成电路芯片10同样包括一有源电路区域12，由一封环14包围其中，以及四个测试电路区域16，分别在芯片10四个角落的封环14外侧。在每一个测试电路区域16内，则形成有两个用来评估芯片结构完整性的测试电路结构20a与20b。

其中，测试电路结构20a有如直立蛇形状的内连线电路，由不同层的金属与介层插塞所连结而成，其一端可以为接触插塞22a，并与形成在硅基底100中的扩散导电区域120电连接，其另一端为连接垫28a。测试电路结构20b有如直立蛇形状的内连线电路，由不同层的金属与介层插塞所连结而成，其一端可以为接触插塞22b，并与形成在硅基底100中的扩散导电区域120电连接，其另一端为连接垫28b。因此，通过形成在硅基底100中的扩散导电区域120，测试电路结构20a与测试电路结构20b互相电连接在一起。根据该实施例，测试电路结构20a与测试电路结构20b皆不与封环14构成电连接组态。此外，这两个互相靠近的测试电路结构20a与20b也可以经由其它金属层构成电连接，而不经由扩散导电区域120构成电连接。

在此实施例中，利用测试电路结构20a与20b检测界面脱层或芯片裂缝的方式则是用探针与外部测试电路检查A、B、C、D四个点中的某一个点，也就是一次检查芯片的一个角落。举例来说，若同时以探针接触A点的连接垫28a与28b，由于相对应的测试电路结构20a与20b互相构成电连接组态，因此可以藉此侦测到是否有界面脱层或芯片裂缝的缺陷存在。若有界面脱层或芯片裂缝的缺陷存在，则外部测试电路与芯片的测试电路结构20a与20b所构成的电路回路则会开路，而不会有电流通过。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (3)

1.一种内建测试电路的半导体芯片，包括:

一有源电路区域；

一包围该有源电路区域的封环结构；

一第一电路结构，其制作在该半导体芯片位于该封环结构外侧的一第一角落，并且该第一电路结构与该封环结构构成电连接组态，其中该第一电路结构具有一第一连接垫；以及

一第二电路结构，其制作在该半导体芯片位于该封环结构外侧的一第二角落，并且该第二电路结构与该封环结构构成电连接组态，其中该第二电路结构具有一第二连接垫，

其中该第一电路结构和该第二电路结构皆非该封环结构的一部分。

2.如权利要求1所述的内建测试电路的半导体芯片，其中该封环结构是由多层的金属以及介层插塞相互堆叠而成。

3.如权利要求1所述的内建测试电路的半导体芯片，其中该第一电路结构以及该第二电路结构都是直立蛇形状的内连线电路。

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