CN103378030B - 硅通孔结构 - Google Patents

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Abstract

一种硅通孔结构，包括：衬底；至少一个的硅通孔阵列，所述硅通孔阵列包括多个贯穿衬底的硅通孔；连接多个硅通孔的第一导电线和第二导电线，且第一导电线和第二导电线互相连接，其中，所述第一导电线沿第一方向连接多个硅通孔，所述第二导电线沿第二方向连接多个硅通孔，且第一方向不同于第二方向。本发明提供的硅通孔结构应力小，封装质量佳。

Description

硅通孔结构
技术领域
本发明涉及半导体制造领域，特别涉及一种硅通孔结构。
背景技术
在过去的四十年中，微电子芯片的研究、开发和生产一直沿着摩尔定律所预测来进行；直至2008年，英特尔等公司在内存芯片的大规模生产中已经开始使用45纳米至50纳米线宽的加工技术。
按照摩尔定律的预测，最晚到2012年，为了进一步提高芯片的集成度，就需要用到32纳米甚至22纳米线宽的加工技术。但是，32纳米或者22纳米的加工技术不仅遇到光刻设备和工艺技术的局限性，而且单元稳定性、信号延迟、CMOS电路可行性等都是悬而未决的难题。
为此，超越摩尔定律的概念于近年提了出来。目前，超越摩尔定律的各种技术可以分为两大类：一是基于基板的集成技术，一是基于芯片/晶圆的三维集成技术。而基于芯片/晶圆的三维集成技术又可以分为基于金线键合的芯片堆叠(DieStacking)、封装堆叠(PackageStacking)和基于硅通孔(TSV，Through-Silicon-Via)的三维堆叠。而基于硅通孔(TSV，Through-Silicon-Via)的三维堆叠正成为超越摩尔定律的最主要方法。
现有的硅通孔结构的形成方法可以参考公开号为CN101483150A的中国专利，具体参考图1所示，包括如下步骤：
步骤S101，参考图2，提供晶圆100，所述晶圆100是单晶硅，可以为n型或者P型硅；采用光刻工艺在所述晶圆的表面形成光刻胶图形(未图示)，以所述光刻胶图形为掩膜，采用等离子体刻蚀工艺在晶圆100的表面刻蚀通孔101；需要说明的是，所述通孔101深度可以贯穿晶圆100或者小于晶圆的厚度，需要说明的是，由于晶圆厚度通常为微米级，直接采用等离子体刻蚀工艺形成贯穿晶圆厚度的通孔工艺难度较大，在本步骤中，所述通孔101深度小于晶圆的厚度。
步骤S102，参考图3，在通孔101表面形成绝缘层102，所述绝缘层102用于电学隔离后续填充的导电物质，所述绝缘层102的形成工艺为化学气相沉积，具体为采用化学气相沉积工艺在所述晶圆100表面和通孔101表面形成绝缘薄膜，采用平坦化工艺去除所述晶圆100表面的绝缘薄膜，保留通孔101表面的绝缘薄膜，形成绝缘层102；
步骤S103，参考图4，采用导电物质103填充所述通孔101，采用物理沉积工艺或电镀工艺在所述通孔101内填入导电物质103，所述导电物质103为金属，比如为钨、铝、铜；形成硅通孔；
步骤S104，参考图5，从晶圆100的背面减薄晶圆100，减薄工艺为化学机械抛光工艺，直至暴露出导电物质103。
但是，现有技术形成的硅通孔质量低，漏电现象严重。
发明内容
本发明解决的问题是提供一种质量高、应力小、漏电小的硅通孔结构。
为解决上述问题，本发明提供一种硅通孔结构，包括：衬底；至少一个的硅通孔阵列，所述硅通孔阵列包括多个贯穿衬底的硅通孔；连接多个硅通孔的第一导电线和第二导电线，且第一导电线和第二导电线互相连接，其中，所述第一导电线沿第一方向连接多个硅通孔，所述第二导电线沿第二方向连接多个硅通孔，且第一方向不同于第二方向。
可选的，所述第一方向垂直于第二方向。
可选的，所述第一导电线与第二导电线互相连接呈“L”状、“T”状或“H”状。
可选的，所述第一方向与第二方向具有45度至135度的夹角。
可选的，所述第一方向不同于第二方向至少包括：所述第一方向不同于第二方向至少包括：第一方向和第二方向垂直、第一方向与第二方向具有45度至90度、第一方向与第二方向具有90度至135度的夹角。
可选的，位于所述硅通孔阵列中间位置的硅通孔密度大于位于所述硅通孔阵列边缘位置的硅通孔密度。
可选的，所述硅通孔阵列的边角为圆弧化。
可选的，所述硅通孔包括实用的硅通孔和伪硅通孔。
与现有技术相比，本发明具有以下优点：
本发明的实施例采用不同方向的第一导电线和第二导电线互相连接，从而能够将具有较大密度的硅通孔阵列沿第一方向的应力和第二方向的应力互相抵消而减小，降低整个硅通孔阵列的应力。
进一步地，本发明的实施例采用不同方向的第一导电线和第二导电线互相连接，且第一方向和第二方向垂直或所述第一方向与第二方向具有45度至135度的夹角，且第一导电线和第二导电线互相连接，使得沿第一方向的应力和第二方向的应力互相抵消一部分，降低了硅通孔阵列的应力，提高硅通孔阵列的质量。
进一步地，本发明的实施例采用不同方向的第一导电线和第二导电线互相连接，且第一方向与第二方向不同包括：第一方向和第二方向垂直，所述第一方向与第二方向具有45度至135度的夹角，且第一导电线和第二导电线互相连接，使得沿第一方向的应力和第二方向的应力互相抵消，降低了硅通孔阵列的应力，提高硅通孔阵列的质量。
附图说明
图1是现有的硅通孔结构的形成方法流程示意图；
图2至图5是现有的硅通孔结构的形成方法过程示意图；
图6是现有技术的采用硅通孔结构进行封装的芯片封装结构示意图；
图7为图6中第一硅通孔结构的俯视示意图；
图8为本发明第一实施例的硅通孔结构的俯视示意图；
图9为本发明第二实施例的硅通孔结构的俯视示意图；
图10为本发明第三实施例的硅通孔结构的俯视示意图。
具体实施方式
现有技术形成的硅通孔结构通常用于连接不同层芯片结构以形成三维堆叠封装结构，图6为现有技术的采用硅通孔结构进行封装的芯片封装结构示意图，包括：第一衬底200，所述第一衬底200表面具有半导体元件，比如MOS管、电阻、电容等；位于所述衬底200表面且通过第一互联结构201与衬底200电连接的第一硅通孔结构210，所述第一硅通孔结构210包括多个第一硅通孔211，为进一步说明所述第一硅通孔结构210，请参考图7，图7为第一硅通孔结构210的俯视结构示意图，包括：衬底和贯穿衬底的多个第一硅通孔211；位于所述第一硅通孔结构210表面且通过第二互联结构202与第一硅通孔结构210电连接的第二硅通孔结构220，所述第二硅通孔结构220包括多个第二硅通孔221；位于所述第二硅通孔结构220表面的第二衬底230，所述第二衬底230表面具有半导体元件，比如MOS管、电阻、电容等。
在其他实施例中，所述第一衬底200或第二衬底230内也形成有贯穿所述第一衬底200或第二衬底230的硅通孔。
由于硅通孔结构包括多个密集度高的、贯穿衬底的硅通孔阵列；且硅通孔阵列中的硅通孔需要贯穿衬底，硅通孔的深宽比(aspectratio)比较大，且在硅通孔阵列中的硅通孔数量多，密集度高；从而导致硅通孔结构应力较大。而应力较大的硅通孔结构容易导致深宽比大的硅通孔变形、甚至错位，从而引起整个封装结构漏电现象严重、质量低。
为此，本发明的实施例披露一种硅通孔结构，包括：衬底；至少一个的硅通孔阵列，所述硅通孔阵列包括多个贯穿衬底的硅通孔；连接多个硅通孔的第一导电线和第二导电线，且第一导电线和第二导电线互相连接，其中，所述第一导电线沿第一方向连接多个硅通孔，所述第二导电线沿第二方向连接多个硅通孔，且第一方向不同于第二方向。
具体地，所述第一方向垂直于第二方向，或第一方向与第二方向具有45度至135度的夹角。
本发明的实施例采用不同方向的第一导电线和第二导电线互相连接，从而能够将具有较大密度的硅通孔阵列沿第一方向的应力和第二方向的应力互相抵消而减小，降低整个硅通孔阵列的应力。
下面结合一具体实施例对本发明的硅通孔结构做进一步说明。
请参考图8，图8为本发明第一实施例的硅通孔结构的俯视图，包括：衬底300；至少一个的硅通孔阵列，所述硅通孔阵列包括多个贯穿衬底的硅通孔301、301’(其中301为所述硅通孔阵列中间位置的硅通孔，301’为位于所述硅通孔阵列边缘位置的硅通孔)；连接多个硅通孔301、301’的第一导电线311和第二导电线312，且第一导电线311和第二导电线312互相连接，其中，所述第一导电线311沿第一方向连接多个硅通孔301、301’、，所述第二导电线312沿第二方向连接多个硅通孔301、301’，且第一方向垂直于第二方向。
具体地，所述衬底300较好的是半导体硅，可以为n型或者P型半导体，也可以是绝缘体上硅等，所述衬底300可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
所述硅通孔结构包括至少一个的硅通孔阵列，所述硅通孔阵列用于电连接位于所述硅通孔阵列上表面和下表面的待封装芯片。所述硅通孔阵列包括实用的硅通孔(functionalTSVs)和伪硅通孔(dummyTSVs)。
在本实施例中，以所述硅通孔阵列排列为矩形做示范性说明，所述硅通孔阵列包括多个贯穿衬底300的硅通孔301、301’，需要说明的是，所述硅通孔301、301’可以是实用的硅通孔或伪硅通孔。
位于所述衬底300表面的、连接多个硅通孔301、301’的第一导电线311和第二导电线312，所述第一导电线311和第二导电线312用于电连接位于所述硅通孔阵列上表面和下表面的待封装芯片，并形成预定的导电通路。
需要说明的是，由于现有技术中硅通孔阵列中具有多个方向的应力，多个方向的应力互相作用，导致硅通孔变形、错位。如果能够将多个方向的应力互相抵消，就能够降低硅通孔阵列的整体应力效应，从而提高硅通孔阵列的质量，为此，本发明的实施例采用所述第一导电线311沿第一方向连接多个硅通孔301、301’，采用所述第二导电线312沿第二方向连接多个硅通孔301、301’，且第一方向和第二方向垂直，且第一导电线311和第二导电线312互相连接，使得沿第一方向的应力和第二方向的应力互相抵消。
具体地，请依旧参考图8，所述第一导电线311和第二导电线312互相连接呈“L”状、“T”状或“H”状，第一方向和第二方向垂直能够使得应力互相抵消效果佳。
较佳地，所述第一导电线311沿晶圆的晶向方向，第二导电线312垂直于晶圆的晶向方向，应力互相抵消效果更佳。
具体地，当晶圆为<100>、<110>、或<111>中一种硅时，所述第一导电线311沿晶圆的第一晶向方向，第二导电线312则垂直于第一晶向方向，应力互相抵消效果更佳。
还需要说明的是，所述硅通孔阵列的边角位置应力效应尤为突出，这是由于硅通孔会受到相邻的硅通孔应力作用，但位于所述硅通孔阵列的边角位置的硅通孔在某一方向的区域内无相邻的硅通孔，因此受到的应力作用为单一方向，较容易应力累积过大。
本实施例通过设置位于所述硅通孔阵列中间位置的硅通孔301密度大于位于所述硅通孔阵列边缘位置的硅通孔301’密度，从而降低边角位置的应力累积，从而使得硅通孔结构应力较小。
较佳地，本实施例在所述硅通孔阵列的边角位置都不设置硅通孔(虚线的硅通孔表示该位置没有硅通孔)，即所述硅通孔阵列的边角为圆弧化，所述从而使得位于所述硅通孔阵列中间位置的硅通孔301密度大于位于所述硅通孔阵列边缘位置的硅通孔301’密度。
较佳地，当所述硅通孔阵列的硅通孔密度从里到外呈梯度的变化时，所述第一导电线311沿横向连接多个硅通孔，所述第二导电线312沿纵向连接多个硅通孔，且第一导电线与第二导电线互相连接，所述硅通孔阵列整体应力较小。
在其他实施例中，也可以在所述硅通孔阵列中间位置设置较多数量的硅通孔301，在所述硅通孔阵列边缘位置设置较少数量的硅通孔301’，从而降低边角位置的应力累积。
当通过合理的设置硅通孔301、301’的密度，来控制第一方向和第二方向的应力，以及结合采用第一导电线311和第二导电线312的方向，应力调节窗口大，从而能够起到较好的抵消应力的效果。
本发明的第一实施例采用所述第一导电线311沿第一方向连接多个硅通孔301、301’，采用所述第二导电线312沿第二方向连接多个硅通孔301、301’，且第一方向和第二方向垂直，且第一导电线311和第二导电线312互相连接，使得沿第一方向的应力和第二方向的应力互相抵消，降低了硅通孔阵列的应力，提高硅通孔阵列的质量。
请参考图9，图9为本发明第二实施例的硅通孔结构的俯视图，包括：衬底400；至少一个的硅通孔阵列，所述硅通孔阵列包括多个贯穿衬底的硅通孔401、401’，(其中401为所述硅通孔阵列中间位置的硅通孔，401’为位于所述硅通孔阵列边缘位置的硅通孔)；连接多个硅通孔401、401’的第一导电线411和第二导电线412，且第一导电线411和第二导电线412互相连接，其中，所述第一导电线411沿第一方向连接多个硅通孔401、401’，所述第二导电线412沿第二方向连接多个硅通孔401、401’，且第一方向与第二方向具有45度至135度的夹角(不包括90度)，即第一方向与第二方向具有45度至90度、或第一方向与第二方向具有90度至135度的夹角。
具体地，所述衬底400较好的是半导体硅，可以为n型或者P型半导体，也可以是绝缘体上硅等，所述衬底400可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。
所述硅通孔结构包括至少一个的硅通孔阵列，所述硅通孔阵列用于电连接位于所述硅通孔阵列上表面和下表面的待封装芯片。所述硅通孔阵列包括实用的硅通孔(functionalTSVs)和伪硅通孔(dummyTSVs)。
在本实施例中，以所述硅通孔阵列排列为矩形做示范性说明，所述硅通孔阵列包括多个贯穿衬底400的硅通孔401、401’，需要说明的是，所述硅通孔401、401’可以是实用的硅通孔或伪硅通孔。
位于所述衬底400表面的、连接多个硅通孔401的第一导电线411和第二导电线412，所述第一导电线411和第二导电线412用于电连接位于所述硅通孔阵列上表面和下表面的待封装芯片，并形成预定的导电通路。
由之前叙述可知，现有技术中硅通孔阵列中具有多个方向的应力，多个方向的应力互相作用，导致硅通孔变形、错位。但是，如果能够将多个方向的应力互相抵消，就能够降低硅通孔阵列的整体应力效应，从而提高硅通孔阵列的质量，为此，本发明的实施例采用所述第一导电线411沿第一方向连接多个硅通孔401、401’，采用所述第二导电线412沿第二方向连接多个硅通孔401、401’，且第一方向与第二方向具有45度至135度的夹角，且第一导电线411和第二导电线412互相连接，使得沿第一方向的应力和第二方向的应力互相抵消。
此外，所述硅通孔阵列的边角位置应力效应尤为突出，这是由于硅通孔会受到相邻的硅通孔应力作用，但位于所述硅通孔阵列的边角位置的硅通孔401’在某一方向的区域内无相邻的硅通孔，因此受到的应力作用为单一方向，较容易应力累积过大。
本实施例通过设置位于所述硅通孔阵列中间位置的硅通孔401密度大于位于所述硅通孔阵列边缘位置的硅通孔401’密度，从而降低边角位置的应力累积，从而使得硅通孔结构应力较小。
较佳地，本实施例在所述硅通孔阵列的边角位置都不设置硅通孔(虚线的硅通孔表示该位置没有硅通孔)，从而使得位于所述硅通孔阵列中间位置的硅通孔401密度大于位于所述硅通孔阵列边缘位置的硅通孔401’密度。
在其他实施例中，也可以在所述硅通孔阵列中间位置设置较多数量的硅通孔401，在所述硅通孔阵列边缘位置的设置较少数量的硅通孔401’，从而降低边角位置的应力累积。
当通过合理的设置硅通孔401、401’的密度，来控制第一方向和第二方向的应力，以及结合采用第一导电线411和第二导电线412的方向，应力调节窗口大，从而能够起到较好的抵消应力的效果。
本发明的第二实施例采用所述第一导电线411沿第一方向连接多个硅通孔401、401’，采用所述第二导电线412沿第二方向连接多个硅通孔401、401’，且第一方向与第二方向具有45度至135度的夹角，且第一导电线411和第二导电线412互相连接，使得沿第一方向的应力和第二方向的应力互相抵消，降低了硅通孔阵列的应力，提高硅通孔阵列的质量。
请参考图10，图10为本发明第三实施例的硅通孔结构的俯视图，衬底500；至少一个的硅通孔阵列，所述硅通孔阵列包括多个贯穿衬底的硅通孔501、501’；连接多个硅通孔501、501’的第一导电线511和第二导电线512，且第一导电线511和第二导电线512互相连接，其中，所述第一导电线511沿第一方向连接多个硅通孔，所述第二导电线512沿第二方向连接多个硅通孔，其中，且第一方向不同于第二方向，且第一方向不同于第二方向至少包括：第一方向和第二方向垂直、及第一方向与第二方向具有约45度至约135度的夹角。
其中，第三实施例的关于衬底500、硅通孔阵列、硅通孔501、第一导电线511、及第二导电线512的描述请参考第一实施例和第二实施例的相关描述，所述第一方向和第二方向垂直请参考第一实施例的描述，第一方向与第二方向具有约45度至约135度的夹角请参考第二实施例的描述。
本实施例中，在一个硅通孔阵列至少包括第一导电线511和第二导电线512的方向为第一方向和第二方向垂直、及第一方向与第二方向具有约45度至约135度的夹角的两种情况，从而使得硅通孔阵列能够采用多种抵消方式来抵消应力，从而能够较佳的抵消不同方向的应力。
此外，需要说明的是：所述硅通孔阵列的边角位置应力效应尤为突出，这是由于硅通孔会受到相邻的硅通孔应力作用，但位于所述硅通孔阵列的边角位置的硅通孔501’在某一方向的区域内无相邻的硅通孔，因此受到的应力作用为单一方向，较容易应力累积过大。
本实施例通过设置位于所述硅通孔阵列中间位置的硅通孔501密度大于位于所述硅通孔阵列边缘位置的硅通孔501’密度，从而降低边角位置的应力累积，从而使得硅通孔结构应力较小。
较佳地，本实施例在所述硅通孔阵列的边角位置都不设置硅通孔(虚线的硅通孔表示该位置没有硅通孔)，从而使得位于所述硅通孔阵列中间位置的硅通孔501密度大于位于所述硅通孔阵列边缘位置的硅通孔501’密度。
在其他实施例中，也可以在所述硅通孔阵列中间位置设置较多数量的硅通孔501，在所述硅通孔阵列边缘位置的设置较少数量的硅通孔501’，从而降低边角位置的应力累积。
当通过合理的设置硅通孔501、501’的密度，来控制第一方向和第二方向的应力，以及结合采用第一导电线511和第二导电线512的方向，包括：第一方向和第二方向垂直、及第一方向与第二方向具有约45度至约135度的夹角的两种情况，使得应力调节窗口大，从而能够起到较好的抵消应力的效果。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (4)

1.一种硅通孔结构，其特征在于，包括：
衬底；
至少一个的硅通孔阵列，所述硅通孔阵列包括多个贯穿衬底的硅通孔，位于所述硅通孔阵列中间位置的硅通孔密度大于位于所述硅通孔阵列边缘位置的硅通孔密度；
连接多个硅通孔的第一导电线和第二导电线，且第一导电线和第二导电线互相连接，其中，所述第一导电线沿第一方向连接多个硅通孔，所述第二导电线沿第二方向连接多个硅通孔，且第一方向不同于第二方向；
其中，所述第一方向不同于第二方向至少包括：第一方向和第二方向垂直、第一方向与第二方向具有45度至90度或第一方向与第二方向具有90度至135度的夹角。
2.如权利要求1所述硅通孔结构，其特征在于，当所述第一方向垂直于第二方向时，所述第一导电线与第二导电线互相连接呈“L”状、“T”状或“H”状。
3.如权利要求1所述硅通孔结构，其特征在于，所述硅通孔阵列的边角为圆弧化。
4.如权利要求1所述硅通孔结构，其特征在于，所述硅通孔包括实用的硅通孔和伪硅通孔。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105870054B (zh) * 2016-06-06 2019-05-10 上海华虹宏力半导体制造有限公司 硅通孔结构及其形成方法
WO2020088396A1 (en) 2018-10-29 2020-05-07 Changxin Memory Technologies, Inc. Through-silicon via interconnection structure and methods for fabricating same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438696A (zh) * 2002-02-10 2003-08-27 台湾积体电路制造股份有限公司 应力释放的图案组合结构
CN1445848A (zh) * 2002-03-15 2003-10-01 富士通株式会社 半导体器件及其制造方法以及相移掩膜

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3494593B2 (ja) * 1999-06-29 2004-02-09 シャープ株式会社 半導体装置及び半導体装置用基板
JP4615846B2 (ja) * 2003-11-14 2011-01-19 ルネサスエレクトロニクス株式会社 半導体装置
WO2007023963A1 (ja) * 2005-08-26 2007-03-01 Hitachi, Ltd. 半導体装置
US7514116B2 (en) * 2005-12-30 2009-04-07 Intel Corporation Horizontal Carbon Nanotubes by Vertical Growth and Rolling
JP5383446B2 (ja) * 2009-11-18 2014-01-08 パナソニック株式会社 半導体装置
US8710629B2 (en) * 2009-12-17 2014-04-29 Qualcomm Incorporated Apparatus and method for controlling semiconductor die warpage

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438696A (zh) * 2002-02-10 2003-08-27 台湾积体电路制造股份有限公司 应力释放的图案组合结构
CN1445848A (zh) * 2002-03-15 2003-10-01 富士通株式会社 半导体器件及其制造方法以及相移掩膜

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