CN117637669A - 其中具有增强型电气互连的封装集成电路 - Google Patents

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黄贤瀞
金东奎
石敬林
李贤锡
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Samsung Electronics Co Ltd
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Abstract

一种封装集成电路，包括再分布层，该再分布层具有至少部分地延伸穿过该再分布层的多个导电过孔、以及电连接到多个导电过孔中的对应导电过孔的多个下焊盘。半导体芯片设置在再分布层上，并且设置外部连接端子，该外部连接端子电接触再分布层内的多个下焊盘中的对应下焊盘。多个下焊盘中的每个下焊盘包括：(i)与对应外部连接端子接触的下凸块下金属化(UBM)层，以及(ii)在下UBM层上延伸并且接触下UBM层的上UBM层。此外，下UBM层的上表面相对于上UBM层的接触对应导电过孔的上表面具有更大的横向宽度尺寸。

Description

其中具有增强型电气互连的封装集成电路
相关申请的交叉引用
本申请要求于2022年8月31日递交的韩国专利申请No.10-2022-0110325的优先权，其公开内容通过引用整体并入本文中。
技术领域
本发明构思涉及集成电路封装技术，更具体地，涉及支持其中的芯片和封装之间的扇出型电气互连的封装技术。
背景技术
由于电子行业的快速发展，已经开发了小得多且轻得多的电子产品和设备，以满足用户的需求。因此，通常作为电子产品的核心组件的半导体器件需要高度集成。此外，随着移动产品的发展，需要小且多功能的半导体器件。
发明内容
本发明构思提供了一种其中具有再分布绝缘层的集成电路封装，该再分布绝缘层具有改善的电气性能和可靠性。
本发明构思提供了一种改善了再分布层的下焊盘的结构可靠性的集成电路封装。
根据本发明构思的实施例，提供了一种其中具有再分布层的封装集成电路，该再分布层包括多条导线、多个导电过孔(均连接到多条导线中的至少一条导线)以及多个下焊盘(均连接到多个导电过孔之一)。半导体芯片设置在再分布层上，并且设置外部连接端子，该外部连接端子附接到再分布层的多个下焊盘。多个下焊盘中的每个下焊盘包括设置为与外部连接端子接触的下凸块下金属化(UBM)层和在下UBM层上延伸的上UBM层。有利地，上UBM层的水平宽度为第一宽度，下UBM层的上表面的水平宽度为第二宽度，第一宽度等于或小于第二宽度。
根据本发明构思的另一实施例，提供了一种其中具有再分布层的封装集成电路(也就是半导体封装)，该再分布层包括多条导线、均连接到多条导线中的至少一条导线的多个导电过孔、均连接到多个导电过孔之一的多个下焊盘、以及多个再分布绝缘层。半导体芯片设置在再分布层上，并且设置多个外部连接端子，该多个外部连接端子附接到再分布层的多个下焊盘。多个下焊盘中的每个下焊盘在多个导电过孔之一和多个外部连接端子之一之间设置在多个再分布绝缘层中的最下面的再分布绝缘层中。此外，多个下焊盘中的每个下焊盘包括设置为与多个外部连接端子之一接触的下UBM层和设置在下UBM层上的上UBM层。有利地，上UBM层的水平宽度为第一宽度，该第一宽度等于或小于下UBM层的上表面的水平宽度。
根据本发明构思的另一实施例，提供了一种其中具有第一再分布层的封装集成电路，该第一再分布层包括多条第一导线、均连接到多条第一导线中的至少一条第一导线的多个第一导电过孔、均连接到多个第一导电过孔之一的多个第一下焊盘、以及多个下再分布绝缘层。半导体芯片设置在第一再分布层上。设置连接结构，该连接结构布置在第一再分布层上，并且在水平方向上与半导体芯片间隔开。设置第二再分布层，该第二再分布层在连接结构上延伸，并且包括多条第二导线和均连接到多条第二导线中的至少一条第二导线的多个第二导电过孔。设置多个外部连接端子，该外部连接端子附接到第一再分布层的多个第一下焊盘。多个第一下焊盘中的每个第一下焊盘在多个下再分布绝缘层中的最下面的下再分布绝缘层内、在多个第一导电过孔之一和多个外部连接端子之一之间延伸。此外，多个第一下焊盘中的每个第一下焊盘包括设置为与多个外部连接端子之一接触的下UBM层和设置在下UBM层上的上UBM层。下UBM层具有锥形形状，该锥形形状具有向下减小的水平宽度；上UBM层的水平宽度为第一宽度，下UBM层的上表面的水平宽度为第二宽度，第一宽度等于或小于第二宽度。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解实施例，在附图中：
图1A是示出了根据实施例的封装集成电路的截面图；
图1B是示出了根据实施例的图1A中的部分A的放大截面图；
图1C是示出了根据实施例的下焊盘的底视图；
图2是示出了根据实施例的图1A的部分A的放大截面图；
图3是示出了根据实施例的封装集成电路的截面图；
图4是示出了根据实施例的封装集成电路的截面图；
图5是示出了根据实施例的封装集成电路的截面图；
图6A至图6H是示出了根据实施例的制造封装集成电路的方法的截面图；
图7是示出了根据实施例的具有封装集成电路的堆叠封装的截面图；
图8是示出了根据实施例的具有封装集成电路的堆叠封装的截面图；
图9是示出了根据实施例的具有封装集成电路的堆叠封装的截面图；以及
图10是示出了根据实施例的具有封装集成电路的堆叠封装的截面图。
具体实施方式
在下文中，将参考附图描述本发明构思的技术思想的实施例。在附图中，相同的附图标记指代相同的元件，并且将省略其重复描述。
图1A是示出了根据实施例的封装集成电路1的截面图，图1B是示出了根据实施例的图1A中的部分A的放大截面图，并且图1C是示出了根据实施例的下焊盘的底视图。参考图1A至图1C，封装集成电路1可以包括半导体芯片10、下再分布层100、延伸层160、连接结构162和上再分布层200。延伸层160可以围绕半导体芯片10。半导体芯片10、延伸层160和连接结构162布置在下再分布层100上。此外，上再分布层200设置在半导体芯片10、延伸层160和连接结构162上。尽管图1A示出了封装集成电路1包括一个半导体芯片10，但这是非限制性示例。在一些实施例中，封装集成电路1可以包括多个半导体芯片10。
封装集成电路1可以是扇出封装集成电路，其中下再分布层100的水平宽度和水平面积分别大于半导体芯片10的占用区(footprint)的水平宽度和水平面积，并且上再分布层200的水平宽度和水平面积分别大于半导体芯片10的占用区的水平宽度和水平面积。例如，当封装集成电路1包括一个半导体芯片10时，下再分布层100的水平宽度和水平面积可以分别大于半导体芯片10的水平宽度和水平面积，并且上再分布层200的水平宽度和水平面积可以分别大于半导体芯片10的水平宽度和水平面积。在一些实施例中，下再分布层100的水平宽度和水平面积可以分别等于上再分布层200的水平宽度和水平面积。在一些实施例中，下再分布层100、延伸层160和上再分布层200的对应侧壁可以共面。
半导体芯片10可以包括：半导体衬底12，具有形成在半导体衬底12的有源表面上的半导体器件14；以及布置在半导体衬底12的有源表面上的多个芯片连接焊盘16。在一些实施例中，当封装集成电路1是堆叠封装(PoP)的下封装时，封装集成电路1、半导体芯片10、半导体衬底12、半导体器件14和芯片连接焊盘16可以分别被称为第一封装集成电路、第一半导体芯片、第一半导体衬底、第一半导体器件和第一芯片连接焊盘，或者可以分别被称为下封装集成电路、下半导体芯片、下半导体衬底、下半导体器件和下芯片连接焊盘。
半导体衬底12可以包括例如半导体材料(例如，硅(Si))。备选地，半导体衬底12可以包括诸如锗(Ge)之类的半导体元素，或者可以包括诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)之类的化合物半导体。半导体衬底12可以包括诸如掺杂有掺杂剂的阱之类的导电区域。半导体衬底12可以在其中具有诸如浅沟槽隔离(STI)结构之类的各种器件隔离结构。
包括各种类型的多个独立器件的半导体器件14可以形成在半导体衬底12的有源表面上。独立器件可以包括以下各种微电子器件：例如，诸如互补金属绝缘体半导体晶体管(CMOS)之类的金属氧化物半导体场效应晶体管(MOSFET)；系统大规模集成(LSI)器件；诸如CMOS成像传感器(CIS)之类的图像传感器；微机电系统(MEMS)；有源器件；无源器件等。独立器件可以电连接到半导体衬底12的导电区域。半导体器件14可以包括至少两个独立器件，或者还可以包括将独立器件电连接到半导体衬底12的导电区域的导线或导电插塞。此外，每个独立器件可以通过绝缘层与相邻的独立器件电隔离。
半导体芯片10可以是例如中央处理单元(CPU)芯片、图形处理单元(GPU)芯片或应用处理器(AP)芯片。在一些实施例中，当封装集成电路1包括多个半导体芯片10时，一些半导体芯片10可以是例如动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、闪存芯片、电可擦除可编程只读存储器(EEPROM)芯片、相变随机存取存储器(PRAM)芯片、磁随机存取存储器(MRAM)芯片或电阻式随机存取存储器(RRAM)芯片。
半导体芯片10可以通过倒装芯片方法安装在下再分布层100上。也就是说，半导体芯片10可以安装在下再分布层100上，使得半导体衬底12的有源表面可以面向下再分布层100。半导体芯片10的电连接到半导体器件14的芯片连接焊盘16可以电连接到下再分布层100。多个芯片连接端子18可以布置在芯片连接焊盘16和多个第一上焊盘125中的一些之间，以将半导体芯片10电连接到多个第一再分布图案120。例如，芯片连接端子18可以是焊球或凸块。
下再分布层100也可以被称为下布线结构、第一布线结构和/或第一再分布层，并且上再分布层200可以被称为上布线结构、第二布线结构和/或第二再分布层。如图所示，下再分布层100可以设置在半导体芯片10、延伸层160和连接结构162下方，并且可以将半导体芯片10的芯片连接焊盘16再分布到外部区域。例如，下再分布层100可以包括下再分布绝缘层110和第一再分布图案120。
下再分布绝缘层110可以包括诸如可光成像电介质(PID)树脂之类的绝缘材料，并且还可以包括光敏聚酰亚胺和/或无机填料。下再分布绝缘层110可以根据第一再分布图案120的多层结构而具有多层结构。然而，为了便于说明，图1A示出了下再分布绝缘层110具有四层结构。当下再分布绝缘层110具有多层结构时，下再分布绝缘层110可以包括单一材料或不同材料。例如，多个下再分布绝缘层110可以按照远离外部连接端子150的竖直位置(Z方向位置)的顺序而被称为第一下再分布绝缘层110L1、第二下再分布绝缘层110L2、第三下再分布绝缘层110L3和第四下再分布绝缘层110L4。第一下再分布绝缘层110L1可以被称为最下面的下再分布绝缘层110L1。
第一再分布图案120可以在封装集成电路1中传输电信号和/或传递热量。第一再分布图案120可以包括多个第一下焊盘124、第一上焊盘125、多个第一再分布线图案126和多个第一导电过孔128。例如，第一再分布图案120可以包括诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)或钌(Ru)之类的金属或其合金。然而，第一再分布图案120不限于此。
第一下焊盘124可以布置在下再分布层100的下部中，并且可以将下再分布层100电连接到外部连接端子150。第一下焊盘124的下表面可以与外部连接端子150直接接触，并且第一导电过孔128可以布置在第一下焊盘124的上表面上。例如，多个最下面的第一导电过孔128L可以布置在第一下焊盘124上。在本说明书中，元件的下表面可以指该元件的在竖直方向(Z方向)上最接近外部连接端子150的表面，并且元件的上表面可以指该元件的与该元件的下表面相对的表面。
每个第一下焊盘124可以包括上凸块下金属化(UBM)层121和下UBM层122。上UBM层121可以设置在第二下再分布绝缘层110L2中，并且下UBM层122可以设置在第一下再分布绝缘层110L1中。也就是说，上UBM层121和下UBM层122中的每一个可以设置在不同的下再分布绝缘层110中，并且下UBM层122可以设置在最下面的下再分布绝缘层110L1中。
第一导电过孔128中的至少一个可以设置在上UBM层121的上表面上，并且上UBM层121的下表面可以与下UBM层122的上表面直接接触。下UBM层122的上表面可以与上UBM层121的下表面直接接触，并且下UBM层122的下表面可以与外部连接端子150的上表面直接接触。设置在上UBM层121的上表面上的第一导电过孔128可以被称为最下面的第一导电过孔128L。
上UBM层121可以在第一水平方向(X方向)上具有第一宽度W1，下UBM层122的上表面可以在第一水平方向(X方向)上具有第二宽度W2，并且下UBM层122的下表面可以在第一水平方向(X方向)上具有第三宽度W3。在竖直截面图中，上UBM层121可以具有近似矩形的形状。在竖直截面图中，下UBM层122可以具有第二宽度W2大于第三宽度W3的倒梯形形状。第二宽度W2可以比第三宽度W3大大约5微米至大约15微米。第一宽度W1可以小于第二宽度W2并且大于第三宽度W3。例如，第一宽度W1可以在约180微米至约220微米的范围内。上UBM层121和下UBM层122可以形成为单件，并且上UBM层121和下UBM层122的中心可以在竖直方向(Z方向)上彼此对齐。
在竖直方向(Z方向)上，上UBM层121的侧壁可以不与下UBM层122的上表面的侧壁和下UBM层122的下表面的侧壁对齐。此外，上UBM层121的侧壁可以比下UBM层122的上表面的侧壁在水平方向(X方向和/或Y方向)上更向内地设置在下UBM层122的上表面上。上UBM层121的侧壁可以在竖直方向(Z方向)上与下UBM层122的倾斜表面对齐。
籽晶层123可以设置在下UBM层122的侧壁上。也就是说，籽晶层123可以设置在下UBM层122的侧壁和最下面的下再分布绝缘层110L1之间。此外，籽晶层123可以不设置在上UBM层121的侧壁上。此外，上UBM层121的下表面可以与下UBM层122的上表面完全直接接触。上UBM层121的侧壁和下表面两者可以不与籽晶层123接触。
上UBM层121的上表面可以具有近似平坦的形状。籽晶层123可以设置在上UBM层121和第一导电过孔128之间，该第一导电过孔128设置在上UBM层121上。设置在上UBM层121上的第一导电过孔128的下表面可以具有近似平坦的形状。籽晶层123可以设置在每个第一再分布线图案126的下表面的至少一部分上。
上UBM层121在竖直方向(Z方向)上的厚度为第一厚度T1，下UBM层122在竖直方向(Z方向)上的厚度为第二厚度T2，第一厚度T1可以基本上等于第二厚度T2。第一厚度T1和/或第二厚度T2可以在约3微米至约7微米的范围内。第二厚度T2可以基本上等于最下面的下再分布绝缘层110L1在竖直方向(Z方向)上的厚度。也就是说，最下面的下再分布绝缘层110L1在竖直方向(Z方向)上的厚度可以在约3微米至约7微米的范围内。下再分布绝缘层110中的除了最下面的下再分布绝缘层110L1之外的每个下再分布绝缘层110的竖直厚度可以大于第二厚度T2。也就是说，在下再分布绝缘层110之中，最下面的下再分布绝缘层110L1可以具有最小的竖直厚度。
第一上焊盘125可以布置在下再分布层100的上部中，并且可以将下再分布层100电连接到半导体芯片10和/或连接结构162。第一上焊盘125可以布置在第四下再分布绝缘层110L4上。第一上焊盘125的下表面可以与第一导电过孔128中的一些的上表面直接接触，并且第一上焊盘125的上表面可以分别与芯片连接端子18和/或连接结构162的下表面直接接触。
可以对光敏绝缘材料进行曝光处理和显影处理，以形成第一再分布线图案126和第一导电过孔128。在一些实施例中，可以通过在包括钛、氮化钛和/或钛钨的籽晶层上沉积金属或金属合金来形成第一再分布图案120。
第一再分布线图案126可以布置在下再分布绝缘层110的上表面和下表面中的至少一个上。第一导电过孔128可以穿透下再分布绝缘层110中的至少一个，并且可以分别与第一再分布线图案中的一些接触。在一些实施例中，第一再分布线图案126中的至少一些可以分别与第一导电过孔128中的一些形成为单件。例如，第一再分布线图案126可以与接触第一再分布线图案126的上表面的第一导电过孔128形成为单件。可以通过镀覆方法来形成包括第一再分布线图案126和第一导电过孔128的第一再分布图案120。例如，可以通过诸如浸入镀覆、无电镀覆或电镀覆之类的镀覆方法来形成第一再分布图案120。
第一导电过孔128可以在封装集成电路1中传输电信号和/或传递热量。第一导电过孔128可以包括诸如钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)或钌(Ru)之类的金属或其合金。然而，第一导电过孔128不限于此。可以对光敏绝缘材料进行曝光处理和显影处理，以形成第一导电过孔128。在一些实施例中，第一导电过孔128可以具有以向下减小的水平宽度延伸的锥形形状。也就是说，每个第一导电过孔128的水平宽度可以在远离半导体芯片10的竖直方向(负Z方向)上减小。
外部连接焊盘(未示出)可以形成在第一下焊盘124的下表面上，并且外部连接端子150可以布置在外部连接焊盘上。外部连接端子150可以通过下再分布层100的第一再分布图案120电连接到半导体芯片10。外部连接端子150可以将封装集成电路1连接到安装有封装集成电路1的电子设备的主板。外部连接焊盘可以是包括导电材料(例如，包括选自锡(Sn)、银(Ag)、铜(Cu)和铝(Al)中的至少一种的金属材料)的焊球。
外部连接端子150可以在第一水平方向(X方向)上具有第四宽度W4。第四宽度W4可以等于或小于下UBM层122的第三宽度W3。也就是说，上UBM层121的第一宽度W1可以大于第三宽度W3和第四宽度W4。最下面的第一导电过孔128L可以在第一水平方向(X方向)上具有第五宽度W5。第五宽度W5可以在约20微米至约200微米的范围内。最下面的第一导电过孔128L的水平宽度可以等于或大于第一导电过孔128的水平宽度。
尽管图1A至图1C中未示出，但多个最下面的第一导电过孔128L可以布置在一个上UBM层121上。也就是说，多个最下面的第一导电过孔128L可以在竖直方向(Z方向)上与一个上UBM层121重叠。如图1A所示，外部连接端子150在第一水平方向(X方向)和第二水平方向(Y方向)上布置在与半导体芯片10的下表面相对应的部分上以及从半导体芯片10的下表面向外延伸的部分上。结果是，下再分布层100可以具有将外部连接焊盘再分布到比半导体芯片10的下表面更宽的部分的功能。
下再分布层100还可以包括设置在下再分布层100的上表面上的第一上阻焊层132。第一上阻焊层132可以在暴露第一上焊盘125的同时覆盖下再分布绝缘层110中的至少一个的上表面。在一些实施例中，可以通过以下方式来形成第一上阻焊层132：通过丝网印刷方法或喷墨印刷方法将阻焊绝缘油墨施加到下再分布绝缘层110中的至少一个的上表面和下表面，然后利用热、UV或IR来固化阻焊绝缘油墨。在一些其他实施例中，通过以下方式来形成第一上阻焊层132：通过丝网印刷方法或喷涂方法将光敏阻焊剂完全施加到下再分布绝缘层110中的至少一个的上表面，或通过层压方法来接合膜型阻焊材料；通过曝光工艺和显影工艺来去除不需要的部分；然后利用热、UV或IR来固化光敏阻焊剂或膜型阻焊材料。
延伸层160可以包括：连接结构162；以及围绕连接结构162和半导体芯片10的填充物构件164。连接结构162可以在水平方向(X方向和/或Y方向)上与半导体芯片10隔开，并且可以布置在半导体芯片10周围。连接结构162可以穿透填充物构件164，以将下再分布层100和上再分布层200彼此电连接。每个连接结构162的上端和下端可以分别连接到上再分布层200的多个第二导电过孔228之一和下再分布层100的第一上焊盘125之一，并且与上再分布层200的多个第二导电过孔228之一和下再分布层100的第一上焊盘125之一接触。
每个连接结构162可以包括模制通孔(TMV)、导电焊料、导电柱或至少一个导电凸块。在一些实施例中，可以通过以下方式来形成每个连接结构162：将附接到下再分布层100的第一上焊盘125之一的下部和附接到上再分布层200的第二导电过孔228之一的上部彼此焊接，使得该下部和该上部可以通过热来回流，并形成一个主体。填充物构件164可以包括例如环氧树脂模制化合物(EMC)。
上再分布层200可以包括上再分布绝缘层210和第二再分布图案220。此外，每个第二再分布图案220可以包括第二上焊盘224、第二再分布线图案226和第二导电过孔228。上再分布绝缘层210、第二上焊盘224、第二再分布线图案226和第二导电过孔228分别类似于第一再分布绝缘层210、第一上焊盘125、第一再分布线图案126和第一导电过孔128，因此将省略其描述。
上再分布层200还可以包括设置在上再分布层200的上表面上的第二上阻焊层232。第二上阻焊层232可以与第一上阻焊层132基本上相同。在相关技术的封装集成电路中，下再分布层的第一下焊盘的上UBM层的水平宽度大于下再分布层的第一下焊盘的下UBM层的水平宽度，因此在下再分布层的下部中产生的应力沿着第一下再分布绝缘层和第二下再分布绝缘层之间的界面传递。此外，第一下再分布绝缘层比其他下再分布绝缘层中的每一个更薄，第一下再分布绝缘层具有相对较差的抗应力性。因此，相关技术的封装集成电路的可靠性相对较低。
然而，在本发明构思的封装集成电路1中，上UBM层121的水平宽度小于下UBM层122的水平宽度，因此在封装集成电路1的下部中产生的应力不沿着最下面的下再分布绝缘层110L1的边界传递。因此，本发明构思的封装集成电路1可以具有相对较高的抗应力性。也就是说，本发明构思的封装集成电路1的可靠性相对较高。
图2是示出了根据实施例的图1A中的部分A的放大截面图。图2所示的第一下焊盘124a可以包括上UBM层121a和下UBM层122。图2所示的下UBM层122与图1B所示的下UBM层122基本上相同，因此这里将仅描述上UBM层121a。参考图2，上UBM层121a的上表面可以不是平坦的，而是可以具有在竖直向下方向上凹陷的凹入形状。换言之，上UBM层121a的上表面可以具有在朝向外部连接端子150的方向上凹陷的凹入形状。设置在上UBM层121a上的最下面的第一导电过孔128La的下表面可以具有在竖直向下方向上突出的凸起形状。也就是说，设置在上UBM层121a上的最下面的第一导电过孔128La的下表面可以具有朝向外部连接端子150突出的凸起形状。
图3是示出了根据实施例的封装集成电路2的截面图。参考图3，封装集成电路2可以包括下再分布层100、连接结构162和上再分布层200a。此外，封装集成电路2可以包括分别布置在上再分布层200a的上表面和下表面上的第二上阻焊层232和第二下阻焊层234。
第二上阻焊层232可以围绕并保护第二上焊盘224，并且第二下阻焊层234可以围绕并保护第二下焊盘222。第二上阻焊层232和第二下阻焊层234可以形成第二阻焊层230。
此外，底部填充层50可以设置在半导体芯片10和下再分布层100之间，以围绕芯片连接端子18。底部填充层50可以包括例如环氧树脂，并且可以通过毛细底部填充方法来形成。在一些实施例中，底部填充层50可以覆盖半导体芯片10的侧壁的至少一部分。
例如，每个连接结构162可以包括导电焊料。上再分布层200a可以包括上再分布绝缘层210和第二再分布图案220a。此外，第二再分布图案220a可以包括第二下焊盘222、第二上焊盘224、第二再分布线图案226和第二导电过孔228。连接结构162可以分别与上再分布层200a的第二下焊盘222直接接触，以用于它们之间的物理和/或电连接。
图4是示出了根据实施例的封装集成电路3的截面图。参考图4，封装集成电路3可以包括下再分布层100a、连接结构162和上再分布层200b。下再分布层100a可以包括多个第一下焊盘124、多个第一再分布线图案126和多个第一导电过孔128。
例如，每个连接结构162可以是嵌入式迹线衬底(ETS)的铜箔。尽管图4示出了每个连接结构162具有三层的示例，但是本发明构思的技术精神和范围不限于此。基于本发明构思的描述，本领域普通技术人员可以使用具有一层、两层、四层或更多层的ETS。
当选择ETS的铜箔作为连接结构162时，封装集成电路3可以附加地包括模制层170。上再分布层200b可以形成在模制层170的上表面上。上再分布层200b可以包括用于与ETS的铜箔电连接的多层铜线。上再分布层200b可以包括上再分布绝缘层210和第二再分布图案220b。第二再分布图案220b可以包括多个第二上焊盘224和多个第二导电过孔228。
半导体芯片10的芯片焊盘16和连接结构162可以在与下再分布层100a的一部分直接接触的同时，连接到该下再分布层100a的一部分。例如，半导体芯片10的芯片焊盘16和连接结构162可以通过它们与第一导电通孔128中的一些之间的直接接触而连接到第一导电过孔128中的一些。
图5是示出了根据实施例的封装集成电路4的截面图。参考图5，封装集成电路4可以包括下再分布层100a、连接结构162和上再分布层200。下再分布层100a可以包括多个第一下焊盘124、多个第一再分布线图案126和多个第一导电过孔128。
半导体芯片10的芯片焊盘16和连接结构162可以在与下再分布层100a的一部分直接接触的同时，连接到该下再分布层100a的一部分。例如，半导体芯片10的芯片焊盘16和连接结构162可以通过它们与第一导电过孔128中的一些之间的直接接触而连接到第一导电过孔128中的一些。
图6A至图6H是示出了根据实施例的制造封装集成电路的方法的截面图。参考图6A，可以通过将初步第一下再分布绝缘层(未示出)附接到支撑载体600并形成第一开口OP1来形成第一下再分布绝缘层110L1。第一开口OP1可以具有倒梯形形状，其中第一开口OP1的上表面的宽度大于第一开口OP1的下表面的宽度。稍后可以在第一开口OP1中形成下UBM层(参考图1B所示的下UBM层122)。此外，第一下再分布绝缘层110L1可以涂覆有籽晶层123。可以通过在籽晶层123上沉积金属或金属合金来形成第一再分布图案(参考图1A所示的第一再分布图案120)。
参考图6B，第一下再分布绝缘层110L1可以涂覆有光刻胶层610。光刻胶层610的侧壁可以在竖直方向(Z方向)上与第一下再分布绝缘层110L1的侧壁对齐。光刻胶层610的另一侧壁可以在竖直方向(Z方向)上与第一开口OP1重叠。例如，光刻胶层610的另一侧壁可以在竖直方向(Z方向)上与第一开口OP1的倾斜表面对齐。此外，光刻胶层610的另一侧壁可以在竖直方向(Z方向)上不与第一开口OP1的下表面对齐。在竖直方向(Z方向)上，光刻胶层610的另一侧壁可以与第一开口OP1的下表面的侧壁和第一开口OP1的上表面的侧壁之间的区域对齐。
参考图6C，可以在由第一开口OP1和光刻胶层610(参考图6B)限定的空间中形成上UBM层121和下UBM层122。可以通过在籽晶层123上沉积金属或金属合金来形成上UBM层121和下UBM层122。在形成上UBM层121和下UBM层122之后，可以通过蚀刻光刻胶层610(参考图6B)来暴露第一下再分布绝缘层110L1。可以不在第一下再分布绝缘层110L1的最上表面上设置籽晶层123。尽管在图6C中未示出，但是当上UBM层121的上表面具有在竖直向下方向上凹陷的凹入形状时(参考图2所示的上UBM层121a)，可以形成图2所示的第一下焊盘124a。
参考图6D，初步第二下再分布绝缘层(未示出)可以附接到第一下再分布绝缘层110L1，以覆盖第一下再分布绝缘层110L1的上表面、下UBM层122的上表面的一部分、以及上UBM层121的侧壁和上表面。在竖直方向(Z方向)上，初步第二下再分布绝缘层的厚度可以大于第一下再分布绝缘层110L1的厚度。
此后，可以通过在初步第二下再分布绝缘层中形成第二开口OP2以暴露上UBM层121的上表面的一部分来形成第二下再分布绝缘层110L2。第二开口OP2可以具有倒梯形形状，其中第二开口OP2的上表面的宽度大于第二开口OP2的下表面的宽度。稍后可以在第二开口OP2中形成第一导电过孔(参考图1B所示的第一导电过孔128)。
参考图6E，第二下再分布绝缘层110L2的上表面和内侧壁以及上UBM层121的上表面的暴露部分可以涂覆有籽晶层123。可以通过在籽晶层123上沉积金属或金属合金来形成第一再分布图案(参考图1A所示的第一再分布图案120)。
参考图6F，第二下再分布绝缘层110L2可以涂覆有第二光刻胶层620。第二光刻胶层620的侧壁可以在竖直方向(Z方向)上与第二下再分布绝缘层110L2的侧壁对齐。第二光刻胶层620的另一侧壁可以在竖直方向(Z方向)上不与第二开口OP2重叠。
参考图6G，可以在由第二开口OP2和第二光刻胶层620(参考图6F)限定的空间中形成第一再分布线图案126和最下面的第一导电过孔128L。可以通过在籽晶层123上沉积金属或金属合金来形成第一再分布线图案126和最下面的第一导电过孔128L。在形成第一再分布线图案126和最下面的第一导电过孔128L之后，可以蚀刻第二光刻胶层620(参考图6F)，以暴露第二下再分布绝缘层110L2。籽晶层123可以设置在第二下再分布绝缘层110L2的最上表面的一部分上，但可以不设置在第二下再分布绝缘层110L2的最上表面的其他部分上。籽晶层123可以在沿竖直方向(Z方向)与最下面的第一导电过孔128L重叠的区域中设置在第二下再分布绝缘层110L2的最上表面上，但可以在沿竖直方向(Z方向)不与最下面的第一导电过孔128L重叠的区域中不设置在第二下再分布绝缘层110L2的最上表面上。
第一下再分布绝缘层110L1在竖直方向(Z方向)上的厚度为第三厚度T3，第二下再分布绝缘层110L2在竖直方向(Z方向)上的厚度为第四厚度T4，第三厚度T3可以小于第四厚度T4。例如，第三厚度T3可以是约3微米至约7微米，并且第四厚度T4可以是约6微米至约14微米。
参考图6H，可以通过多次重复参考图6D至图6G描述的过程来在图6G所示的所得结构上形成下再分布层100。在下再分布层100的每个第一下焊盘124中，上UBM层121的水平宽度可以小于下UBM层122的水平宽度。
图7至图10是示出了根据实施例的具有封装集成电路的堆叠封装1000、1000a、1000b和1000c的截面图。参考图7，堆叠封装1000包括设置在第一封装集成电路1上的第二封装集成电路400。第一封装集成电路1可以是下封装集成电路，并且第二封装集成电路400可以是上封装集成电路。第一封装集成电路1、第一半导体芯片10、第一半导体衬底12、第一半导体器件14、第一芯片连接焊盘16和第一芯片连接端子18与参考图1A至图1C描述的封装集成电路1、半导体芯片10、半导体衬底12、半导体器件14、芯片连接焊盘16和芯片连接端子18基本上相同，因此将省略其描述。
第二封装集成电路400可以包括至少一个第二半导体芯片40。第二封装集成电路400可以通过附接到第一封装集成电路1的多个第二上焊盘224的多个封装连接端子550电连接到第一封装集成电路1，该多个封装连接端子550在未被第二上焊盘224覆盖的情况下暴露。
至少一个第二半导体芯片40可以包括：第二半导体衬底42，具有形成在第二半导体衬底42的有源表面上的第二半导体器件44；以及布置在第二半导体衬底42的有源表面上的多个第二芯片连接焊盘46。第二半导体衬底42、第二半导体器件44和第二芯片连接焊盘46基本上类似于参考图1A至图1C描述的半导体衬底12、半导体器件14和芯片连接焊盘16，因此将省略其重复描述。至少一个第二半导体芯片40可以是存储器半导体芯片。至少一个第二半导体芯片40可以是例如DRAM芯片、SRAM芯片、闪存芯片、EEPROM芯片、PRAM芯片、MRAM芯片或RRAM芯片。
尽管图7示出了通过倒装芯片方法将第二封装集成电路400的至少一个第二半导体芯片40安装在封装基底衬底500上，但这是非限制性示例。堆叠封装1000可以包括任何类型的封装集成电路作为上封装集成电路，只要封装集成电路包括至少一个第二半导体芯片40并且封装连接端子550可附接到封装集成电路的下侧以用于与第一封装集成电路1的电连接即可。
封装基底衬底500可以包括基底板层510以及布置在基底板层510的上表面和下表面上的多个板焊盘520。板焊盘520可以包括布置在基底板层510的上表面上的多个上板焊盘522和布置在基底板层510的下表面上的多个下板焊盘524。在一些实施例中，封装基底衬底500可以是印刷电路板。例如，封装基底衬底500可以是多层印刷电路板。基底板层510可以包括选自酚醛树脂、环氧树脂和聚酰亚胺中的至少一种材料。
暴露板焊盘520的板阻焊层530可以形成在基底板层510的上表面和下表面上。板阻焊层530可以包括：暴露上板焊盘522的同时覆盖基底板层510的上表面的上板阻焊层532；以及暴露下板焊盘524的同时覆盖基底板层510的下表面的下板阻焊层534。
封装基底衬底500可以包括板布线540，该板布线540在基底板层510内部将上板焊盘522和下板焊盘524彼此电连接。板布线540可以包括板布线线路和板布线过孔。板布线540可以包括镍、不锈钢或铍铜。在一些实施例中，板布线540设置在基底板层510的上表面和上板阻焊层532之间和/或基底板层510的下表面和下板阻焊层534之间。
上板焊盘522可以电连接到第二半导体芯片40。例如，多个第二芯片连接端子48可以布置在第二半导体芯片40的第二芯片连接焊盘46和封装基底衬底500的上板焊盘522之间，以将第二半导体芯片40和封装基底衬底500彼此电连接。在一些实施例中，围绕第二芯片连接端子48的第二底部填充层450可以设置在第二半导体芯片40和封装基底衬底500之间。例如，第二底部填充层450可以包括环氧树脂，并且可以通过毛细底部填充方法形成。在一些实施例中，第二底部填充层450可以是非导电膜。
围绕第二半导体芯片40的上模制层490可以设置在封装基底衬底500上。上模制层490可以包括例如环氧模制化合物(EMC)。在一些实施例中，上模制层490可以覆盖第二半导体芯片40的非有源表面。在一些其他实施例中，上模制层490可以覆盖第二半导体芯片40的侧壁而可以不覆盖第二半导体芯片40的非有源表面，并且散热构件可以附接到第二半导体芯片40的非有源表面。
参考图8，堆叠封装1000a包括设置在第一封装集成电路2上的第二封装集成电路400。第一封装集成电路2可以是下封装集成电路，并且第二封装集成电路400可以是上封装集成电路。第一封装集成电路2与参考图3描述的封装集成电路2基本上相同，并且第二封装集成电路400与参考图7描述的第二封装集成电路400基本上相同。因此，将省略其描述。
参考图9，堆叠封装1000b包括设置在第一封装集成电路3上的第二封装集成电路400。第一封装集成电路3可以是下封装集成电路，并且第二封装集成电路400可以是上封装集成电路。第一封装集成电路3与参考图4描述的封装集成电路3基本上相同，并且第二封装集成电路400与参考图7描述的第二封装集成电路400基本上相同。因此，将省略其描述。
参考图10，堆叠封装1000c包括设置在第一封装集成电路4上的第二封装集成电路400。第一封装集成电路4可以是下封装集成电路，并且第二封装集成电路400可以是上封装集成电路。第一封装集成电路4与参考图5描述的封装集成电路4基本上相同，并且第二封装集成电路400与参考图7描述的第二封装集成电路400基本上相同。因此，将省略其描述。
尽管已参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种封装集成电路，包括：
再分布层，包括至少部分地延伸穿过所述再分布层的多个导电过孔、以及电连接到所述多个导电过孔中的对应导电过孔的多个下焊盘；
半导体芯片，在所述再分布层上；以及
外部连接端子，电接触所述再分布层内的所述多个下焊盘中的对应下焊盘；
其中，所述多个下焊盘中的每个下焊盘包括：(i)与对应外部连接端子接触的下凸块下金属化UBM层，以及(ii)在所述下UBM层上延伸并且接触所述下UBM层的上UBM层；并且
其中，所述下UBM层的上表面相对于所述上UBM层的接触对应导电过孔的上表面具有更大的横向宽度尺寸。
2.根据权利要求1所述的封装集成电路，其中，当从截面透视图观察时，所述下UBM层具有倾斜的侧壁，使得所述下UBM层的与具有所述对应外部连接端子的界面相邻的宽度小于所述下UBM层的与具有对应上UBM层的界面相邻的宽度。
3.根据权利要求1所述的封装集成电路，其中，所述上UBM层的上表面的横向宽度尺寸大于所述下UBM层的与具有所述对应外部连接端子的界面相邻的宽度。
4.根据权利要求1所述的封装集成电路，其中，所述上UBM层的上表面是平面的。
5.根据权利要求1所述的封装集成电路，其中，所述上UBM层的上表面具有在所述对应外部连接端子的方向上凹陷的凹入形状。
6.根据权利要求1所述的封装集成电路，其中，所述上UBM层的上表面的横向宽度尺寸大于或等于所述对应外部连接端子的最大横向宽度尺寸。
7.根据权利要求1所述的封装集成电路，其中，所述上UBM层的中心与所述下UBM层的中心竖直对齐。
8.一种封装集成电路，包括：
再分布层，包括多条导线、连接到所述多条导线的多个导电过孔、电连接到所述多个导电过孔的多个下焊盘、以及多个再分布绝缘层；
集成电路芯片，在所述再分布层上；以及
多个外部连接端子，附接到所述再分布层中的所述多个下焊盘；
其中，所述多个下焊盘中的每个下焊盘嵌入在所述多个再分布绝缘层中的最下面的再分布绝缘层内，并且在所述多个导电过孔中的对应的一个导电过孔和所述多个外部连接端子中的对应的一个外部连接端子之间延伸；
其中，所述多个下焊盘中的每个下焊盘包括接触所述多个外部连接端子之一的下凸块下金属化UBM层和在所述下UBM层上延伸的上UBM层；并且
其中，所述下UBM层的上表面相对于所述上UBM层的上表面具有更大或等同的横向宽度尺寸。
9.根据权利要求8所述的封装集成电路，
其中，所述下UBM层的所述上表面的一部分与所述上UBM层的下表面接触；并且
其中，所述下UBM层的所述上表面的剩余部分与所述多个再分布绝缘层中的至少一个再分布绝缘层接触。
10.根据权利要求8所述的封装集成电路，
其中，籽晶层设置在所述下UBM层的侧壁和所述多个再分布绝缘层中的最下面的一个再分布绝缘层之间；并且
其中，所述上UBM层的侧壁与所述多个再分布绝缘层中的至少一个再分布绝缘层接触。
11.根据权利要求8所述的封装集成电路，其中，籽晶层设置在导电过孔的侧壁上以及下表面上，所述导电过孔在所述上UBM层上延伸。
12.根据权利要求8所述的封装集成电路，其中，当从截面透视图观察时，所述上UBM层的外壁不与所述下UBM层的所述上表面的外壁竖直对齐，而是在水平方向上比所述下UBM层的所述上表面的外壁更大程度地向内设置在所述下UBM层的所述上表面上。
13.根据权利要求8所述的封装集成电路，其中，所述上UBM层和所述下UBM层是连续的。
14.一种封装集成电路，包括：
第一再分布层，包括多条第一导线、电连接到所述多条第一导线中的对应的第一导线的多个第一导电过孔、电连接到所述多个第一导电过孔中的对应的第一导电过孔的多个第一下焊盘、以及多个下再分布绝缘层；
半导体芯片，在所述第一再分布层上；
连接结构，布置在所述第一再分布层上，并且在水平方向上与所述半导体芯片间隔开；
第二再分布层，在所述连接结构上延伸，所述第二再分布层包括多条第二导线和电连接到所述多条第二导线中的对应的第二导线的多个第二导电过孔；以及
多个外部连接端子，附接到所述第一再分布层的所述多个第一下焊盘；
其中，所述多个第一下焊盘中的每个第一下焊盘在所述多个下再分布绝缘层中的最下面的下再分布绝缘层内、并且在所述多个第一导电过孔之一和所述多个外部连接端子之一之间延伸；
其中，所述多个第一下焊盘中的每个第一下焊盘包括设置为与所述多个外部连接端子之一接触的下凸块下金属化UBM层和设置在所述下UBM层上的上UBM层；
其中，所述下UBM层具有锥形形状，所述锥形形状具有在所述下UBM层的倾斜的侧壁之间所测量的向下减小的水平宽度；并且
其中，所述上UBM层的水平宽度为第一宽度，所述下UBM层的上表面的水平宽度为第二宽度，所述第一宽度等于或小于所述第二宽度。
15.根据权利要求14所述的封装集成电路，其中，所述下UBM层的下表面的水平宽度为第三宽度，所述多个外部连接端子中的每个外部连接端子的水平宽度为第四宽度，所述第一宽度等于或大于所述第三宽度和所述第四宽度中的每一个。
16.根据权利要求15所述的封装集成电路，其中，所述第二宽度和所述第三宽度彼此相差约5微米至约20微米。
17.根据权利要求14所述的封装集成电路，其中，所述上UBM层的上表面具有平坦形状或凹入形状，所述凹入形状在竖直向下方向上朝向所述多个外部连接端子中的至少一个外部连接端子凹陷。
18.根据权利要求14所述的封装集成电路，其中，所述上UBM层的下表面与所述下UBM层的所述上表面完全直接接触。
19.根据权利要求18所述的封装集成电路，其中，所述第一宽度在约150微米至约250微米的范围内；并且其中，所述上UBM层具有约2微米至约8微米的高度。
20.根据权利要求14所述的封装集成电路，其中，所述连接结构均包括选自模制通孔TMV、导电焊料、导电柱和导电凸块中的一个。
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