KR20240030816A - 반도체 패키지 - Google Patents

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KR20240030816A
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layer
redistribution
ubm layer
semiconductor package
disposed
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황현정
김동규
석경림
이현석
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 복수의 도전성 라인, 각각 상기 복수의 도전성 라인 중 적어도 하나와 연결되는 복수의 도전성 비아, 및 각각 상기 복수의 도전성 비아 중 하나와 연결되는 복수의 하면 패드를 포함하는 재배선 층; 상기 재배선 층 상에 배치되는 반도체 칩; 및 상기 재배선 층의 상기 복수의 하면 패드에 부착되는 외부 연결 단자;를 포함하고, 상기 복수의 하면 패드 각각은, 상기 외부 연결 단자와 접촉하는 하부 UBM 층 및 상기 하부 UBM 상에 배치되는 상부 UBM 층을 포함하며, 상기 상부 UBM 층의 수평 폭인 제1 폭은 상기 하부 UBM 층의 상면의 수평 폭인 제2 폭보다 같거나 작은 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 팬 아웃 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화가 요구되고 있다. 또한 모바일용 제품들이 발전함에 따라서 소형화 및 다기능화를 함께 요구되고 있다.
본 발명의 기술적 과제는, 재배선 층의 재배선 절연층의 신뢰성이 향상된 반도체 패키지를 제공하는 데에 있다.
본 발명의 또 다른 기술적 과제는, 재배선 층의 하면 패드의 구조적 신뢰성이 향상된 반도체 패키지를 제공하는 데에 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 복수의 도전성 라인, 각각 상기 복수의 도전성 라인 중 적어도 하나와 연결되는 복수의 도전성 비아, 및 각각 상기 복수의 도전성 비아 중 하나와 연결되는 복수의 하면 패드를 포함하는 재배선 층; 상기 재배선 층 상에 배치되는 반도체 칩; 및 상기 재배선 층의 상기 복수의 하면 패드에 부착되는 외부 연결 단자;를 포함하고, 상기 복수의 하면 패드 각각은, 상기 외부 연결 단자와 접촉하는 하부 UBM 층 및 상기 하부 UBM 상에 배치되는 상부 UBM 층을 포함하며, 상기 상부 UBM 층의 수평 폭인 제1 폭은 상기 하부 UBM 층의 상면의 수평 폭인 제2 폭보다 같거나 작은 것을 특징으로 하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여, 본 발명의 또 다른 기술적 사상은, 복수의 도전성 라인, 각각 상기 복수의 도전성 라인 중 적어도 하나와 연결되는 복수의 도전성 비아, 및 각각 상기 복수의 도전성 비아 중 하나와 연결되는 복수의 하면 패드 및 복수의 재배선 절연층을 포함하는 재배선 층; 상기 재배선 층 상에 배치되는 반도체 칩; 및 상기 재배선 층의 상기 복수의 하면 패드에 부착되는 복수의 외부 연결 단자;를 포함하고, 상기 복수의 하면 패드는 최하단 상기 재배선 절연층에 배치되며, 상기 복수의 도전성 비아 중 어느 하나와 상기 복수의 외부 연결 단자 중 어느 하나의 사이에 배치되고, 상기 복수의 하면 패드는, 상기 외부 연결 단자와 접촉하는 하부 UBM 층 및 상기 하부 UBM 상에 배치되는 상부 UBM 층을 포함하며, 상기 상부 UBM 층의 수평 폭인 제1 폭은 상기 하부 UBM 층의 상면의 수평 폭보다 같거나 작은 것을 특징으로 하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여, 본 발명의 또 다른 기술적 사상은, 복수의 제1 도전성 라인, 각각 상기 복수의 제1 도전성 라인 중 적어도 하나와 연결되는 복수의 제1 도전성 비아, 및 각각 상기 복수의 제1 도전성 비아 중 하나와 연결되는 복수의 제1 하면 패드 및 복수의 하부 재배선 절연층을 포함하는 제1 재배선 층; 상기 제1 재배선 층 상에 배치되는 반도체 칩; 상기 제1 재배선 층 상에 배치되고, 상기 반도체 칩과 수평 방향으로 이격되어 배치되는 연결 구조물; 상기 연결 구조물 상에 배치되고, 복수의 제2 도전성 라인 및 각각 상기 복수의 제2 도전성 라인 중 적어도 하나와 연결되는 복수의 제2 도전성 비아를 포함하는 제2 재배선 층;을 포함하고, 상기 제1 재배선 층의 상기 복수의 제1 하면 패드에 부착되는 복수의 외부 연결 단자;를 포함하고, 상기 복수의 제1 하면 패드는 최하단 상기 하부 재배선 절연층에 배치되며 상기 복수의 제1 도전성 비아 중 어느 하나와 상기 복수의 외부 연결 단자 중 어느 하나의 사이에 배치되고, 상기 복수의 제1 하면 패드 각각은, 상기 복수의 외부 연결 단자와 접촉하는 하부 UBM 층 및 상기 하부 UBM 층 상에 배치되는 상부 UBM 층을 포함하며, 상기 하부 UBM 층은 하부로 갈수록 수평 폭이 증가하는 테이퍼드한 형상을 가지고, 상기 상부 UBM 층의 수평 폭인 제1 폭은 상기 하부 UBM 층의 상면의 수평 폭인 제2 폭보다 같거나 작은 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 재배선 층의 하면 패드의 상부 UBM 층의 수평 폭이 하면 패드의 하부 UBM 층의 수평 폭보다 짧아 하면 패드의 구조적 신뢰성, 및/또는 반도체 패키지가 부착되는 외부 시스템과의 구조적 신뢰성이 향상될 수 있다.
본 발명에 따른 반도체 패키지는, 재배선 층의 하면 패드의 상부 UBM 층의 수평 폭이 하면 패드의 하부 UBM 층의 수평 폭보다 짧아 최하단 재배선 절연층의 수직 두께가 상승해, 재배선 층의 구조적 신뢰성, 및/또는 반도체 패키지를 포함하는 전자 기기의 구조적 신뢰성이 향상될 수 있다.
도 1a은 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도이고, 도 1b는 본 개시의 일 실시예들에 따른 도 1a의 “A” 표시한 영역의 확대 단면도를 나타내는 단면도이다. 도 1c는 본 개시의 일 실시예들에 따른 하부 패드의 저면도이다.
도 2는 본 개시의 일 실시예들에 따른 도 1a의 “A” 영역의 확대 단면도를 나타내는 단면도이다.
도 3는 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도를 나타낸다.
도 4는 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도를 나타낸다.
도 5는 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도를 나타낸다.
도 6a 내지 도 6h는 본 개시의 일 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 8은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 9는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
도 10은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a은 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도이고, 도 1b는 본 개시의 일 실시예들에 따른 도 1a의 “A” 표시한 영역의 확대 단면도를 나타내는 단면도이다. 도 1c는 본 개시의 일 실시예들에 따른 하부 패드의 저면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(1)는 반도체 칩(10), 하부 재배선 층(100), 확장층(expanded layer, 160), 연결 구조물(162) 및 상부 재배선 층(200)을 포함할 수 있다. 확장층(160)은 반도체 칩(10)의 주위를 포위할 수 있다. 하부 재배선 층(100) 상에 반도체 칩(10), 확장층(160) 및 연결 구조물(162) 이 배치된다. 또한, 반도체 칩(10), 확장층(160) 및 연결 구조물(162) 상에 상부 재배선 층(200)이 배치된다. 도 1a에는 반도체 패키지(1)가 한 개의 반도체 칩(10)을 포함하는 것으로 도시되었으나, 이는 예시적인 것으로 이에 한정되지 않는다. 일부 실시예에서, 반도체 패키지(1)는 복수 개의 반도체 칩(10)을 포함할 수 있다.
반도체 패키지(1)는, 하부 재배선 층(100)의 수평 폭 및 수평 면적, 그리고 상부 재배선 층(200)의 수평 폭 및 수평 면적 각각이 반도체 칩(10)이 구성하는 풋프린트(footprint)의 수평 폭 및 수평 면적보다 큰 값을 가지는 팬 아웃 반도체 패키지(Fan Out Semiconductor Package)일 수 있다. 예를 들어, 반도체 패키지(1)가 하나의 반도체 칩(10)을 포함하는 경우, 하부 재배선 층(100)의 수평 폭 및 수평 면적, 및 상부 재배선 층(200)의 수평 폭 및 수평 면적 각각은, 하나의 반도체 칩(10)의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 일부 실시예에서, 하부 재배선 층(100), 및 상부 재배선 층(200)의 수평 폭 및 수평 면적은 동일한 값을 가질 수 있다. 일부 실시예에서, 하부 재배선 층(100), 확장층(160), 및 상부 재배선 층(200) 각각의 서로 대응되는 측벽은 동일 평면(coplanar)을 이룰 수 있다.
반도체 칩(10)은 활성면에 반도체 소자(14)가 형성된 반도체 기판(12), 및 반도체 기판(12)의 활성면에 배치되는 복수의 칩 연결 패드(16)를 포함할 수 있다. 일부 실시예에서, 반도체 패키지(1)가 패키지 온 패키지(PoP, Package-on-Package)의 하부 패키지인 경우, 반도체 패키지(1), 반도체 칩(10), 반도체 기판(12), 반도체 소자(14), 및 칩 연결 패드(16) 각각은 제1 반도체 패키지, 제1 반도체 칩, 제1 반도체 기판, 제1 반도체 소자, 및 제1 칩 연결 패드 또는 하부 반도체 패키지, 하부 반도체 칩, 하부 반도체 기판, 하부 반도체 소자, 및 하부 칩 연결 패드 라 호칭할 수 있다.
반도체 기판(12)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(12)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 반도체 기판(12)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
반도체 기판(12)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자(14)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(12)의 상기 도전 영역에 전기적으로 연결될 수 있다. 반도체 소자(14)는 상기 복수의 개별 소자 중 적어도 두 개, 또는 상기 복수의 개별 소자와 반도체 기판(12)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
반도체 칩(10)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 일부 실시예에서, 반도체 패키지(1)가 반도체 칩(10)을 복수 개 포함하는 경우, 복수의 반도체 칩(10) 중 일부 개는 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다.
반도체 칩(10)은 하부 재배선 층(100) 상에 플립 칩 방식으로 실장될 수 있다. 즉, 반도체 칩(10)은 반도체 기판(12)의 상기 활성면이 하부 재배선 층(100)을 향하도록, 하부 재배선 층(100) 상에 실장될 수 있다.
반도체 소자(14)와 전기적으로 연결되는 반도체 칩(10)의 복수의 칩 연결 패드(16)는 하부 재배선 층(100)과 전기적으로 연결될 수 있다. 복수의 제1 상면 패드(125) 중 일부 개와 복수의 칩 연결 패드(16) 사이에는 복수의 칩 연결 단자(18)가 배치되어, 반도체 칩(10)과 하부 재배선 층(100)의 복수의 제1 재배선 패턴(120)을 전기적으로 연결할 수 있다. 예를 들면, 복수의 칩 연결 단자(18)는 솔더볼, 또는 범프일 수 있다.
하부 재배선 층(100)은 하부 배선 구조물, 제1 배선 구조물 및/또는 제1 재배선 층이라고도 호칭할 수 있고, 상부 재배선 층(200)은 상부 배선 구조물, 제2 배선 구조물 및/또는 제2 재배선 층이라고도 호칭할 수 있다.
하부 재배선 층(100)은 반도체 칩(10), 확장층(160) 및 연결 구조물(162)의 하부에 배치되고, 반도체 칩(10)의 복수의 칩 연결 패드(16)를 외부 영역으로 재배선 할 수 있다. 좀 더 구체적으로, 하부 재배선 층(100)은 하부 재배선 절연층(110) 및 복수의 제1 재배선 패턴(120)을 포함할 수 있다.
하부 재배선 절연층(110)은 절연성 물질, 예컨대, PID(Photo-Imageable Dielectric) 수지로 형성될 수 있고, 감광성 폴리 이미드(photosensitive polyimide) 및/또는 무기 필러를 더 포함할 수도 있다. 하부 재배선 절연층(110)은 제1 재배선 패턴(120)의 다중 층 구조에 따라 다중 층 구조를 가질 수 있다. 다만, 도 1a에서 편의상 하부 재배선 절연층(110)은 네 층 구조로 도시되고 있다. 하부 재배선 절연층(110)이 다중 층 구조를 갖는 경우, 하부 재배선 절연층(110)은 동일한 하나의 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
예를 들어, 복수의 하부 재배선 절연층(110)은 외부 연결 단자(150)에서 수직 방향(Z 방향)으로 멀어지는 순서대로 각각 제1 내지 제4 하부 재배선 절연층(110L1, 110L2, 110L3, 110L4)로 호칭될 수 있다. 제1 하부 재배선 절연층(110L1)은 최하단 하부 재배선 절연층(110L1)으로 호칭될 수 있다.
복수의 제1 재배선 패턴(120)은 반도체 패키지(1)의 내부에서 전기적인 신호 및/또는 열을 전달할 수 있다. 복수의 제1 재배선 패턴(120)은 복수의 제1 하면 패드(124), 복수의 제1 상면 패드(125), 복수의 제1 재배선 라인 패턴(126) 및 복수의 제1 도전성 비아(128)를 포함할 수 있다. 예를 들면, 복수의 제1 재배선 패턴(120)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다.
복수의 제1 하면 패드(124)는 하부 재배선 층(100)의 하부에 배치되며, 하부 재배선 층(100)과 외부 연결 단자(150)를 전기적으로 연결시킬 수 있다. 복수의 제1 하면 패드(124)의 하면은 외부 연결 단자(150)와 직접적으로 접촉할 수 있고, 복수의 제1 하면 패드(124)의 상면 상에 복수의 제1 도전성 비아가 배치될 수 있다. 예를 들어, 복수의 제1 하면 패드(124)의 상에 복수의 최하단 제1 도전성 비아(128L)가 배치될 수 있다.
본 명세서에서, 어떤 구성요소의 하면은 외부 연결 단자(150)와 수직 방향(Z 방향)으로 가장 가까운 면을 의미할 수 있고, 어떤 구성요소의 상면은 상기 하면에 반대되는 면을 의미할 수 있다.
복수의 제1 하면 패드(124) 각각은 상부 UBM 층(121) 및 하부 UBM 층(122)을 포함할 수 있다. 상부 UBM 층(121)은 제2 하부 재배선 절연층(110L2)에 배치될 수 있고, 하부 UBM 층(122)은 제1 하부 재배선 절연층(110L1)에 배치될 수 있다. 즉, 상부 UBM 층(121) 및 하부 UBM 층(122) 각각은 서로 다른 하부 재배선 절연층(110)에 배치될 수 있고, 하부 UBM 층(122)은 최하단 하부 재배선 절연층(110L1)에 배치될 수 있다.
상부 UBM 층(121)의 상면 상에는 복수의 제1 도전성 비아(128) 중 적어도 어느 하나의 제1 도전성 비아(128)가 배치될 수 있고, 상부 UBM 층(121)의 하면은 하부 UBM 층(122)의 상면과 직접적으로 접촉할 수 있다. 하부 UBM 층(122)의 상면은 상부 UBM 층(121)의 하면과 직접적으로 접촉할 수 있고, 하부 UBM 층(122)의 하면은 외부 연결 단자(150)의 상면과 직접적으로 접촉할 수 있다. 상부 UBM 층(121)의 상면 상에 배치되는 제1 도전성 비아(128)는 최하단 제1 도전성 비아(128L)라 칭할 수 있다.
상부 UBM 층(121)은 제1 수평 방향(X 방향)으로 제1 폭(W1)을 가질 수 있고, 하부 UBM 층(122)의 상면은 제1 수평 방향(X 방향)으로 제2 폭(W2)을 가지며, 하부 UBM 층(122)의 하면은 제1 수평 방향(X 방향)으로 제3 폭(W3)을 가질 수 있다. 수직 단면도에서, 상부 UBM 층(121)은 대략 직사각형 형상을 가질 수 있다. 수직 단면도에서, 하부 UBM 층(122)의 제2 폭(W2)은 제3 폭(W3) 보다 더 넓은 역 사다리꼴 형상을 가질 수 있다. 제2 폭(W2)은 제3 폭(W3) 보다 약 5 마이크로미터 내지 약 15 마이크로미터 더 넓을 수 있다. 제1 폭(W1)은 제2 폭(W2) 보다는 작고, 제3 폭(W3)보다는 클 수 있다. 예를 들어, 제1 폭(W1)의 범위는 약 180 마이크로미터 내지 약 220 마이크로미터일 수 있다. 상부 UBM 층(121) 및 하부 UBM 층(122)은 일체로 형성되어, 각각의 중심은 수직 방향(Z 방향)으로 정렬될 수 있다.
상부 UBM 층(121)의 측벽은 하부 UBM 층(122)의 상면의 측벽 및 하부 UBM 층(122)의 하면의 측벽 각각과 수직 방향(Z 방향)으로 정렬되지 않을 수 있다. 또한, 상부 UBM 층(121)의 측벽은 하부 UBM 층(122)의 상면의 측벽보다 수평 방향(X 방향 및/또는 Y 방향)으로 하부 UBM 층(122)의 상면의 내측에 배치될 수 있다. 상부 UBM 층(121)의 측벽은 하부 UBM 층(122)의 경사면과 수직 방향(Z 방향)으로 정렬될 수 있다.
하부 UBM 층(122)의 측벽에는 씨드 층(123)이 개재될 수 있다. 즉, 하부 UBM 층(122)의 측벽과 최하단 하부 재배선 절연층(110L1) 사이에는 씨드 층(123)이 개재될 수 있다. 반면, 상부 UBM 층(121)의 측벽에는 씨드 층(123)이 개재되지 않을 수 있다. 또한, 상부 UBM 층(121)의 하면 전체는 하부 UBM 층(122)의 상면과 직접적으로 접촉할 수 있다. 상부 UBM 층(121)의 측벽 및 하면 각각은 씨드 층(123)과 접촉하지 않을 수 있다.
상부 UBM 층(121)의 상면은 대략 평평한(flat) 형상을 가질 수 있다. 상부 UBM 층(121) 상에 배치되는 제1 도전성 비아(128) 사이에는 씨드 층(123)이 개재될 수 있다. 상부 UBM 층(121) 상에 배치되는 제1 도전성 비아(128)의 하면은 대략 평평한 형상을 가질 수 있다. 복수의 제1 도전성 라인 패턴(126) 각각의 하면의 일부에는 씨드 층(123)이 개재될 수 있다.
상부 UBM 층(121)의 수직 방향(Z 방향) 두께인 제1 두께(T1)는 하부 UBM 층(122)의 수직 방향(Z 방향) 두께인 제2 두께(T2)와 대략 유사할 수 있다. 제1 두께(T1) 및/또는 제2 두께(T2)의 범위는 약 3 마이크로미터 내지 약 7 마이크로미터일 수 있다.
제2 두께(T2)는 최하단 하부 재배선 절연층(110L1)의 수직 방향(Z 방향) 두께와 대략 유사할 수 있다. 즉, 최하단 하부 재배선 절연층(110L1)의 수직 방향(Z 방향) 두께의 범위는 약 3 마이크로미터 내지 약 7 마이크로미터일 수 있다.
최하단 하부 재배선 절연층(110L1)을 제외한, 복수의 하부 재배선 절연층(110) 각각의 수직 두께는, 제2 두께(T2) 보다 더 두꺼울 수 있다. 즉, 최하단 하부 재배선 절연층(110L1)은 복수의 하부 재배선 절연층(110) 중 가장 얇은 수직 두께를 가질 수 있다.
복수의 제1 상면 패드(125)는 하부 재배선 층(100)의 상부에 배치되며, 하부 재배선 층(100)과 반도체 칩(10) 및/또는 연결 구조물(162)을 전기적으로 연결시킬 수 있다. 복수의 제1 상면 패드(125)는 제4 하부 재배선 절연층(110L4) 상에 배치될 수 있다. 복수의 제1 상면 패드(125)의 하면은 복수의 제1 도전성 비아(128) 중 일부 개의 제1 도전성 비아(128)의 상면과 직접적으로 접촉할 수 있고, 복수의 제1 상면 패드(125)의 상면은 복수의 칩 연결 패드(16) 및/또는 복수의 연결 구조물(162) 각각의 하면과 직접적으로 접촉할 수 있다.
감광성 절연재료가 노광 공정 및 현상 공정을 거쳐, 복수의 제1 재배선 라인 패턴(126) 및 복수의 제1 도전성 비아(128)가 제작될 수 있다. 일부 실시 예에서, 복수의 제1 재배선 패턴(120)은 티타늄, 티타늄 질화물 및/또는 티타늄 텅스텐을 포함하는 씨드(seed) 층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 제1 재배선 라인 패턴(126)은 하부 재배선 절연층(110)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 제1 도전성 비아(128)는 적어도 하나의 하부 재배선 절연층(110)을 관통하여 복수의 제1 재배선 라인 패턴(126) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시예에서, 복수의 제1 재배선 라인 패턴(126) 중 적어도 일부 개는 복수의 제1 도전성 비아(128) 중 일부 개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 제1 재배선 라인 패턴(126)과 제1 재배선 라인 패턴(126)의 상면과 접하는 제1 도전성 비아(128)는 일체를 이룰 수 있다.
복수의 제1 재배선 라인 패턴(126) 및 복수의 제1 도전성 비아(128)로 이루어지는 복수의 제1 재배선 패턴(120)은 도금 방법으로 형성될 수 있다. 예를 들면, 복수의 제1 재배선 패턴(120)은 이머젼 도금, 무전해 도금, 또는 전기 도금과 같은 도금 방법으로 형성될 수 있다.
제1 도전성 비아(128)는 반도체 패키지(1) 내부에서 전기적인 신호 및/또는 열을 전달하도록 구성될 수 있다. 제1 도전성 비아(128)는 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 감광성 절연재료가 노광 공정 및 현상 공정을 거쳐, 상기 제1 도전성 비아(128)가 제작될 수 있다.
일부 실시예에서, 복수의 제1 도전성 비아(128)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼된(tapered) 형상을 가질 수 있다. 즉, 복수의 제1 도전성 비아(128)는 반도체 칩(10)으로부터 수직 방향(Z 방향)으로 멀어지면서 수평 폭이 좁아질 수 있다.
제1 하면 패드(124)의 하면 상에는 외부 연결 패드(도시 생략)가 형성되고, 상기 외부 연결 패드 상에 외부 연결 단자(150)가 배치될 수 있다. 외부 연결 단자(150)는 하부 재배선 층(100)의 복수의 제1 재배선 패턴(120)을 통해 반도체 칩(10)에 전기적으로 연결될 수 있다. 외부 연결 단자(150)는 반도체 패키지(1)를 반도체 패키지(1)가 실장 되는 전자기기의 메인보드 등에 연결하도록 구성될 수 있다. 상기 외부 연결 패드는 도전성 물질, 예를 들어 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
외부 연결 단자(150)는 제1 수평 방향(X 방향)으로 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 하부 UBM 층(122)의 제3 폭(W3)과 같거나 작을 수 있다. 즉, 상부 UBM 층(121)의 제1 폭(W1)은 제3 폭(W3) 및 제4 폭(W4) 각각보다 더 넓을 수 있다.
최하단 제1 도전성 비아(128L)는 제1 수평 방향(X 방향)으로 제5 폭(W5)을 가질 수 있다. 제5 폭(W5)의 범위는 약 20 마이크로미터 내지 약 200 마이크로미터일 수 있다. 최하단 제1 도전성 비아(128L)의 수평 폭은 최하단 제1 도전성 비아(128L)를 제외한 제1 도전성 비아(128)의 수평 폭보다 같거나 클 수 있다.
도면에 도시되지는 않았으나, 복수의 최하단 제1 도전성 비아(128L)는 하나의 상부 UBM 층(121) 상에 배치될 수 있다. 즉, 복수의 최하단 제1 도전성 비아(128L)는 하나의 상부 UBM 층(121)과 수직 방향(Z 방향)으로 정렬될 수 있다.
도 1a에 도시된 바와 같이, 외부 연결 단자(150)는 반도체 칩(10)의 하면에 대응하는 부분과 하면에서 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 외부로 확장된 부분 상에 배치될 수 있다. 결국, 하부 재배선 층(100)은 반도체 칩(10)의 하면보다 더 넓은 부분에 상기 외부 연결 패드로서 재배치하는 기능을 할 수 있다.
하부 재배선 층(100)은 상면에 배치되는 제1 상면 솔더 레지스트 층(132)을 더 포함할 수 있다. 제1 상면 솔더 레지스트 층(132)은 적어도 하나의 하부 재배선 절연층(110)의 상면을 덮으며, 제1 상면 패드(125)를 노출시킬 수 있다. 일부 실시예에서, 제1 상면 솔더 레지스트 층(132)은, 솔더 마스크 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 적어도 하나의 하부 재배선 절연층(110)의 상면, 및 하면 상에 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다. 다른 일부 실시예에서, 제1 상면 솔더 레지스트 층(132)은 적어도 하나의 하부 재배선 절연층(110)의 상면 상에 감광성 솔더 레지스트를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
확장층(160)은, 복수의 연결 구조물(162), 복수의 연결 구조물(162) 및 반도체 칩(10)을 감싸는 충전 부재(164)를 포함할 수 있다. 복수의 연결 구조물(162)은 반도체 칩(10)과 수평 방향(X 방향 및/또는 Y 방향)으로 이격되며, 반도체 칩(10)의 주위에 배치될 수 있다. 복수의 연결 구조물(162)은 충전 부재(164)를 관통하여 하부 재배선 층(100)과 상부 재배선 층(200) 사이를 전기적으로 연결할 수 있다. 복수의 연결 구조물(162) 각각의 상단 및 하단은 상부 재배선 층(200)의 복수의 제2 도전성 비아(228) 중 어느 하나 및 하부 재배선 층(100)의 복수의 제1 상면 패드(125) 중 어느 하나와 접하여 연결될 수 있다.
복수의 연결 구조물(162) 각각은, TMV(Through Mold Via), 도전성 솔더, 도전성 필라, 또는 적어도 하나의 도전성 범프로 이루어질 수 있다. 일부 실시예에서, 복수의 연결 구조물(162) 각각은, 하부 재배선 층(100)의 복수의 제1 상면 패드(125) 중 어느 하나에 부착되도록 형성된 하측 부분과 상부 재배선 층(200)의 복수의 제2 도전성 비아(228) 중 어느 하나에 부착되도록 형성된 상측 부분이, 열에 의하여 리플로우(reflow)되어 일체를 이루도록 솔더링(soldering)되어 형성할 수 있다. 충전 부재(164)는 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
상부 재배선 층(200)은 상부 재배선 절연층(210) 및 제2 재배선 패턴(220)을 포함할 수 있다. 또한, 제2 재배선 패턴(220)은 제2 상면 패드(224), 제2 재배선 라인 패턴(226) 및 제2 도전성 비아(228)를 포함할 수 있다. 상부 재배선 절연층(210), 제2 상면 패드(224), 제2 재배선 라인 패턴(226) 및 제2 도전성 비아(228) 각각은 제1 재배선 절연층(210), 제1 상면 패드(125), 제1 재배선 라인 패턴(126) 및 제1 도전성 비아(128) 각각과 실질적으로 유사한 바, 자세한 설명은 생략한다.
상부 재배선 층(200)은 상면에 배치되는 제2 상면 솔더 레지스트 층(232)을 더 포함할 수 있다. 제2 상면 솔더 레지스트 층(232)은 제1 상면 솔더 레지스트 층(132)과 실질적으로 동일할 수 있다.
종래의 반도체 패키지의 하부 재배선 층의 제1 하면 패드는 상부 UBM 층의 수평 폭이 하부 UBM 층의 수평 폭보다 좁아, 하부 재배선 층의 하부에서 발생되는 응력(stress)이 제1 하부 재배선 절연층과 제2 하부 재배선 절연층의 경계면을 따라 전달되었다. 또한, 제1 하부 재배선 절연층이 나머지 복수의 하부 재배선 절연층 각각의 두께보다 얇아, 응력에 대한 저향력이 상대적으로 낮았다. 따라서, 종래의 반도체 패키지의 신뢰성이 상대적으로 낮았다.
반면, 본 개시의 반도체 패키지(1)는 상부 UBM 층(121)의 수평 폭이 하부 UBM 층(122)의 수평 폭보다 좁아, 반도체 패키지(1)의 하부에서 발생한 응력이 최하단 하부 재배선 절연층(110L1) 상의 경계면을 따라 전파되지 않는다. 따라서, 본 개시의 반도체 패키지(1)는 응력에 대한 상대적으로 높은 저항력을 가질 수 있다. 즉, 본 개시의 반도체 패키지(1)의 신뢰성이 상대적으로 높다.
도 2는 본 개시의 일 실시예들에 따른 도 1a의 “A” 영역의 확대 단면도를 나타내는 단면도이다. 도 2의 제1 하면 패드(124a)는 상부 UBM 층(121a) 및 하부 UBM 층(122)을 포함할 수 있다. 도 2의 하부 UBM 층(122)은 도 1b의 하부 UBM 층(122)과 실질적으로 동일한 바, 여기서는 상부 UBM 층(121a)에 대해서만 서술한다.
도 2를 참조하면, 상부 UBM 층(121a)의 상면은 평평하지 않고, 수직 하 방향으로 오목한 형상을 가질 수 있다. 즉, 상부 UBM 층(121a)의 상면은 외부 연결 단자(150) 방향으로 함몰된 오목한 형상을 가질 수 있다. 상부 UBM 층(121a) 상에 배치되는 최하단 제1 도전성 비아(128La)의 하면 역시 수직 하 방향으로 볼록한 형상을 가질 수 있다. 즉, 상부 UBM 층(121a) 상에 배치되는 최하단 제1 도전성 비아(128La)의 하면은 외부 연결 단자(150) 방향으로 돌출된 볼록한 형상을 가질 수 있다.
도 3는 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도를 나타낸다.
도 3를 참조하면, 반도체 패키지(2)는 하부 재배선 층(100), 연결 구조물(162a) 및 상부 재배선 층(200a)을 포함할 수 있다. 또한, 반도체 패키지(2)는 상부 재배선 층(200c)의 상면 및 하면 각각에 배치되는 제2 상면 솔더 레지스트 층(232) 및 제2 하면 솔더 레지스트 층(234)을 포함할 수 있다.
제2 상면 솔더 레지스트 층(232)은 제2 상면 패드(224)를 감싸 보호할 수 있고, 제2 하면 솔더 레지스트 층(234)은 제2 하면 패드(222)를 감싸 보호할 수 있다. 제2 상면 솔더 레지스트 층(232) 및 제2 하면 솔더 레지스트 층(234)은 제2 솔더 레지스트 층(230)을 구성할 수 있다.
또한, 반도체 칩(10)과 하부 재배선 층(100) 사이에는 복수의 칩 연결 단자(18)를 감싸는 언더필층(50)이 개재될 수 있다. 언더필층(50)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예에서, 언더필층(50)은 반도체 칩(10)의 측벽의 적어도 일부분을 덮을 수 있다.
예를 들어, 복수의 연결 구조물(162) 각각은, 도전성 솔더를 포함할 수 있다. 또한, 상부 재배선 층(200a)은 복수의 제2 하면 패드(222), 복수의 제2 상면 패드(224), 복수의 제2 도전성 라인 패턴(226) 및 복수의 제2 도전성 비아(228)를 포함할 수 있다. 복수의 연결 구조물(162) 각각은 상부 재배선 층(200a)의 복수의 제2 하면 패드(222)와 직접적으로 접촉하여 물리적 및/또는 전기적으로 연결될 수 있다.
도 4는 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도를 나타낸다.
도 4를 참조하면, 반도체 패키지(3)는 하부 재배선 층(100a), 연결 구조물(162) 및 상부 재배선 층(200b)을 포함할 수 있다. 하부 재배선 층(100a)은 복수의 제1 하면 패드(124), 복수의 제1 도전성 라인 패턴(126) 및 복수의 제1 도전성 비아(128)를 포함할 수 있다.
예를 들어, 복수의 연결 구조물(162) 각각은, ETS(Embedded Trace Substrate)의 동박일 수 있다. 도 4에서는 복수의 연결 구조물(162) 각각이 예시적으로 세 개의 층을 갖는 구조를 도시하였지만, 이는 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 당업계의 통상의 기술자는 여기에 기술된 바에 기초하여, 한 개 내지 두 개 또는 네 개 이상의 층을 갖는 ETS를 사용할 수 있다.
ETS의 동박을 연결 구조물(162)로 선택한 경우, 반도체 패키지(3)는 추가로 몰딩 층(170)을 포함할 수 있다. 몰딩 층(170)의 상면에는 상부 재배선 층(200b)이 형성될 수 있다. 상부 재배선 층(200b)은 ETS 동박과 전기적으로 연결하기 위한 다층의 구리 배선을 포함할 수 있다. 상부 재배선 층(200b)은 복수의 제2 상면 패드(224) 및 복수의 제2 도전성 비아(228)를 포함할 수 있다.
반도체 칩(10)의 칩 패드(16) 및 연결 구조물(162)은 하부 재배선 층(100a)의 일부와 직접 접촉하여 연결될 수 있다. 예를 들어, 반도체 칩(10)의 칩 패드(16) 및 연결 구조물(162)은 복수의 제1 도전성 비아(128) 중 일부 개의 제1 도전성 비아(128)와 직접 접촉하여 연결될 수 있다.
도 5는 본 개시의 일 실시예들에 따른 반도체 패키지의 단면도를 나타낸다.
도 5를 참조하면, 반도체 패키지(4)는 하부 재배선 층(100a), 연결 구조물(162b) 및 상부 재배선 층(200)을 포함할 수 있다.
하부 재배선 층(100a)은 복수의 제1 하면 패드(124), 복수의 제1 도전성 라인 패턴(126) 및 복수의 제1 도전성 비아(128)를 포함할 수 있다.
반도체 칩(10)의 칩 패드(16) 및 연결 구조물(162)은 하부 재배선 층(100a)의 일부와 직접 접촉하여 연결될 수 있다. 예를 들어, 반도체 칩(10)의 칩 패드(16) 및 연결 구조물(162)은 복수의 제1 도전성 비아(128) 중 일부 개의 제1 도전성 비아(128)와 직접 접촉하여 연결될 수 있다.
도 6a 내지 도 6h는 본 개시의 일 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 6a를 참조하면, 지지 캐리어(600) 상에 예비 제1 하부 재배선 절연층(도시 생략)을 부착하고, 제1 오프닝(OP1)을 형성하여 제1 하부 재배선 절연층(110L1)이 형성될 수 있다. 제1 오프닝(OP1)은 제1 오프닝(OP1)의 상면의 폭이 제1 오프닝(OP1)의 하면의 폭보다 넓은 역 사다리꼴 형상을 가질 수 있다. 제1 오프닝(OP1)에 추후 하부 UBM 층(도 1b의 122)이 형성될 수 있다.
또한, 제1 하부 재배선 절연층(110L1) 상에 씨드 층(123)을 도포할 수 있다. 상기 씨드 층(123)상에 금속 또는 금속의 합금이 적층되어 제1 재배선 패턴(도 1a의 120)이 형성될 수 있다.
도 6b를 참조하면, 제1 하부 재배선 절연층(110L1) 상에 포토 레지스트 층(610)을 도포할 수 있다. 포토 레지스트 층(610)의 일 측벽은 제1 하부 재배선 절연층(110L1)의 측벽과 수직 방향(Z 방향)으로 정렬될 수 있다. 포토 레지스트 층(610)의 다른 일 측벽은 제1 오프닝(OP1)과 수직 방향(Z 방향)으로 중첩될 수 있다. 좀 더 자세하게, 상기 포토 레지스트 층(610)의 다른 일 측벽은 제1 오프닝(OP1)의 경사면과 수직 방향(Z 방향)으로 정렬될 수 있다. 또한, 상기 포토 레지스트 층(610)의 다른 일 측벽은 제1 오프닝(OP1)의 하면과 수직 방향(Z 방향)으로 정렬되지 않을 수 있다. 상기 포토 레지스트 층(610)의 다른 일 측벽은 제1 오프닝(OP1)의 하면의 측벽 및 제1 오프닝(OP1)의 상면의 측벽 사이와 수직 방향(Z 방향)으로 정렬될 수 있다.
도 6c를 참조하면, 상기 제1 오프닝(OP1) 및 포토 레지스트 층(도 6b의 610)에 의해 정의되는 공간에 상부 UBM 층(121) 및 하부 UBM 층(122)을 형성할 수 있다. 상부 UBM 층(121) 및 하부 UBM 층(122)은 씨드 층(123) 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다. 상부 UBM 층(121) 및 하부 UBM 층(122)이 형성된 이후, 포토 레지스트 층(도 6b의 610)을 에칭하여, 제1 하부 재배선 절연층(110L1)이 형성될 수 있다. 제1 하부 재배선 절연층(110L1)의 최상면에는 씨드 층(123)이 배치되지 않을 수 있다.
도 6c에 도시되지는 않았지만, 상부 UBM 층(도 2의 121a)의 상면이 수직 하 방향으로 함몰된 오목한 형상을 갖도록 형성하는 경우, 도 2의 제1 하면 패드(도 2의 124a)가 형성될 수 있다.
도 6d를 참조하면, 제1 하부 재배선 절연층(110L1) 상에, 제1 하부 재배선 절연층(110L1)의 상면, 하부 UBM 층(122)의 상면의 일부, 상부 UBM 층(121)의 측벽 및 상부 UBM 층(121)의 상면을 덮는 예비 제2 하부 재배선 절연층(도시 생략)를 부착할 수 있다. 상기 예비 제2 하부 재배선 절연층의 수직 방향(Z 방향) 두께는 제1 하부 재배선 절연층(110L1)의 수직 방향(Z 방향) 두께보다 두꺼울 수 있다.
그 후, 상기 예비 제2 하부 재배선 절연층에 상부 UBM 층(121)의 상면의 일부를 노출시키는 제2 오프닝(OP2)을 형성하여 제2 하부 재배선 절연층(110L2)이 형성될 수 있다. 제2 오프닝(OP2)은 제2 오프닝(OP2)의 상면의 폭이 제2 오프닝(OP2)의 하면의 폭보다 넓은 역 사다리꼴 형상을 가질 수 있다. 제2 오프닝(OP2)에 추후 제1 도전성 비아(도 1b의 128)가 형성될 수 있다.
도 6e를 참조하면, 제2 하부 재배선 절연층(110L2)의 상면 및 내측벽, 및 외부로 노출된 상부 UBM 층(121)의 상면을 따라, 씨드 층(123)이 도포될 수 있다. 상기 씨드 층(123) 상에 금속 또는 금속의 합금이 적층되어 제1 재배선 패턴(도 1a의 120)이 형성될 수 있다.
도 6f를 참조하면, 제2 하부 재배선 절연층(110L2) 상에 포토 레지스트 층(610)을 도포할 수 있다. 제2 포토 레지스트 층(620)의 일 측벽은 제2 하부 재배선 절연층(110L2)의 측벽과 수직 방향(Z 방향)으로 정렬될 수 있다. 제2 포토 레지스트 층(620)의 다른 일 측벽은 제2 오프닝(OP2)과 수직 방향(Z 방향)으로 중첩되지 않을 수 있다.
도 6g를 참조하면, 상기 제2 오프닝(OP2) 및 제2 포토 레지스트 층(도 6f의 620)에 의해 정의되는 공간에 제1 도전성 라인 패턴(126) 및 제1 도전성 비아(128)를 형성할 수 있다. 제1 도전성 라인 패턴(126) 및 제1 도전성 비아(128)는 씨드 층(123) 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다. 제1 도전성 라인 패턴(126) 및 제1 도전성 비아(128)가 형성된 이후, 제2 포토 레지스트 층(도 6f의 620)을 에칭하여, 제2 하부 재배선 절연층(110L2)이 형성될 수 있다. 제2 하부 재배선 절연층(110L2)의 최상면의 일부에는 씨드 층(123)이 배치되고, 제2 하부 재배선 절연층(110L2)의 최상면의 나머지 일부에는 씨드 층(123)이 배치되지 않을 수 있다. 제1 도전성 비아(128)와 수직 방향(Z 방향)으로 중첩되는 제2 하부 재배선 절연층(110L2)의 최상면에는 씨드 층(123)이 배치될 수 있고, 제1 도전성 비아(128)와 수직 방향(Z 방향)으로 중첩되지 않는 제2 하부 재배선 절연층(110L2)의 최상면에는 씨드 층(123)이 배치되지 않을 수 있다.
제1 하부 재배선 절연층(110L1)의 수직 방향(Z 방향) 두께인 제3 두께(T3)는 제2 하부 재배선 절연층(110L2)의 수직 방향(Z 방향) 두께인 제4 두께(T4)보다 얇을 수 있다. 예를 들어, 제3 두께(T3)는 약 3 마이크로미터 내지 약 7 마이크로미터일 수 있고, 제3 두께(T3)는 약 6 마이크로미터 내지 약 14 마이크로미터일 수 있다.
도 6h를 참조하면, 도 6g의 결과물 상에, 도 6d 내지 도 6g 공정을 복수회 반복하여, 하부 재배선 층(100)을 형성할 수 있다. 하부 재배선 층(100)의 제1 하면 패드(124)는 상부 UBM 층(121)의 수평 폭이 하부 UBM 층(122)의 수평 폭 보다 좁을 수 있다.
도 7 내지 도 10은 본 발명의 일 실시예들에 따른 반도체 패키지를 가지는 패키지 온 패키지의 단면도들이다.
도 7를 참조하면, 패키지 온 패키지(1000)는 제1 반도체 패키지(1) 상에 적층되는 제2 반도체 패키지(400)를 포함한다. 제1 반도체 패키지(1)는 하부 반도체 패키지일 수 있고, 제2 반도체 패키지(400)는 상부 반도체 패키지일 수 있다. 제1 반도체 패키지(1), 제1 반도체 칩(10), 제1 반도체 기판(12), 제1 반도체 소자(14), 제1 칩 연결 패드(16) 및 제1 칩 연결 단자(18) 각각은 도 1a 내지 도 1c를 통하여 설명한 반도체 패키지(1), 반도체 칩(10), 반도체 기판(12), 반도체 소자(14), 칩 연결 패드(16) 및 칩 연결 단자(18) 각각과 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
제2 반도체 패키지(400)는 적어도 하나의 제2 반도체 칩(40)을 포함할 수 있다. 제2 반도체 패키지(400)는 제2 상면 솔더 레지스트 층(232)에 의하여 덮이지 않고 노출되는 제1 반도체 패키지(1)의 복수의 제2 상면 패드(224)에 부착되는 복수의 패키지 연결 단자(550)를 통하여 제1 반도체 패키지(1)와 전기적으로 연결될 수 있다. 또한, 복수의 패키지 연결 단자(550)는 제1 연결 패드(222-1)와 직접 접촉하여 전기적으로 연결될 수 있다.
제2 반도체 칩(40)은 활성면에 제2 반도체 소자(44)가 형성된 제2 반도체 기판(42), 및 제2 반도체 기판(42)의 활성면에 배치되는 복수의 제2 칩 연결 패드(46)를 포함할 수 있다. 제2 반도체 기판(42), 제2 반도체 소자(44), 및 제2 칩 연결 패드(46) 각각은 도 1a 내지 도 1c를 통하여 설명한 반도체 기판(12), 반도체 소자(14), 및 칩 연결 패드(16) 각각과 대체로 유사한 바, 중복되는 설명은 생략하도록 한다.
적어도 하나의 제2 반도체 칩(40)은 메모리 반도체 칩일 수 있다. 제2 반도체 칩(40)은 예를 들면, 디램 칩, 에스 램 칩, 플래시 메모리 칩, 이이피롬 칩, 피램 칩, 엠램 칩, 또는 알램 칩일 수 있다.
도 7에는 제2 반도체 패키지(400)가 가지는 적어도 하나의 제2 반도체 칩(40)이 패키지 베이스 기판(500) 상에 플립 칩 방식으로 실장된 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 패키지 온 패키지(1000)는, 적어도 하나의 제2 반도체 칩(40)을 포함하고 제1 반도체 패키지(1)와 전기적으로 연결되기 위하여 하측에 패키지 연결 단자(550)가 부착될 수 있는 모든 형태의 반도체 패키지를 상부 반도체 패키지로 포함할 수 있다.
패키지 베이스 기판(500)은 베이스 보드층(510), 및 베이스 보드층(510)의 상면 및 하면에 배치되는 복수의 보드 패드(520)를 포함할 수 있다. 복수의 보드 패드(520)는 베이스 보드층(510)의 상면에 배치되는 복수의 보드 상면 패드(522) 및 하면에 배치되는 복수의 보드 하면 패드(524)로 이루어질 수 있다. 일부 실시예에서, 패키지 베이스 기판(500)은 인쇄회로기판일 수 있다. 예를 들면, 패키지 베이스 기판(500)은 멀티 레이어 인쇄 회로 기판일 수 있다. 베이스 보드층(510)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(510)의 상면과 하면에는, 복수의 보드 패드(520)를 노출시키는 보드 솔더 레지스트층(530)이 형성될 수 있다. 보드 솔더 레지스트층(530)은 베이스 보드층(510)의 상면을 덮으며 복수의 보드 상면 패드(522)를 노출시키는 상면 보드 솔더 레지스트층(532) 및 베이스 보드층(510)의 하면을 덮으며 복수의 보드 하면 패드(524)를 노출시키는 하면 보드 솔더 레지스트층(534)을 포함할 수 있다.
패키지 베이스 기판(500)은, 베이스 보드층(510)의 내부에서 복수의 보드 상면 패드(522)와 복수의 보드 하면 패드(524) 사이를 전기적으로 연결하는 보드 배선(540)을 포함할 수 있다. 보드 배선(540)은 보드 배선 라인 및 보드 배선 비아로 이루어질 수 있다. 보드 배선(540)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리로 이루어질 수 있다. 일부 실시예에서, 보드 배선(540)은 베이스 보드층(510)의 상면과 상면 보드 솔더 레지스트층(532) 사이, 및/또는 베이스 보드층(510)의 하면과 하면 보드 솔더 레지스트층(534) 사이에도 배치될 수 있다.
복수의 보드 상면 패드(522)는 제2 반도체 칩(40)과 전기적으로 연결될 수 있다. 예를 들면, 제2 반도체 칩(40)의 복수의 제2 칩 연결 패드(46)와 패키지 베이스 기판(500)의 복수의 보드 상면 패드(522) 사이에는 복수의 제2 칩 연결 단자(48)가 배치되어, 제2 반도체 칩(40)과 패키지 베이스 기판(500)을 전기적으로 연결할 수 있다. 일부 실시예에서, 제2 반도체 칩(40)과 패키지 베이스 기판(500) 사이에는 복수의 제2 칩 연결 단자(48)를 감싸는 제2 언더필층(450)이 개재될 수 있다. 제2 언더필층(450)은 예를 들면, 모세관 언더필 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예에서, 제2 언더필층(450)은 비전도성 필름일 수 있다.
패키지 베이스 기판(500) 상에는 제2 반도체 칩(40)을 감싸는 상부 몰딩층(490)이 배치될 수 있다. 상부 몰딩층(490)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 일부 실시예에서, 상부 몰딩층(490)의 제2 반도체 칩(40)의 비활성면을 덮을 수 있다. 다른 일부 실시예에서, 상부 몰딩층(490)은 제2 반도체 칩(40)의 측벽을 덮되, 비활성면을 덮지 않을 수 있으며, 제2 반도체 칩(40)의 비활성면 상에는 방열 부재가 부착될 수 있다.
도 8을 참조하면, 패키지 온 패키지(1000a)는 제1 반도체 패키지(2) 상에 적층되는 제2 반도체 패키지(400)를 포함한다. 제1 반도체 패키지(2)는 하부 반도체 패키지일 수 있고, 제2 반도체 패키지(400)는 상부 반도체 패키지일 수 있다. 제1 반도체 패키지(2)는 도 3를 통하여 설명한 반도체 패키지(2)와 실질적으로 동일하고, 제2 반도체 패키지(400)는 도 7를 통하여 설명한 제2 반도체 패키지(400)와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
도 9를 참조하면, 패키지 온 패키지(1000b)는 제1 반도체 패키지(3) 상에 적층되는 제2 반도체 패키지(400)를 포함한다. 제1 반도체 패키지(3)는 하부 반도체 패키지일 수 있고, 제2 반도체 패키지(400)는 상부 반도체 패키지일 수 있다. 제1 반도체 패키지(3)는 도 4를 통하여 설명한 반도체 패키지(3)와 실질적으로 동일하고, 제2 반도체 패키지(400)는 도 7을 통하여 설명한 제2 반도체 패키지(400)와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
도 10을 참조하면, 패키지 온 패키지(1000c)는 제1 반도체 패키지(4) 상에 적층되는 제2 반도체 패키지(400)를 포함한다. 제1 반도체 패키지(4)는 하부 반도체 패키지일 수 있고, 제2 반도체 패키지(400)는 상부 반도체 패키지일 수 있다. 제1 반도체 패키지(4)는 도 5를 통하여 설명한 반도체 패키지(4)와 실질적으로 동일하고, 제2 반도체 패키지(400)는 도 7을 통하여 설명한 제2 반도체 패키지(400)와 실질적으로 동일한 바, 자세한 설명은 생략하도록 한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3, 4: 반도체 패키지, 10: 반도체 칩, 40: 제2 반도체 칩, 50: 언더필층, 100: 하부 재배선 층, 110: 하부 재배선 절연층, 121, 121a: 상부 UBM 층, 122: 하부 UBM 층, 124, 124a: 제1 하면 패드, 150: 외부 연결 단자, 162: 연결 구조물, 200: 상부 재배선 층, 400: 제2 반도체 패키지, 1000, 1000a, 1000b, 1000c: 패키지 온 패키지

Claims (20)

  1. 복수의 도전성 라인, 각각 상기 복수의 도전성 라인 중 적어도 하나와 연결되는 복수의 도전성 비아, 및 각각 상기 복수의 도전성 비아 중 하나와 연결되는 복수의 하면 패드를 포함하는 재배선 층;
    상기 재배선 층 상에 배치되는 반도체 칩; 및
    상기 재배선 층의 상기 복수의 하면 패드에 부착되는 외부 연결 단자;를 포함하고,
    상기 복수의 하면 패드 각각은, 상기 외부 연결 단자와 접촉하는 하부 UBM 층 및 상기 하부 UBM 상에 배치되는 상부 UBM 층을 포함하며,
    상기 상부 UBM 층의 수평 폭인 제1 폭은 상기 하부 UBM 층의 상면의 수평 폭인 제2 폭보다 같거나 작은 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 하부 UBM 층은 수직 하 방향으로 갈수록 수평 폭이 증가하는 테이퍼드(tapered)한 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 하부 UBM 층은, 상면의 수평 폭인 제2 폭 및 하면의 수평 폭인 제3 폭을 가지고,
    상기 제1 폭은 상기 제3 폭보다는 큰 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 상부 UBM 층의 상면의 형상은 평평한(flat) 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 상부 UBM 층의 상면은 상기 외부 연결 단자가 배치된 방향으로 오목한 형상을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 폭은, 상기 외부 연결 단자의 수평 폭인 제4 폭보다 같거나 큰 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 상부 UBM 층의 중심과, 상기 하부 UBM 층의 중심은 수직 방향으로 정렬되는 것을 특징으로 하는 반도체 패키지.
  8. 복수의 도전성 라인, 각각 상기 복수의 도전성 라인 중 적어도 하나와 연결되는 복수의 도전성 비아, 및 각각 상기 복수의 도전성 비아 중 하나와 연결되는 복수의 하면 패드 및 복수의 재배선 절연층을 포함하는 재배선 층;
    상기 재배선 층 상에 배치되는 반도체 칩; 및
    상기 재배선 층의 상기 복수의 하면 패드에 부착되는 복수의 외부 연결 단자;를 포함하고,
    상기 복수의 하면 패드는 최하단 상기 재배선 절연층에 배치되며, 상기 복수의 도전성 비아 중 어느 하나와 상기 복수의 외부 연결 단자 중 어느 하나의 사이에 배치되고,
    상기 복수의 하면 패드는, 상기 외부 연결 단자와 접촉하는 하부 UBM 층 및 상기 하부 UBM 상에 배치되는 상부 UBM 층을 포함하며,
    상기 상부 UBM 층의 수평 폭인 제1 폭은 상기 하부 UBM 층의 상면의 수평 폭보다 같거나 작은 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 하부 UBM 층의 상면의 일부는 상기 상부 UBM 층의 하면과 접하고,
    상기 하부 UBM 층의 상면의 나머지 일부는 상기 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층에 접하는 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 하부 UBM 층의 측벽과 상기 최하단 재배선 절연층 사이에는 씨드 층이 개재되고,
    상기 상부 UBM 층의 측벽은 복수의 재배선 절연층 중 적어도 하나의 재배선 절연층에 접하는 것을 특징으로 하는 반도체 패키지.
  11. 제8 항에 있어서,
    상기 상부 UBM 층 상에 배치되는 상기 도전성 비아의 측벽 및 하면 각각에는 씨드 층이 배치되는 것을 특징으로 하는 반도체 패키지.
  12. 제8 항에 있어서,
    수평적 관점에서,
    상기 상부 UBM 층의 외측벽은,
    상기 하부 UBM 층의 상면의 외측벽과 수직 방향으로 정렬되지 않고, 및
    상기 하부 UBM 층의 상면의 외측벽보다 수평 방향으로 상기 하부 UBM 층의 상면의 내측에 배치되는 것을 특징으로 하는 반도체 패키지.
  13. 제8 항에 있어서,
    상기 상부 UBM 층과 상기 하부 UBM 층은 일체로 형성되는 것을 특징으로 하는 반도체 패키지.
  14. 복수의 제1 도전성 라인, 각각 상기 복수의 제1 도전성 라인 중 적어도 하나와 연결되는 복수의 제1 도전성 비아, 및 각각 상기 복수의 제1 도전성 비아 중 하나와 연결되는 복수의 제1 하면 패드 및 복수의 하부 재배선 절연층을 포함하는 제1 재배선 층;
    상기 제1 재배선 층 상에 배치되는 반도체 칩;
    상기 제1 재배선 층 상에 배치되고, 상기 반도체 칩과 수평 방향으로 이격되어 배치되는 연결 구조물;
    상기 연결 구조물 상에 배치되고, 복수의 제2 도전성 라인 및 각각 상기 복수의 제2 도전성 라인 중 적어도 하나와 연결되는 복수의 제2 도전성 비아를 포함하는 제2 재배선 층;을 포함하고,
    상기 제1 재배선 층의 상기 복수의 제1 하면 패드에 부착되는 복수의 외부 연결 단자;를 포함하고,
    상기 복수의 제1 하면 패드는 최하단 상기 하부 재배선 절연층에 배치되며 상기 복수의 제1 도전성 비아 중 어느 하나와 상기 복수의 외부 연결 단자 중 어느 하나의 사이에 배치되고,
    상기 복수의 제1 하면 패드 각각은, 상기 복수의 외부 연결 단자와 접촉하는 하부 UBM 층 및 상기 하부 UBM 층 상에 배치되는 상부 UBM 층을 포함하며,
    상기 하부 UBM 층은 하부로 갈수록 수평 폭이 증가하는 테이퍼드한 형상을 가지고,
    상기 상부 UBM 층의 수평 폭인 제1 폭은 상기 하부 UBM 층의 상면의 수평 폭인 제2 폭보다 같거나 작은 것을 특징으로 하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 제1 폭은,
    상기 하부 UBM 층의 하면의 수평 폭인 제3 폭 및
    상기 복수의 외부 연결 단자의 수평 폭인 제4 폭 각각보다 같거나 큰 것을 특징으로 하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제2 폭과 상기 제3 폭의 차이의 범위는 약 5 마이크로미터 내지 약 20 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  17. 제14 항에 있어서,
    상기 상부 UBM 층의 상면은,
    평평한 형상을 가지거나, 또는
    상기 복수의 외부 연결 단자가 배치된 수직 하 방향으로 오목한 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  18. 제14 항에 있어서,
    상기 상부 UBM 층의 하면 전체는,
    상기 하부 UBM 층의 상면과 직접 접하는 것을 특징으로 하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 제1 폭의 범위는 약 150 마이크로미터 내지 약 250 마이크로미터이고,
    상기 상부 UBM 층의 높이의 범위는 약 2 마이크로미터 내지 약 8 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  20. 제14 항에 있어서,
    상기 연결 구조물은 TMV(Through Mold Via), 도전성 솔더, 도전성 필라, 및 도전성 범프 중 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
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