CN117650115A - 半导体封装 - Google Patents

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CN117650115A
CN117650115A CN202311129463.3A CN202311129463A CN117650115A CN 117650115 A CN117650115 A CN 117650115A CN 202311129463 A CN202311129463 A CN 202311129463A CN 117650115 A CN117650115 A CN 117650115A
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CN
China
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semiconductor chip
redistribution
semiconductor
redistribution structure
layer
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CN202311129463.3A
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崔朱逸
朴钟淏
吴常赫
李在永
郑载穆
许洪瑞
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

一种半导体封装可以包括第一再分布结构、在第一再分布结构上的第一半导体芯片、覆盖第一半导体芯片的第一模制层、在第一再分布结构上并在垂直方向上延伸同时穿过第一模制层的第一连接结构、在第一半导体芯片上的第二再分布结构、在第二再分布结构上的第二半导体芯片、以及在第二半导体芯片上的金属层。金属层可以与第二半导体芯片的上表面接触。

Description

半导体封装
技术领域
发明构思涉及半导体封装。更具体地，发明构思涉及包括多个芯片的半导体封装。
背景技术
随着电子工业的发展和用户的需求，可能需要安装在电子产品上的电子部件的小型化和重量减轻。为了满足这种需求，可能需要安装在电子部件上的半导体封装在具有小体积的同时处理高容量数据。因此，已经提出了包括执行各种功能的多个芯片的半导体封装。同时，对于由多个芯片的操作产生的热量，已经进行了研究来提高半导体封装的散热性能。
发明内容
发明构思的一方面是提供具有改善的热特性的半导体封装。
发明构思的另一方面是提供具有降低的制造成本的半导体封装。
根据发明构思的一实施方式，一种半导体封装可以包括：第一再分布结构；在第一再分布结构上的第一半导体芯片；覆盖第一半导体芯片的第一模制层；在第一再分布结构上的第一连接结构，第一连接结构在垂直方向上延伸同时穿过第一模制层；在第一半导体芯片上的第二再分布结构；在第二再分布结构上的第二半导体芯片；以及在第二半导体芯片上的金属层。金属层可以与第二半导体芯片的上表面接触。
根据发明构思的一实施方式，半导体封装可以包括：下再分布结构；在下再分布结构上的子半导体封装；覆盖子半导体封装的下模制层；下连接结构，在下再分布结构上并在垂直方向上延伸同时穿过下模制层；以及在子半导体封装上的上再分布结构。子半导体封装可以包括：第一再分布结构、在第一再分布结构上的第一半导体芯片、围绕第一半导体芯片的第一模制层，在第一再分布结构上的第一连接结构、在第一半导体芯片上的第二再分布结构、在第二再分布结构上的第二半导体芯片、围绕第二半导体芯片的第二模制层、以及在第二半导体芯片上的金属层。第一连接结构可以在垂直方向上延伸同时穿过第一模制层。金属层可以与第二半导体芯片的上表面接触。
根据发明构思的一实施方式，一种半导体封装可以包括：第一再分布结构；在第一再分布结构上的第一半导体芯片；在第一再分布结构和第一半导体芯片之间的第一连接端子，第一连接端子连接第一再分布结构和第一半导体芯片；覆盖第一半导体芯片的第一模制层；在第一再分布结构上的第一连接结构，第一连接结构在垂直方向上延伸同时穿过第一模制层；在第一半导体芯片上的第二再分布结构；在第一半导体芯片和第二再分布结构之间的第二连接结构，第二连接结构将第一半导体芯片和第二再分布结构彼此电连接；在第二再分布结构上的第二半导体芯片，第二半导体芯片具有比第一半导体芯片的水平面积大的水平面积；在第二再分布结构和第二半导体芯片之间的第二连接端子，第二连接端子将第二再分布结构和第二半导体芯片彼此连接；覆盖第二半导体芯片的第二模制层；以及在第二半导体芯片上的金属层。金属层完全覆盖第二半导体芯片的上表面和第二模制层的上表面。
附图说明
通过以下结合附图的详细描述，可以更清楚地理解实施方式，其中：
图1显示了根据一实施方式的半导体封装的截面图；
图2A显示了图1的EX1区域的放大截面图；
图2B显示了图1的EX2区域的放大截面图；
图3显示了根据一实施方式的半导体封装的截面图；
图4A和图4B显示了根据一实施方式的半导体封装的截面图；
图5显示了根据一实施方式的半导体封装的截面图；
图6A至图6G显示了根据一实施方式的制造半导体封装的方法中各个步骤的截面图；
图7A至图7D显示了根据一实施方式的制造半导体封装的方法中的各个步骤的截面图；以及
图8显示了根据一实施方式的制造半导体封装的方法的截面图。
具体实施方式
在下文，将参照附图详细描述发明构思的实施方式。在附图中，相同的附图标记用于相同的部件，并且省略了对其的重复描述。
图1显示了根据一实施方式的半导体封装10的截面图。图2A是图1的放大EX1区域的放大截面图，图2B是图1的放大EX2区域的放大截面图。
参照图1、图2A和图2B，半导体封装10可以包括第一再分布结构100、第一半导体芯片210、第一模制层230、第一连接结构240、第二再分布结构300、第二半导体芯片410、第二模制层430和金属层440。
第一再分布结构100可以是基板，第一半导体芯片210可以安装在第一再分布结构100上。一起参照图1和图2B，第一再分布结构100可以包括第一再分布图案120和第一再分布绝缘层130。在下文中，除非另有说明，否则平行于第一再分布结构100的上表面的方向被定义为水平方向(也就是，X方向和Y方向)，垂直于第一再分布结构100的上表面的方向被定义为垂直方向(也就是，Z方向)。
第一再分布绝缘层130可以覆盖第一再分布图案120。第一再分布绝缘层130可以包括在垂直方向上堆叠的多个绝缘层(或者由在垂直方向上堆叠的多个绝缘层组成)，或者可以包括单个绝缘层(或者由单个绝缘层组成)。第一再分布绝缘层130可以包括例如光成像电介质(PID)或光敏聚酰亚胺(PSPI)。
第一再分布图案120可以包括在水平方向上延伸的多条第一再分布线123和延伸同时至少部分穿过第一再分布绝缘层130的多个第一再分布通路121。多条第一再分布线123可以沿着构成第一再分布绝缘层130的每个绝缘层的上表面和下表面当中的至少一个表面在水平方向上延伸。多条第一再分布线123的一部分可以位于与多条第一再分布线123的剩余部分不同的垂直水平。多个第一再分布通路121可以电连接位于不同垂直水平的多条第一再分布线123。在一实施方式中，多个第一再分布通路121的水平宽度可以随着邻近第一半导体芯片210而变大。第一再分布图案120可以包括例如选自铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等的金属，或其合金。第一再分布图案120可以在其顶端包括多个第一再分布焊盘110。多个第一再分布焊盘110的下表面可以被第一再分布绝缘层130覆盖。
多个凸块下金属(UBM)层140可以设置在第一再分布图案120的底端。多个UBM层140中的每个的至少一部分可以被第一再分布绝缘层130覆盖。例如，多个UBM层140中的每个的上表面和侧壁可以被第一再分布绝缘层130完全覆盖。多个UBM层140可以将第一再分布图案120电连接到外部连接端子500。多个UBM层140可以包括例如选自铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等的金属，或其合金。多个UBM层140可以进一步包括UBM籽晶层(未示出)。在这种情况下，UBM籽晶层可以例如通过执行物理气相沉积工艺来形成，并且多个UBM层140可以经由使用UBM籽晶层的电镀工艺来形成。
再次参照图1，外部连接端子500可以设置在第一再分布结构100的下表面上。外部连接端子500的一部分可以设置成在垂直方向上不与第一半导体芯片210和第二半导体芯片410重叠。例如，外部连接端子500可以包括焊料。外部连接端子500可以将外部仪器物理和电地连接到半导体封装10。
第一半导体芯片210可以安装在第一再分布结构100上。在一实施方式中，第一半导体芯片210可以是存储器芯片或逻辑芯片。存储器芯片可以是例如选自动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性存储器芯片，或者可以是选自相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)或电阻随机存取存储器(RRAM)的非易失性存储器芯片。此外，逻辑芯片可以是例如微处理器、模拟器件或数字信号处理器。第一半导体芯片210可以包括第一芯片焊盘211、分布结构213、第一半导体基板215和贯通电极217。
第一半导体基板215可以包括选自硅(Si)或锗(Ge)的IV族半导体，选自硅锗(SiGe)或碳化硅(SiC)的IV-IV族化合物半导体，或选自砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的III-V族化合物半导体。第一半导体基板215可以包括导电区域，例如掺有杂质的阱。第一半导体基板215可以具有各种器件隔离结构，包括浅沟槽隔离(STI)结构。
第一半导体基板215可以具有第一有源表面215Sa和与第一有源表面215Sa相对的第一无源表面215Sb。第一半导体基板215的第一有源表面215Sa可以对应于第一半导体基板215的面对第二再分布结构300的上表面，并且第一半导体基板215的第一无源表面215Sb可以对应于第一半导体基板215的面对第一再分布结构100的下表面。
在第一有源表面215Sa上，可以设置第一FEOL结构(未示出)和第一BEOL结构。例如，第一FEOL结构可以设置在第一有源表面215Sa上，第一BEOL结构可以设置在第一FEOL结构上。
第一FEOL结构可以包括各种类型的多个第一独立器件。多个独立器件可以包括各种微电子器件，例如，选自互补金属氧化物半导体晶体管(CMOS晶体管)等的金属氧化物半导体场效应晶体管(MOSFET)，选自系统大规模集成电路(LSI)、CMOS成像传感器(CIS)等的图像传感器，微电子机械系统(MEMS)，有源器件，无源器件等。多个第一独立器件可以电连接到第一半导体基板215的导电区域。多个第一独立器件中的每个可以通过第一绝缘层(未显示)与其他相邻的独立器件电隔离。
第一BEOL结构可以包括第一BEOL绝缘层(未显示)和由第一BEOL绝缘层覆盖的第一BEOL图案(未显示)。第一BEOL图案可以电连接到多个第一独立器件和第一半导体基板215的导电区域。第一BEOL图案可以包括例如选自铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等的金属，或其合金。
分布结构213可以设置在第一半导体基板215的下表面上。分布结构213可以包括分布绝缘层(未示出)和被分布绝缘层覆盖的分布图案(未示出)。第一芯片焊盘211可以设置在分布结构213的下表面上。
贯通电极217可以在垂直方向上延伸，同时穿过第一半导体基板215。贯通电极217可以将分布结构213电连接到设置在第一有源表面215Sa上的第一BEOL结构。贯通电极217可以包括柱状的导电插塞和围绕导电插塞的侧壁的导电阻挡层。导电插塞可以包括例如选自铜(Cu)、镍(Ni)、金(Au)、银(Ag)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和钌(Ru)中的至少一种材料。导电阻挡层可以包括从钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)、钌(Ru)和钴(Co)中选择的至少一种材料。贯通电极217在图1中被示出为包括在第一半导体芯片210中，但是不限于此。例如，与图1所示不同，第一半导体芯片210可以不包括贯通电极，第二半导体芯片410可以包括贯通电极。
第一连接端子220可以布置在第一半导体芯片210和第一再分布结构100之间。第一连接端子220可以与第一半导体芯片210的第一芯片焊盘211和第一再分布结构100的第一再分布焊盘110接触，并且可以物理和电地连接第一半导体芯片210和第一再分布结构100。第一连接端子220可以包括例如焊料、锡(Sn)、银(Ag)、铜(Cu)和铝(Al)当中的至少一种。
第一模制层230可以设置在第一再分布结构100上，并覆盖第一半导体芯片210的至少一部分。具体地，第一模制层230可以沿着第一半导体芯片210的上表面、下表面和相对的侧壁延伸，并且覆盖第一半导体芯片210的上表面、下表面和相对的侧壁。在一实施方式中，第一模制层230可以包括绝缘聚合物或环氧树脂。例如，第一模制层230可以包括环氧模塑化合物(EMC)。
第一连接结构240可以设置在第一再分布结构100上，并连接到第一再分布结构100的第一再分布焊盘110。第一连接结构240可以在垂直方向上延伸，同时穿过第一模制层230。第一再分布结构100可以通过第一连接结构240电连接到第二再分布结构300。
第二连接结构250可以设置在第一半导体芯片210上，并连接到第一半导体芯片210的贯通电极217。在第一FEOL结构和第一BEOL结构设置在第一半导体基板215的第一有源表面215Sa上的情况下，第二连接结构250可以连接到第一BEOL结构。第二连接结构250可以在垂直方向上延伸，同时穿过第一模制层230的一部分。第二连接结构250的上表面、第一连接结构240的上表面和第一模制层230的上表面可以共面。通过第二连接结构250，第一半导体芯片210可以电连接到第二再分布结构300。在一实施方式中，第二连接结构250可以是包括Cu的导电柱。然而，不限于此，第二连接结构250可以是导电凸块或导电焊料。
第二再分布结构300可以设置在第一模制层230上。第二再分布结构300可以是第二半导体芯片410安装到其上的基板。一起参照图1和图2A，第二再分布结构300可以包括第二再分布图案320和第二再分布绝缘层330。
第二再分布绝缘层330可以覆盖第二再分布图案320。第二再分布绝缘层330可以包括在垂直方向上堆叠的多个绝缘层(或由在垂直方向上堆叠的多个绝缘层组成)，或者可以包括单个绝缘层(或由单个绝缘层组成)。第二再分布绝缘层330可以包括例如光成像电介质(PID)或光敏聚酰亚胺(PSPI)。
第二再分布图案320可以包括在水平方向上延伸的多条第二再分布线323和延伸同时至少部分穿过第二再分布绝缘层330的多个第二再分布通路321。多条第二再分布线323可以沿着构成第二再分布绝缘层330的每个绝缘层的上表面和下表面当中的至少一个表面在水平方向上延伸。多条第二再分布线323的一部分可以位于与多条第二再分布线323的剩余部分不同的垂直水平。多个第二再分布通路321可以电连接位于不同垂直水平的多个第二再分布线323。在一实施方式中，多个第二再分布通路321的水平宽度可以随着邻近第一半导体芯片210而变小。第二再分布图案320可以包括例如选自铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等的金属，或其合金。第二再分布图案320可以在其顶端包括多个第二再分布焊盘310。多个第二再分布焊盘310的下表面可以被第二再分布绝缘层330覆盖。
再次参照图1，第二半导体芯片410可以安装在第二再分布结构300上。第二半导体芯片410可以包括第二芯片焊盘411和第二半导体基板413。
在一实施方式中，第二半导体芯片410可以是存储器芯片或逻辑芯片。在一实施方式中，第一半导体芯片210和第二半导体芯片410可以是相同类型的半导体芯片，或者可以是不同类型的半导体芯片。
在一实施方式中，第一半导体芯片210和第二半导体芯片410可以是逻辑芯片。在一实施方式中，第一半导体芯片210可以电连接到第二半导体芯片410，以与其一起作为一个逻辑芯片操作。例如，第一半导体芯片210可以是PHY芯片或Modem芯片，第二半导体芯片410可以是CPU芯片或GPU芯片，并且第一半导体芯片210和第二半导体芯片410可以作为一个逻辑芯片操作。
第二半导体芯片410可以安装在第二再分布结构300上，以便在垂直方向上与第一半导体芯片210重叠。此时，第二半导体芯片410的中心可以在垂直方向上与第一半导体芯片210的中心重叠。
在一实施方式中，第二半导体芯片410的水平面积可以大于第一半导体芯片210的水平面积。这里，水平面积意指在垂直于垂直方向的平面上的面积(也就是，X-Y平面中的面积)。
第二半导体基板413可以包括与第一半导体基板215的材料相同或相似的材料。第二半导体基板413可以包括导电区域，例如掺有杂质的阱或掺有杂质的结构。此外，第二半导体基板413可以具有各种器件隔离结构，包括STI结构。
第二半导体基板413可以具有第二有源表面413Sa和与第二有源表面413Sa相对的第二无源表面413Sb。第二半导体基板413的第二有源表面413Sa可以对应于第二半导体基板413的面对第二再分布结构300的下表面，并且第二半导体基板413的第二无源表面413Sb可以对应于第二半导体基板413的面对金属层440的上表面。
在第二有源表面413Sa上，可以设置第二FEOL结构(未示出)和第二BEOL结构(未示出)。例如，第二FEOL结构可以设置在第二有源表面413Sa上，第二BEOL结构可以设置在第二FEOL结构上。
第二FEOL结构可以包括各种类型的多个第二独立器件。多个第二独立器件可以包括各种微电子器件，例如选自CMOS晶体管等的MOSFET，选自系统LSI、CIS等的图像传感器，MEMS，有源器件，无源器件等。多个第二独立器件可以电连接到第二半导体基板413的导电区域。多个第二独立器件中的每个可以通过第二绝缘层(未示出)与其他相邻的独立器件电隔离。
第二BEOL结构可以包括第二BEOL绝缘层(未显示)和由第二BEOL绝缘层覆盖的第二BEOL图案(未显示)。第二BEOL图案可以电连接到多个第二独立器件和第二半导体基板413的导电区域。第二BEOL图案可以包括与第一BEOL图案的材料相同或相似的材料。
第二连接端子420可以布置在第二半导体芯片410和第二再分布结构300之间。第二连接端子420可以与第二半导体芯片410的第二芯片焊盘411和第二再分布结构300的第二再分布焊盘310接触，并且可以将第二半导体芯片410物理和电地连接到第二再分布结构300。第二连接端子420可以包括与第一连接端子220的材料基本相同或相似的材料。
第二模制层430可以设置在第二再分布结构300上，并覆盖第二半导体芯片410的至少一部分。具体地，第二模制层430可以沿着第二半导体芯片410的下表面和相对的侧壁延伸，并覆盖第二半导体芯片410的下表面和相对的侧壁。此时，第二模制层430的上表面和第二半导体芯片410的上表面可以共面。在一实施方式中，第二模制层430可以包括绝缘聚合物或环氧树脂。在一实施方式中，第二模制层430和第一模制层230可以由不同的材料制成。
金属层440可以设置在第二半导体芯片410和第二模制层430上。在一实施方式中，金属层440可以完全覆盖第二半导体芯片410的上表面和第二模制层430的上表面。在一实施方式中，金属层440可以包括与第二半导体芯片410的上表面和第二模制层的上表面接触的第一金属层441，以及设置在第一金属层441上的第二金属层443。在一实施方式中，第一金属层441可以包括Ti，第二金属层443可以包括Cu。
可以包括在根据一实施方式的半导体封装10中的金属层440可以设置在第二半导体芯片410上，并与第二半导体芯片410的上表面接触。因此，当第二半导体芯片410执行算术操作时产生的热可以容易地通过金属层440释放，因此可以改善半导体封装10的热特性。此外，由于金属层440被设置为覆盖第二模制层430的上表面，所以在形成和平坦化覆盖半导体封装10的第一模制层710(参见图4A、图4B)的工序中，可以限制和/或防止第二模制层430暴露到外部。因此，可以限制和/或防止由于第二模制层430的暴露而产生空隙。
图3显示了根据一实施方式的半导体封装10a的截面图。由于图3中示出的半导体封装10a的各个构造类似于图1中示出的半导体封装10的各个对应构造，所以以下描述集中在差异上。
参照图3，半导体封装10a可以进一步包括布置在第二半导体芯片410和第二再分布结构300之间的底部填充层450。底部填充层450可以覆盖第二芯片焊盘411、第二再分布焊盘310和第二连接端子420，并且填充第二半导体芯片410和第二再分布结构300之间的空间。底部填充层450可以包括绝缘树脂。在一实施方式中，底部填充层450可以是以模制底部填充(MUF)方式形成的第二模制层430的一部分。
图4A和图4B显示了根据一实施方式的半导体封装1000或1000a的截面图。
参照图4A，半导体封装1000可以包括下再分布结构600、半导体封装10、下模制层710、下连接结构720和上再分布结构800。半导体封装10可以被称为半导体封装1000的子半导体封装。
下再分布结构600可以是半导体封装10安装到其的基板。下再分布结构600可以包括下再分布图案620和下再分布绝缘层630。
下再分布绝缘层630可以覆盖下再分布图案620。下再分布绝缘层630可以包括在垂直方向上堆叠的多个绝缘层(或由在垂直方向上堆叠的多个绝缘层组成)，或者可以包括单个绝缘层(或由单个绝缘层组成)。下再分布绝缘层630可以包括例如光成像电介质(PID)或光敏聚酰亚胺(PSPI)。
下再分布图案620可以包括在水平方向上延伸的多个下再分布线623和延伸同时至少部分穿过下再分布绝缘层630的多个下再分布通路621。多条下再分布线623可以沿着构成下再分布绝缘层630的每个绝缘层的上表面和下表面当中的至少一个表面在水平方向上延伸。多条下再分布线623的一部分可以位于不同于多条下再分布线623的剩余部分的垂直水平。多个下再分布通路621可以电连接位于不同垂直水平的多个下再分布线623。在一实施方式中，多个下再分布通路621的水平宽度可以随着邻近半导体封装10而变大。下再分布图案620可以包括例如选自铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等的金属，或其合金。下再分布图案620可以在其顶端包括多个下再分布焊盘610。多个下再分布焊盘610的下表面可以被下再分布绝缘层630覆盖。
多个下UBM层640可以设置在下再分布图案620的底端。多个下UBM层640中的每个的至少一部分可以被下再分布绝缘层630覆盖。例如，多个下UBM层640中的每个的上表面和侧壁可以被下再分布绝缘层630完全覆盖。多个下UBM层640可以将下再分布图案620电连接到外部连接端子900。
外部连接端子900可以设置在下再分布结构600的下表面上。外部连接端子900的一部分可以被设置为在垂直方向上不与半导体封装10重叠。例如，外部连接端子900可以包括焊料。外部连接端子900可以将外部仪器物理和电地连接到半导体封装1000。
半导体封装10可以安装在下再分布结构600上。由于已经参照图1描述了半导体封装10，所以省略了半导体封装10的详细描述。
下模制层710设置在下再分布结构600上，并可以覆盖半导体封装10的至少一部分。具体地，下模制层710可以沿着半导体封装10的下表面和相对的侧壁延伸，并且覆盖半导体封装10的下表面和相对的侧壁。下模制层710的上表面和半导体封装10的上表面可以共面。具体地，下模制层710的上表面和半导体封装10的金属层440(见图1)的上表面可以共面。下模制层710可以包括绝缘聚合物或环氧树脂。例如，下模制层710可以包括环氧模塑化合物(EMC)。在一实施方式中，下模制层710可以由与选自半导体封装10的第一模制层130(见图1)或第二模制层430(见图1)中的至少一种的材料不同的材料制成。例如，下模制层710可以由与第一模制层230的材料相同的材料制成，并且可以由与第二模制层430的材料不同的材料制成。
下连接结构720可以设置在下再分布结构600上，并连接到下再分布结构600的下再分布焊盘610。下连接结构720可以在垂直方向上延伸，同时穿过下模制层710。
上再分布结构800可以设置在下模制层710上。上再分布结构800可以包括上再分布图案820和上再分布绝缘层830。
上再分布绝缘层830可以覆盖上再分布图案820。上再分布绝缘层830可以包括在垂直方向上堆叠的多个绝缘层(或由在垂直方向上堆叠的多个绝缘层组成)，或者可以包括单个绝缘层(或由单个绝缘层组成)。上部再分布绝缘层830可以包括例如光成像电介质(PID)或光敏聚酰亚胺(PSPI)。
上再分布图案820可以包括在水平方向上延伸的多个上再分布线823和延伸同时至少部分穿过上再分布绝缘层830的多个上再分布通路821。多个上再分布线823可以沿着构成上再分布绝缘层830的每个绝缘层的上表面和下表面当中的至少一个表面在水平方向上延伸。多条上再分布线823的一部分可以位于不同于多条上再分布线823的剩余部分的垂直水平。多个上再分布通路821可以电连接位于不同垂直水平的多个上再分布线823。在一实施方式中，多个上再分布通路821的水平宽度可以随着邻近半导体封装10而变小。
在一实施方式中，多个上再分布通路821当中在垂直方向上与半导体封装10重叠的部分可以与半导体封装10的金属层440接触。
在一实施方式中，多个上再分布通路821当中在垂直方向上不与半导体封装10重叠的剩余部分可以与下连接结构720接触。因此，通过下连接结构720，上再分布结构800可以电连接到下再分布结构600。
上再分布图案820可以包括例如选自铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等的金属，或其合金。上再分布图案820可以在其顶端包括多个上再分布焊盘810。多个上再分布图案820的下表面可以被上再分布绝缘层830覆盖。
参照图4B，半导体封装1000a可以包括下再分布结构600、半导体封装10a、下模制层710、下连接结构720和上再分布结构800。由于图4B中示出的半导体封装1000a的各个构造类似于图4A中示出的半导体封装1000的相应各个构造，并且已经参照图3描述了半导体封装10a，所以省略了对半导体封装1000a的描述。半导体封装10a可以被称为半导体封装1000a的子半导体封装。
图5显示了根据一实施方式的半导体封装2000的截面图。
参照图5，半导体封装2000可以包括下再分布结构600、半导体封装10、下模制层710、下连接结构720、上再分布结构800、上半导体芯片1110和上模制层1130。下再分布结构600、半导体封装10、下模制层710、下连接结构720和上再分布结构800类似于参照图4A描述的半导体封装1000的相应各个构造，以下描述集中在差异上。此外，半导体封装2000在图5中示出为包括参照图1描述的半导体封装10，但是不限于此，并且还可以包括参照图3描述的半导体封装10a。
上半导体芯片1110可以设置在上再分布结构800上。在一实施方式中，上半导体芯片1110可以是存储器芯片或逻辑芯片。在一实施方式中，第一半导体芯片210(见图1)和第二半导体芯片410(见图1)可以是逻辑芯片，上半导体芯片1110可以是存储器芯片。例如，第一半导体芯片210和第二半导体芯片410可以是CPU芯片，上半导体芯片1110可以是DRAM芯片。半导体封装2000在图5中示出为包括一个上半导体芯片1110，但是不限于此，并且还可以包括多个上半导体芯片1110。
上连接端子1120可以布置在上半导体芯片1110和上再分布结构800之间。上连接端子1120可以将上半导体芯片1110物理和电地连接到上再分布结构800。
上模制层1130可以覆盖上半导体芯片1110的至少一部分。具体地，上模制层1130可以沿着上半导体芯片1110的下表面和相对的侧壁延伸，并且覆盖上半导体芯片1110的下表面和相对的侧壁。上模制层1130的上表面和上半导体芯片1110的上表面可以共面。然而，不限于此，与图5所示不同，上模制层1130可以覆盖上半导体芯片1110的上表面。在一实施方式中，上模制层1130可以由与选自下模制层710、第一模制层230和第二模制层430中的至少一种的材料不同的材料制成。例如，上模制层1130可以由与第二模制层430的材料不同的材料制成，并且可以是与第一模制层230和下模制层710的材料相同的材料。
图6A至图6G显示了根据一实施方式的制造半导体封装10的方法中各个步骤的截面图。
参照图6A，首先可以提供第一载体基板C1。例如，第一载体基板C1可以是但不限于半导体基板、玻璃基板、陶瓷基板或塑料基板。在提供第一载体基板C1之后，可以在第一载体基板C1上形成第一再分布结构100。此时，第一再分布绝缘层130(见图2B)可以通过层压工艺形成，第一再分布图案120(见图2B)可以通过镀覆工艺形成。例如，在形成第一再分布结构100的步骤中，可以重复形成第一再分布线123、形成覆盖第一再分布线的第一再分布绝缘层130、在第一再分布绝缘层130处形成通路孔以及形成填充通路孔的第一再分布通路121的工序。在形成第一再分布结构100之后，第一连接结构240可以形成在第一再分布结构100上。第一连接结构240可以例如通过形成籽晶层并使用籽晶层执行电镀工艺来形成。
参照图6B，在图6A的结果中，具有分布结构213和贯通电极217且具有其上设置有第二连接结构250的上表面的第一半导体芯片210可以安装在第一再分布结构100上。第一半导体芯片210可以通过第一连接端子220安装在第一再分布结构100上。由于第一连接端子220联接到第一再分布焊盘110和第一芯片焊盘211，所以第一半导体芯片210可以固定在第一再分布结构100上。此时，第一半导体芯片210可以被安装成使得第一半导体芯片210的第一无源表面215Sb面对第一再分布结构100。
参照图6C，在图6B的结果中，第一模制层230可以形成在第一再分布结构100上。此时，第一模制层230可以覆盖第一半导体芯片210的上表面、下表面和相对的侧壁。在形成第一模制层230之后，可以对第一模制层230执行平坦化工艺。因为执行了平坦化工艺，所以第一模制层230的上表面可以变得与第一连接结构240的上表面和第二连接结构250的上表面共面。
参照图6D，第二再分布结构300可以形成在已经对其执行了平坦化工艺的第一模制层230上。第二再分布结构300可以以与参照图6A描述的第一再分布结构100的形成相同的方式形成。在形成第二再分布结构300之后，第二半导体芯片410可以安装在第二再分布结构300上。第二半导体芯片410可以通过第二连接端子420安装到第二再分布结构300。因为第二连接端子420联接到第二再分布焊盘310和第二芯片焊盘411，第二半导体芯片410可以被固定在第二再分布结构300上。此时，第二半导体芯片410可以被安装成使得第二半导体芯片410的第二有源表面413Sa面对第二再分布结构300。
参照图6E，在图6D的结果中，可以在第二再分布结构300上形成第二模制层430。此时，第二模制层430可以覆盖第二半导体芯片410的下表面和相对的侧壁。在形成第二模制层430之后，可以对第二模制层430执行平坦化工艺。因为执行了平坦化工艺行，第二模制层430的上表面可以变得与第二半导体芯片410的上表面共面。由于第二模制层430通过与用于第一模制层230的工艺不同的工艺形成，所以第一模制层230和第二模制层430可以由不同的材料制成。在一实施方式中，当制造参照图3描述的半导体封装10a时，在形成第二模制层430之前，可以首先形成底部填充层450(见图3)以填充第二半导体芯片410和第二再分布结构300之间的间隙。
参照图6F，在图6E的结果中，可以在第二半导体芯片410和第二模制层430上形成金属层440。具体地，在第一金属层441形成在第二半导体芯片410和第二模制层430上之后，第二金属层443可以形成在第一金属层441上。第一金属层441可以通过沉积工艺例如物理气相沉积(PVD)形成。第二金属层443可以通过经由沉积工艺在第一金属层441上形成籽晶层并使用籽晶层执行电镀工艺来形成。在一实施方式中，第一金属层441可以包括Ti，第二金属层443可以包括Cu。在一实施方式中，金属层440可以形成为完全覆盖第二半导体芯片410的上表面和第二模制层430的上表面。
参照图6G，在图6F的结果中，可以在金属层440的上表面上附接第二载体基板C2。第二载体基板C2可以与第一载体基板C1基本相同或相似。在附接第二载体基板C2之后，可以从第一再分布结构100的下表面去除第一载体基板C1。在去除第一载体基板C1之后，可以在第一再分布结构100的下表面上形成外部连接端子500。
此后，在图6G的结果中，由于可以去除第二载体基板C2，所以可以制得图1中所示的半导体封装10。
在根据一实施方式的半导体封装10中，可以使用第一载体基板C1安装第一半导体芯片210，然后可以单独安装第二半导体芯片410。因此，只有好的管芯可以被选择以安装为第一半导体芯片210或第二半导体芯片410。因此，在使用第二半导体芯片410作为基板通过晶片上芯片(COW)方案安装第一半导体芯片210时，在第二半导体芯片410是不良管芯的情况下执行的附加工艺(例如，虚设芯片安装工艺等)可以被限制和/或防止执行，因此可以降低半导体封装10的制造成本。
图7A至图7D显示了根据一实施方式的制造半导体封装1000的方法中各个步骤的截面图。
参照图7A，首先可以提供第三载体基板C3。第三载体基板C3可以与第一载体基板C1相同或相似。在提供第三载体基板C3之后，可以在第三载体基板C3上形成下再分布结构600。下再分布结构600可以以与参照图6A描述的第一再分布结构100的形成相同的方式形成。在形成下再分布结构600之后，可以在下再分布结构600上形成下连接结构720。下连接结构720可以以与参照图6A描述的第一连接结构240的形成相同的方式形成。
参照图7B，在图7A的结果中，可以安装半导体封装10。半导体封装10可以通过外部连接端子500(见图1)安装到下再分布结构600。由于外部连接端子500联接到下再分布焊盘610和UBM层140(见图1)，所以半导体封装10可以被固定在下再分布结构600上。
参照图7C，在图7B的结果中，可以在下再分布结构600上形成下模制层710。此时，下模制层710可以覆盖半导体封装10的下表面和相对的侧壁。在形成下模制层710之后，可以对下模制层710执行平坦化工艺。因为执行了平坦化工艺，所以下模制层710的上表面可以变得与半导体封装10的上表面共面。在一实施方式中，下模制层710可以由与从第一模制层230(见图1)和第二模制层430(见图1)中选择的至少一种的材料不同的材料制成。
参照图7D，在图7C的结果中，可以在半导体封装10和下模制层710上形成上再分布结构800。上再分布结构800可以以与参照图6A描述的第一再分布结构100的形成相同的方式形成。在形成上再分布结构800之后，可以在上再分布结构800上附接第四载体基板C4。第四载体基板C4可以与第一载体基板C1基本相同或相似。在附接第四载体基板C4之后，可以从下再分布结构600的下表面去除第三载体基板C3，并且可以在下再分布结构600的下表面上形成外部连接端子900。
此后，在图7D的结果中，去除第四载体基板C4，并且形成上再分布焊盘810，因此可以制造图4A和图4B中所示的半导体封装1000。
在一实施方式中，在图7A的结果中，也可以安装半导体封装10a，不同于图7B所示。此后，可以顺序执行参照图7C至图7D描述的工序，以制造图4B中所示的半导体封装1000a。
图8显示了根据一实施方式的制造半导体封装2000的方法的截面图。
参照图8，在图7D的结果中，在去除第四载体基板C4并制造图4A中所示的半导体封装1000之后，可以在上再分布结构800上安装上半导体芯片1110。上半导体芯片1110可以通过上连接端子1120安装到上再分布结构800。因此，上半导体芯片1110可以被固定在上再分布结构800上。
此后，在图8的结果中，上模制层1130可以形成在上再分布结构800上。此时，上模制层1130可以覆盖上半导体芯片1110的下表面和相对的侧壁。然而，不限于此，上模制层1130可以覆盖上半导体芯片1110的上表面、下表面和相对的侧壁。随着上模制层1130形成，可以制造图5中所示的半导体封装2000。
以上公开的一个或更多个元件可以包括或实施于处理电路中，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或它们的组合。例如，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已参照发明构思的实施方式具体显示并描述了发明构思，但是将理解，在不脱离以下权利要求的精神和范围的情况下，可以在其中进行各种形式和细节上的各种变化。
本申请基于2022年9月5日在韩国知识产权局提交的第10-2022-0112173号韩国专利申请，并要求其优先权，其公开内容通过引用整体合并于此。

Claims (20)

1.一种半导体封装，包括：
第一再分布结构；
在所述第一再分布结构上的第一半导体芯片；
覆盖所述第一半导体芯片的第一模制层；
在所述第一再分布结构上的第一连接结构，所述第一连接结构在垂直方向上延伸同时穿过所述第一模制层；
在所述第一半导体芯片上的第二再分布结构；
在所述第二再分布结构上的第二半导体芯片；以及
在所述第二半导体芯片上的金属层，
其中所述金属层与所述第二半导体芯片的上表面接触。
2.根据权利要求1所述的半导体封装，其中所述第一半导体芯片的水平面积和所述第二半导体芯片的水平面积彼此不同。
3.根据权利要求1所述的半导体封装，其中所述金属层在水平方向上延伸超过所述第二半导体芯片。
4.根据权利要求1所述的半导体封装，其中
所述金属层包括第一金属层和第二金属层，
所述第一金属层在所述第二半导体芯片上，以及
所述第二金属层在所述第一金属层上。
5.根据权利要求1所述的半导体封装，进一步包括：
覆盖所述第二半导体芯片的第二模制层。
6.根据权利要求5所述的半导体封装，其中所述第一模制层和所述第二模制层由不同的材料制成。
7.根据权利要求1所述的半导体封装，其中
所述第一再分布结构包括第一再分布通路和第一再分布线，以及
所述第一再分布通路的水平宽度越靠近所述第一半导体芯片越大。
8.根据权利要求1所述的半导体封装，进一步包括：
在所述第二半导体芯片和所述第二再分布结构之间的底部填充层。
9.根据权利要求1所述的半导体封装，进一步包括：
在所述第一半导体芯片和所述第二再分布结构之间的第二连接结构，其中
所述第二连接结构将所述第一半导体芯片连接到所述第二再分布结构。
10.根据权利要求1所述的半导体封装，其中所述第一半导体芯片包括贯通电极、所述第二半导体芯片包括所述贯通电极、或者所述第一半导体芯片和所述第二半导体芯片各自包括所述贯通电极。
11.一种半导体封装，包括：
下再分布结构；
在所述下再分布结构上的子半导体封装；
覆盖所述子半导体封装的下模制层；
下连接结构，在所述下再分布结构上并在垂直方向上延伸同时穿过所述下模制层；以及
在所述子半导体封装上的上再分布结构，其中
所述子半导体封装包括
第一再分布结构，
在所述第一再分布结构上的第一半导体芯片，
围绕所述第一半导体芯片的第一模制层，
在所述第一再分布结构上的第一连接结构，所述第一连接结构在所述垂直方向上延伸同时穿过所述第一模制层，
在所述第一半导体芯片上的第二再分布结构，
在所述第二再分布结构上的第二半导体芯片，
围绕所述第二半导体芯片的第二模制层，以及
在所述第二半导体芯片上的金属层，所述金属层与所述第二半导体芯片的上表面接触。
12.根据权利要求11所述的半导体封装，其中所述金属层完全覆盖所述第二半导体芯片的所述上表面和所述第二模制层的上表面。
13.根据权利要求11所述的半导体封装，其中所述第一模制层和所述第二模制层由不同的材料制成。
14.根据权利要求11所述的半导体封装，其中所述子半导体封装进一步包括在所述第二半导体芯片和所述第二再分布结构之间的底部填充层。
15.根据权利要求11所述的半导体封装，其中
所述上再分布结构包括上再分布通路和上再分布线，以及
所述上再分布通路的至少一部分与所述金属层接触。
16.根据权利要求11所述的半导体封装，其中
所述下模制层的材料不同于所述第一模制层的材料，
所述下模制层的所述材料不同于所述第二模制层的材料，或者
所述下模制层的所述材料不同于所述第一模制层的所述材料和所述第二模制层的所述材料两者。
17.根据权利要求11所述的半导体封装，进一步包括：
在所述上再分布结构上的上半导体芯片；以及
覆盖所述上半导体芯片的上模制层。
18.根据权利要求17所述的半导体封装，其中
所述第一半导体芯片和所述第二半导体芯片是逻辑芯片，以及
所述上半导体芯片是存储器芯片。
19.根据权利要求17所述的半导体封装，其中
所述上模制层的材料不同于所述下模制层的材料、所述第一模制层的材料或所述第二模制层的材料中的至少一种。
20.一种半导体封装，包括：
第一再分布结构；
在所述第一再分布结构上的第一半导体芯片；
在所述第一再分布结构和所述第一半导体芯片之间的第一连接端子，所述第一连接端子连接所述第一再分布结构和所述第一半导体芯片；
覆盖所述第一半导体芯片的第一模制层；
在所述第一再分布结构上的第一连接结构，所述第一连接结构在垂直方向上延伸同时穿过所述第一模制层；
在所述第一半导体芯片上的第二再分布结构；
在所述第一半导体芯片和所述第二再分布结构之间的第二连接结构，所述第二连接结构将所述第一半导体芯片和所述第二再分布结构彼此电连接；
在所述第二再分布结构上的第二半导体芯片，所述第二半导体芯片具有比所述第一半导体芯片的水平面积大的水平面积；
在所述第二再分布结构和所述第二半导体芯片之间的第二连接端子，所述第二连接端子将所述第二再分布结构和所述第二半导体芯片彼此连接；
覆盖所述第二半导体芯片的第二模制层；以及
在所述第二半导体芯片上的金属层，
所述金属层完全覆盖所述第二半导体芯片的上表面和所述第二模制层的上表面。
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