KR20220048695A - 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20220048695A
KR20220048695A KR1020200131887A KR20200131887A KR20220048695A KR 20220048695 A KR20220048695 A KR 20220048695A KR 1020200131887 A KR1020200131887 A KR 1020200131887A KR 20200131887 A KR20200131887 A KR 20200131887A KR 20220048695 A KR20220048695 A KR 20220048695A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
structures
semiconductor
semiconductor substrate
disposed
Prior art date
Application number
KR1020200131887A
Other languages
English (en)
Inventor
최동주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200131887A priority Critical patent/KR20220048695A/ko
Priority to US17/341,463 priority patent/US11551996B2/en
Publication of KR20220048695A publication Critical patent/KR20220048695A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/38—Cooling arrangements using the Peltier effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N10/00—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects
    • H10N10/10—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects
    • H10N10/17—Thermoelectric devices comprising a junction of dissimilar materials, i.e. devices exhibiting Seebeck or Peltier effects operating with only the Peltier or Seebeck effects characterised by the structure or configuration of the cell or thermocouple forming the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N19/00—Integrated devices, or assemblies of multiple devices, comprising at least one thermoelectric or thermomagnetic element covered by groups H10N10/00 - H10N15/00
    • H10N19/101—Multiple thermocouples connected in a cascade arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/0566—Iron [Fe] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14517—Bump connectors having different functions including bump connectors providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/83486—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/83487—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/83486—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/83488—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/8349—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 반도체 칩은, 반도체 기판, 상기 반도체 기판의 비활성면을 덮는 후면 보호층, 상기 반도체 기판과 상기 후면 보호층을 관통하는, 복수의 관통 전극, 제1 도전형 불순물을 포함하는 복수의 제1 관통 구조체, 및 상기 제1 도전형과 다른 제2 도전형 불순물을 포함하는 복수의 제2 관통 구조체, 상기 후면 보호층 상에 배치되며 상기 복수의 관통 전극과 연결되는 복수의 후면 패드, 상기 복수의 제1 관통 구조체 중 하나의 일단과 상기 복수의 제2 관통 구조체 중 하나의 일단을 연결하는 복수의 제1 연결 배선, 및 상기 복수의 제1 관통 구조체 중 하나의 타단과 상기 복수의 제2 관통 구조체 중 하나의 타단을 연결하는 복수의 제2 연결 배선을 포함하며, 상기 복수의 제1 관통 구조체와 상기 복수의 제2 관통 구조체는, 상기 복수의 제1 연결 배선과 상기 복수의 제2 연결 배선에 의하여 교번적으로 직렬 연결되는 펠티에 구조체를 이룬다.

Description

반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지{Semiconductor chip, and semiconductor package having the same}
본 발명은 반도체 칩, 적층 반도체 칩 구조체, 및 반도체 패키지에 관한 것으로, 구체적으로는 관통 전극들을 가지는 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다. 그러나 복수의 반도체 칩을 포함하는 반도체 패키지는 크기가 증가할 수 있어, 전자 제품의 소형화에 반하는 문제가 있다. 이를 해결하기 위하여, 관통 전극들을 가지는 반도체 칩을 적층한 적층 반도체 칩 구조체 및 이를 포함하는 반도체 패키지가 연구되고 있다.
본 발명의 기술적 과제는, 신뢰성이 향상될 수 있는 관통 전극들을 가지는 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 칩을 제공한다.
본 발명에 따른 반도체 칩은, 반도체 기판; 상기 반도체 기판의 비활성면을 덮는 후면 보호층; 상기 반도체 기판과 상기 후면 보호층을 관통하는, 복수의 관통 전극, 제1 도전형 불순물을 포함하는 복수의 제1 관통 구조체, 및 상기 제1 도전형과 다른 제2 도전형 불순물을 포함하는 복수의 제2 관통 구조체; 상기 후면 보호층 상에 배치되며 상기 복수의 관통 전극과 연결되는 복수의 후면 패드; 상기 복수의 제1 관통 구조체 중 하나의 일단과 상기 복수의 제2 관통 구조체 중 하나의 일단을 연결하는 복수의 제1 연결 배선; 및 상기 복수의 제1 관통 구조체 중 하나의 타단과 상기 복수의 제2 관통 구조체 중 하나의 타단을 연결하는 복수의 제2 연결 배선;을 포함하며, 상기 복수의 제1 관통 구조체와 상기 복수의 제2 관통 구조체는, 상기 복수의 제1 연결 배선과 상기 복수의 제2 연결 배선에 의하여 교번적으로 직렬 연결되는 펠티에 구조체를 이룬다.
본 발명에 따른 적층 반도체 칩 구조체는, 제1 반도체 칩; 및 제1 반도체 칩 상에 적층되는 적어도 하나의 제2 반도체 칩;을 포함하며, 상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각은, 반도체 기판; 상기 반도체 기판의 비활성면을 덮는 후면 보호층; 상기 반도체 기판과 상기 후면 보호층을 관통하는, 복수의 관통 전극, 제1 도전형 불순물을 포함하는 복수의 제1 관통 구조체, 및 상기 제1 도전형과 다른 제2 도전형 불순물을 포함하는 복수의 제2 관통 구조체; 상기 후면 보호층 상에 배치되며 상기 복수의 관통 전극과 연결되는 복수의 후면 패드; 상기 복수의 제1 관통 구조체 중 하나의 일단과 상기 복수의 제2 관통 구조체 중 하나의 일단을 연결하는 복수의 제1 연결 배선; 및 상기 복수의 제1 관통 구조체 중 하나의 타단과 상기 복수의 제2 관통 구조체 중 하나의 타단을 연결하는 복수의 제2 연결 배선;을 포함하며, 상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각에서, 상기 복수의 제1 관통 구조체와 상기 복수의 제2 관통 구조체는, 상기 복수의 제1 연결 배선과 상기 복수의 제2 연결 배선에 의하여 교번적으로 직렬 연결되는 펠티에 구조체를 이루며, 상기 제1 반도체 칩이 포함하는 상기 펠티에 구조체와 상기 적어도 하나의 제2 반도체 칩이 포함하는 상기 펠티에 구조체는 병렬 연결된다.
본 발명에 따른 반도체 패키지는, 인터포저; 상기 인터포저 상에 서로 이격되며 부착되고, 제1 반도체 칩 상에 적층되는 적어도 하나의 제2 반도체 칩을 포함하는 적층 반도체 칩 구조체, 및 제3 반도체 칩;을 포함하며, 상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각은, 반도체 기판; 상기 반도체 기판의 활성면 상의 FEOL 층; 및 상기 FEOL 층 상에서 복수의 배선 패턴과 상기 복수의 배선 패턴과 연결되는 복수의 배선 비아를 포함하는 배선 구조체를 포함하는 BEOL 층; 상기 반도체 기판의 비활성면을 덮는 후면 보호층; 상기 FEOL 층, 상기 반도체 기판 및 상기 후면 보호층을 관통하고, 상기 복수의 배선 패턴 중 상기 반도체 기판에 가장 가까운 수직 레벨에 위치하는 복수의 제1 배선 패턴과 연결되는 일단을 가지는 복수의 관통 전극, 제1 도전형 불순물을 포함하는 복수의 제1 관통 구조체, 및 상기 제1 도전형과 다른 제2 도전형 불순물을 포함하는 복수의 제2 관통 구조체; 상기 후면 보호층 상에 배치되며 상기 복수의 관통 전극의 타단과 연결되는 복수의 후면 패드; 상기 복수의 제1 관통 구조체 중 하나의 일단과 상기 복수의 제2 관통 구조체 중 하나의 일단을 연결하고, 상기 복수의 제1 배선 패턴과 동일한 수직 레벨에 위치하는 복수의 제1 연결 배선; 상기 복수의 제1 관통 구조체 중 하나의 타단과 상기 복수의 제2 관통 구조체 중 하나의 타단을 연결하고, 상기 후면 보호층 상에 배치되며 상기 복수의 후면 패드와 동일한 수직 레벨에 위치하는 복수의 제2 연결 배선;을 포함하며, 상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각에서, 상기 복수의 제1 관통 구조체와 상기 복수의 제2 관통 구조체는, 상기 복수의 제1 연결 배선과 상기 복수의 제2 연결 배선에 의하여 교번적으로 직렬 연결되는 펠티에 구조체를 이룬다.
본 발명에 따른 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지는, 반도체 칩이 포함하는 펠티에 구조체에 의하여, 내부에서 발생하는 열을 외부로 효율적으로 방출할 수 있다.
도 1a는 본 발명의 일 실시 예들에 따른 반도체 칩들이 적층된 적층 반도체 칩 구조체를 나타내는 단면도이고, 도 1b는 도 1a에 보인 적층 반도체 칩 구조체에 포함되는 반도체 칩들이 가지는 펠티에 구조체들의 전기적인 연결 관계를 나타내는 개념도이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예들에 따른 반도체 칩이 가지는 펠티에 구조체의 평면 배치를 개략적으로 나타내는 레이아웃들이다.
도 3a 및 도 3b는 본 발명의 일 실시 예들에 따른 반도체 칩들이 적층된 적층 반도체 칩 구조체를 나타내는 단면도 및 부분 확대 단면도이다.
도 4는 본 발명의 일 실시 예들에 따른 반도체 칩이 가지는 관통 전극들과 관통 구조체들의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 칩들이 적층된 적층 반도체 칩 구조체를 나타내는 단면도 및 부분 확대 단면도이다.
도 6은 본 발명의 일 실시 예들에 따른 반도체 칩이 가지는 관통 전극들과 관통 구조체들의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 칩들이 적층된 적층 반도체 칩 구조체를 나타내는 단면도 및 부분 확대 단면도이다.
도 8은 본 발명의 일 실시 예들에 따른 반도체 칩이 가지는 관통 전극들과 관통 구조체들의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 9a 내지 도 9i는 일 실시 예들에 따른 반도체 칩의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10 내지 도 12는 본 발명의 일 실시 예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 1a는 본 발명의 일 실시 예들에 따른 반도체 칩들이 적층된 적층 반도체 칩 구조체를 나타내는 단면도이고, 도 1b는 도 1a에 보인 적층 반도체 칩 구조체에 포함되는 반도체 칩들이 가지는 펠티에 구조체들의 전기적인 연결 관계를 나타내는 개념도이다.
도 1a를 참조하면, 적층 반도체 칩 구조체(1000)는 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)을 포함한다. 도 1에는 적층 반도체 칩 구조체(1000)가 4개의 제2 반도체 칩(200)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 적층 반도체 칩 구조체(1000)는 2개 이상의 제2 반도체 칩(200)을 포함할 수 있다. 일부 실시 예에서, 적층 반도체 칩 구조체(1000)는 4의 배수 개의 제2 반도체 칩(200)을 포함할 수 있다. 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 적층될 수 있다. 적층 반도체 칩 구조체(1000)는 서브 반도체 패키지라고 호칭할 수 있다.
제1 반도체 칩(100)은 활성면에 제1 반도체 소자(112)가 형성된 제1 반도체 기판(110), 제1 반도체 기판(110)의 활성면 상에 형성되는 제1 배선 구조체(140), 및 제1 배선 구조체(140)와 연결되며 제1 반도체 칩(100)의 적어도 일부분을 관통하는 복수의 제1 관통 전극(130)을 포함한다.
적층 반도체 칩 구조체(1000) 내에서, 제1 반도체 칩(100)은 제1 반도체 기판(110)의 활성면이 하측을 향하고, 비활성면이 상측을 향하도록 배치될 수 있다. 따라서 본 명세서에서 별도로 언급하지 않는 경우, 적층 반도체 칩 구조체(1000)가 가지는 제1 반도체 칩(100)의 상면 및 하면 각각은 제1 반도체 기판(110)의 비활성면 및 활성면 각각이 향하는 측을 지칭한다. 단, 제1 반도체 칩(100)을 기준으로 설명할 때, 제1 반도체 기판(110)의 활성면이 향하는 제1 반도체 칩(100)의 하면은 제1 반도체 칩(100)의 전면이라 호칭할 수 있고, 비활성면이 향하는 제1 반도체 칩(100)의 상면은 제1 반도체 칩(100)의 후면이라 호칭할 수 있다.
제2 반도체 칩(200)은 활성면에 제2 반도체 소자(212)가 형성된 제2 반도체 기판(210), 및 제2 반도체 기판(210)의 활성면 상에 형성되는 제2 배선 구조체(240)를 포함한다.
제2 반도체 칩(200)은 제2 배선 구조체(240)와 연결되며 제2 반도체 칩(200)의 적어도 일부분을 관통하는 복수의 제2 관통 전극(230)을 더 포함할 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)은 제2 관통 전극(230)을 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)의 두께는, 나머지 제2 반도체 칩(200)의 두께보다 큰 값을 가질 수 있다.
적층 반도체 칩 구조체(1000) 내에서, 복수의 제2 반도체 칩(200) 각각은 활성면이 하측을 향하면서 제1 반도체 칩(100) 상에 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 따라서 본 명세서에서 별도로 언급하는 않는 경우, 적층 반도체 칩 구조체(1000)가 가지는 제2 반도체 칩(200)의 상면 및 하면 각각은 제2 반도체 기판(210)의 비활성면 및 활성면 각각이 향하는 측을 지칭한다. 단, 제2 반도체 칩(200)을 기준으로 설명할 때, 제2 반도체 기판(210)의 활성면이 향하는 제2 반도체 칩(200)의 하면은 제2 반도체 칩(200)의 전면이라 호칭할 수 있고, 비활성면이 향하는 제2 반도체 칩(200)의 상면은 제2 반도체 칩(200)의 후면이라 호칭할 수 있다.
제1 반도체 기판(110) 및 제2 반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제1 반도체 기판(110) 및 제2 반도체 기판(210)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 반도체 소자(112) 및 제2 반도체 소자(212) 각각은 다양한 종류의 복수의 개별 소자(individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 기판(110) 또는 제2 반도체 기판(210)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자(112) 및 제2 반도체 소자(212) 각각은 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일부 실시 예에서, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)을 포함하는 적층 반도체 칩 구조체(1000)를 HBM(High Bandwidth Memory) DRAM 반도체 칩이라 호칭할 수 있다. 예를 들면, 제1 반도체 칩(100)은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함하며 복수의 제2 반도체 칩(200)의 제어를 위한 버퍼 칩일 수 있고, 복수의 제2 반도체 칩(200)은 DRAM 메모리 셀들을 포함하는 코어 칩일 수 있다. 일부 실시 예에서, 제1 반도체 칩(100)은 마스터 칩이라 호칭하고, 복수의 제2 반도체 칩(200) 각각은 슬레이브 칩이라 호칭할 수 있다.
제1 배선 구조체(140) 및 제2 배선 구조체(240)는 예를 들면, 알루미늄, 구리 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 일부 실시 예에서, 제1 배선 구조체(140) 및 제2 배선 구조체(240)는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, Ta, Ru, Mn, Co, 또는 W과 같은 금속의 질화물이나 산화물로 이루어지거나, CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide)와 같은 합금으로 이루어질 수 있다. 상기 배선용 금속층은 W, Al, Ti, Ta, Ru, Mn, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
제1 배선 구조체(140) 및 제2 배선 구조체(240) 각각은 수평면(X-Y 평면) 상에서 연장되는 복수의 배선 패턴과 상기 복수의 배선 패턴과 연결되며 수직 방향(Z 방향)으로 연장되는 복수의 배선 비아로 이루어질 수 있다.
일부 실시 예에서, 제1 배선 구조체(140) 및 제2 배선 구조체(240) 각각은 서로 다른 수직 레벨들에 위치하는 상기 배선 패턴들과 상기 배선 비아들을 가지는 다층 배선 구조일 수 있다. 일부 실시 예에서, 제1 배선 구조체(140) 및 제2 배선 구조체(240)가 다층 배선 구조인 경우, 상기 배선간 절연층은 제1 배선 구조체(140) 및 제2 배선 구조체(240) 각각의 다층 배선 구조에 대응하여 복수의 절연층이 적층된 다층 구조를 가질 수 있다.
상기 배선 패턴 및 상기 배선 비아에 대해서는, 도 3b에서 제2 배선 구조체(240)를 이루는 배선 패턴들(ML1, ML2)과 배선 비아들(VA1, VA2)을 통하여 자세히 설명하도록 한다.
제1 반도체 칩(100)은, 상면에 배치되어 제1 반도체 기판(110)의 비활성면을 덮는 제1 후면 보호층(190)을 더 포함할 수 있다. 복수의 제2 반도체 칩(200) 각각은, 상면에 배치되어 제2 반도체 기판(210)의 비활성면을 덮는 제2 후면 보호층(290)을 더 포함할 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)은 제2 후면 보호층(290)을 포함하지 않을 수 있다.
제1 후면 보호층(190) 및 제2 후면 보호층(290)은 예를 들면, 산화물, 질화물, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 제1 후면 보호층(190) 및 제2 후면 보호층(290)은 스핀 코팅 공정 또는 스프레이 공정에 의해 형성되는 폴리머로 이루어질 수 있다. 다른 일부 실시 예에서, 제1 후면 보호층(190) 및 제2 후면 보호층(290)은 증착 공정에 의하여 형성되는 산화물, 질화물, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 관통 전극(130) 각각은 제1 배선 구조체(140)와 연결되며, 제1 반도체 기판(110) 및 제1 후면 보호층(190)을 관통하여 제1 반도체 칩(100)의 상면, 즉 제1 반도체 칩(100)의 후면까지 수직 방향(Z 방향)을 따라서 연장될 수 있다. 복수의 제2 관통 전극(230) 각각은 제2 배선 구조체(240)와 연결되며, 제2 반도체 기판(210) 및 제2 후면 보호층(290)을 관통하여 제2 반도체 칩(200)의 상면, 즉 제2 반도체 칩(200)의 후면까지 수직 방향(Z 방향)을 따라서 연장될 수 있다.
제1 관통 전극(130) 및 제2 관통 전극(230)은 TSV(Through Silicon Via)로 형성될 수 있다. 제1 관통 전극(130) 및 제2 관통 전극(230) 각각은 제1 반도체 기판(110) 및 제2 반도체 기판(210) 각각을 관통하는 도전성 플러그와 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 제1 관통 전극(130)과 제1 반도체 기판(110) 사이, 및 제2 관통 전극(230)과 제2 반도체 기판(210) 사이에는 비아 절연막이 개재되어 제1 관통 전극(130) 및 제2 관통 전극(230)의 측벽을 포위할 수 있다. 제1 관통 전극(130) 및 제2 관통 전극(230)은 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다.
상기 도전성 플러그는 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 도전성 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예를 들면, 상기 도전성 배리어막은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있으나 이에 제한되는 것은 아니고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 일부 실시 예에서, 상기 도전성 배리어막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 상기 도전성 플러그와 상기 도전성 배리어막은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 비아 절연막은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 비아 절연막은 CVD 공정에 의해 형성될 수 있다. 예를 들면, 상기 비아 절연막은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
제1 반도체 칩(100)의 하면, 즉 제1 반도체 칩(100)의 전면에는 복수의 제1 전면 패드(152)가 배치될 수 있고, 제2 반도체 칩(200)의 하면, 즉 제2 반도체 칩(200)의 전면에는 복수의 제2 전면 패드(252)가 배치될 수 있다. 예를 들면, 복수의 제1 전면 패드(152) 및 복수의 제2 전면 패드(252) 각각은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다.
복수의 제1 전면 패드(152) 상에는 복수의 제1 연결 범프(180)가 부착될 수 있고, 복수의 제2 전면 패드(252) 상에는 복수의 제2 연결 범프(280)가 부착될 수 있다. 예를 들면, 제1 연결 범프(180)와 제2 연결 범프(280) 각각은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 또는 솔더(solder)로 이루어질 수 있다. 일부 실시 예에서, 제1 연결 범프(180)와 제2 연결 범프(280) 각각은 도전성 필라 및 상기 도전성 필라를 덮는 도전성 캡으로 이루어질 수 있다. 상기 도전성 필라는 약 3㎛ 내지 약 5㎛의 두께와 약 10㎛ 내지 약 20㎛의 폭을 가질 수 있다. 상기 도전성 캡은 약 10㎛ 내지 약 15㎛의 두께와 약 15㎛ 내지 약 25㎛의 폭을 가질 수 있다. 예를 들면, 상기 도전성 필라는 니켈, 구리, 티타늄, 팔라듐, 백금, 및 금 중 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 상기 도전성 필라는 니켈을 포함할 수 있다. 다른 일부 실시 예에서 상기 도전성 필라는 배리어층, 시드층 및 베이스 필라층으로 이루어지는 다층 구조일 수 있다. 예를 들면, 상기 배리어층, 상기 시드층 및 상기 베이스 필라층 각각은 티타늄, 구리, 및 니켈로 이루어질 수 있다. 예를 들면, 상기 도전성 캡은 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 납(Pb) 중 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 상기 도전성 캡은 SnAg로 이루어질 수 있다.
복수의 제1 전면 패드(152) 중 일부개는 제1 배선 구조체(140)를 통하여 복수의 제1 관통 전극(130)과 전기적으로 연결될 수 있고, 복수의 제1 전면 패드(152) 중 다른 일부개는 제1 관통 전극(130)과 전기적으로 연결되지 않을 수 있다. 복수의 제1 전면 패드(152) 중 제1 관통 전극(130)과 전기적으로 연결되지 않는 제1 전면 패드(152)는 제1 더미 전면 패드(152D)라 호칭할 수 있다. 복수의 제1 전면 패드(152) 중 제1 관통 전극(130)과 전기적으로 연결되는 제1 전면 패드(152)는 제1 신호 전면 패드라 호칭할 수 있다. 일부 실시 예에서, 복수의 제1 전면 패드(152) 중 제1 더미 전면 패드(152D) 이외의 제1 전면 패드(152)는 상기 제1 신호 전면 패드일 수 있다.
복수의 제1 전면 패드(152) 상에는 복수의 제1 연결 범프(180)가 부착될 수 있다. 복수의 제1 연결 범프(180) 중 제1 더미 전면 패드(152D)에 부착되는 제1 연결 범프(180)는 제1 더미 연결 범프(180D)라 호칭할 수 있고, 상기 제1 신호 전면 패드에 부착되는 제1 연결 범프(180)는 제1 신호 연결 범프라 호칭할 수 있다.
복수의 제2 전면 패드(252) 중 일부개는 제2 배선 구조체(240)를 통하여 복수의 제2 관통 전극(230)과 전기적으로 연결될 수 있고, 복수의 제2 전면 패드(252) 중 다른 일부개는 제2 반도체 칩(200) 내에서 제2 관통 전극(230)과 전기적으로 연결되지 않을 수 있다. 복수의 제2 전면 패드(252) 중 제2 반도체 칩(200) 내에서 제2 관통 전극(230)과 전기적으로 연결되지 않는 제2 전면 패드(252)는 제2 더미 전면 패드(252D)라 호칭할 수 있다. 복수의 제2 전면 패드(252) 중 제2 관통 전극(230)과 전기적으로 연결되는 제2 전면 패드(252)는 제2 신호 전면 패드라 호칭할 수 있다. 일부 실시 예에서, 복수의 제2 전면 패드(252) 중 제2 더미 전면 패드(252D) 이외의 제2 전면 패드(252)는 상기 제2 신호 전면 패드일 수 있다.
복수의 제2 전면 패드(252) 상에는 복수의 제2 연결 범프(280)가 부착될 수 있다. 복수의 제2 연결 범프(280) 중 제2 더미 전면 패드(252D)에 부착되는 제2 연결 범프(280)는 제2 더미 연결 범프(280D)라 호칭할 수 있고, 상기 제2 신호 전면 패드에 부착되는 제2 연결 범프(280)는 제2 신호 연결 범프라 호칭할 수 있다.
도 1a에는 복수의 제2 더미 연결 범프(280D) 각각이 제2 더미 전면 패드(252D)와 후술할 제2 연결 배선(PLB) 사이에 개재되는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 제2 더미 연결 범프(280D) 중 적어도 일부개는 제1 후면 패드(154) 또는 제2 후면 패드(254)와 함께 만들어지는 제1 더미 후면 패드 또는 제2 더미 후면 패드와 제2 연결 배선(PLB) 사이에 개재될 수도 있다.
상기 제1 신호 연결 범프 및 상기 제2 신호 연결 범프는 각각 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공할 수 있고, 제1 더미 연결 범프(180D) 및 제2 더미 연결 범프(280D)는 신호, 전원 및 그라운드를 제공하지 않고, 제1 반도체 칩(100) 및 제2 반도체 칩(200) 내에서 발생하는 열을 외부로 방출시키는 기능을 수행할 수 있다.
제1 반도체 칩(100)의 상면, 즉 제1 반도체 칩(100)의 후면에는 복수의 제1 후면 패드(154)가 배치될 수 있고, 제2 반도체 칩(200)의 상면, 즉 제2 반도체 칩(200)의 후면에는 복수의 제2 후면 패드(254)가 배치될 수 있다. 복수의 제1 후면 패드(154)는 제1 후면 보호층(190) 상에 위치할 수 있고, 복수의 제2 후면 패드(254)는 제2 후면 보호층(290) 상에 위치할 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)의 후면 상에는 제2 후면 패드(254)가 배치되지 않을 수 있다.
제1 후면 패드(154) 및 제2 후면 패드(254)는 약 2㎛ 내지 약 4㎛의 두께와 약 15㎛ 내지 약 25㎛의 폭을 가질 수 있다. 예를 들면, 제1 후면 패드(154) 및 제2 후면 패드(254)는 니켈, 구리, 티타늄, 팔라듐, 백금, 및 금 중 적어도 하나를 포함할 수 있다. 일부 실시 예에서, 제1 후면 패드(154) 및 제2 후면 패드(254)는 니켈을 포함할 수 있다.
복수의 제1 후면 패드(154)는 복수의 제1 관통 전극(130)과 연결될 수 있고, 복수의 제2 후면 패드(254)는 복수의 제2 관통 전극(230)과 연결될 수 있다. 일부 실시 예에서, 제1 관통 전극(130)은 제1 배선 구조체(140)로부터 제1 후면 패드(154)까지 연장될 수 있고, 제2 관통 전극(230)은 제2 배선 구조체(240)로부터 제2 후면 패드(254)까지 연장될 수 있다.
복수의 제2 연결 범프(280) 중 상기 제2 신호 연결 범프는 복수의 제2 반도체 칩(200) 중 최하단의 제2 반도체 칩(200)의 복수의 제2 전면 패드(252) 중 제2 신호 연결 패드와 제1 후면 패드(154) 사이, 또는 복수의 제2 반도체 칩(200) 중 최하단의 제2 반도체 칩(200)을 제외한 다른 제2 반도체 칩(200)의 복수의 제2 전면 패드(252) 중 제2 신호 연결 패드와 그 하단의 제2 반도체 칩(200)의 제2 후면 패드(154) 사이에 개재될 수 있다.
제1 반도체 칩(100)과 복수의 제2 반도체 칩(200) 각각의 사이에는 절연성 접착층(350)이 개재될 수 있다. 절연성 접착층(350)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(350)은, 복수의 제1 연결 범프(280)를 감싸며 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 각각의 사이를 채울 수 있다.
제1 반도체 칩(100)의 폭 및 넓이는 복수의 제2 반도체 칩(200) 각각의 폭 및 넓이보다 큰 값을 가질 수 있다. 적층 반도체 칩 구조체(1000)는, 제1 반도체 칩(100) 상에서 복수의 제2 반도체 칩(200)의 측면 및 절연성 접착층(350)의 측면을 둘러싸는 몰딩층(300)을 더 포함할 수 있다. 몰딩층(300)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 각각은 펠티에 구조체(PS)를 포함할 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)은 펠티에 구조체(PS)를 포함하지 않을 수 있다. 펠티에 구조체(PS)는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)가 교번적으로 직렬로 연결되어 이루어질 수 있다. 수직 방향(Z 방향)으로 연장되는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 수평면(X-Y 평면) 상에서 연장되는 제1 연결 배선(PLF) 및 제2 연결 배선(PLB)에 의하여 교번적으로 직렬로 연결되어, 펠티에 구조체(PS)를 이룰 수 있다. 제1 연결 배선(PLF)은 복수의 제1 관통 구조체(TVP) 중 하나와 복수의 제2 관통 구조체(TVN) 중 하나를 연결할 수 있다. 제2 연결 배선(PLB)은 복수의 제1 관통 구조체(TVP) 중 하나와 복수의 제2 관통 구조체(TVN) 중 하나를 연결할 수 있다 예를 들면, 복수의 제1 관통 구조체(TVP) 중 하나는 복수의 제1 연결 배선(PLF) 중 하나를 통하여 복수의 제2 관통 구조체(TVN) 중 하나와 연결될 수 있고, 복수의 제2 연결 배선(PLB) 중 하나를 통하여 복수의 제2 관통 구조체(TVN) 중 다른 하나와 연결될 수 있다. 예를 들면, 복수의 제2 관통 구조체(TVN) 중 하나는 복수의 제1 연결 배선(PLF) 중 하나를 통하여 복수의 제1 관통 구조체(TVP) 중 하나와 연결될 수 있고, 복수의 제2 연결 배선(PLB) 중 하나를 통하여 복수의 제1 관통 구조체(TVP) 중 다른 하나와 연결될 수 있다.
제1 반도체 칩(100)이 포함하는 펠티에 구조체(PS)와 제2 반도체 칩(200)이 포함하는 펠티에 구조체(PS)는 실질적으로 동일한 구조를 가지므로, 구분해서 설명해야하는 경우를 제외하고는 함께 설명하도록 한다.
일부 실시 예에서, 제1 연결 배선(PLF)은 제1 배선 구조체(140) 또는 제2 배선 구조체(240)가 포함하는 복수의 배선 패턴과 함께 만들어질 수 있다. 예를 들면, 제1 반도체 칩(100)이 포함하는 펠티에 구조체(PS)에서 제1 연결 배선(PLF)은 제1 배선 구조체(140)가 포함하는 복수의 배선 패턴 중 적어도 일부와 함께 만들어질 수 있고, 제2 반도체 칩(200)이 포함하는 펠티에 구조체(PS)에서 제1 연결 배선(PLF)은 제2 배선 구조체(240)가 포함하는 복수의 배선 패턴 중 적어도 일부와 함께 만들어질 수 있다. 예를 들면, 제1 연결 배선(PLF)은 제1 배선 구조체(140)의 복수의 배선 패턴 중 적어도 일부 또는 제2 배선 구조체(240)의 복수의 배선 패턴 중 적어도 일부와 동일한 물질로 이루어지며, 동일한 두께를 가지며 동일한 수직 레벨에 배치될 수 있다.
일부 실시 예에서, 제2 연결 배선(PLB)은 제1 후면 패드(154) 또는 제2 후면 패드(254)와 함께 만들어질 수 있다. 예를 들면, 제2 연결 배선(PLB)은 제1 후면 패드(154) 또는 제2 후면 패드(254)와 동일한 물질로 이루어지며, 동일한 두께를 가지며 동일한 수직 레벨에 배치될 수 있다.
복수의 제1 관통 구조체(TVP) 및 복수의 제2 관통 구조체(TVN)는 복수의 제1 관통 전극(130) 또는 복수의 제2 관통 전극(230)과 동일한 수직 레벨에 위치할 수 있다. 예를 들면, 제1 반도체 칩(100)에서 복수의 제1 관통 구조체(TVP) 및 복수의 제2 관통 구조체(TVN)의 수직 높이는 복수의 제1 관통 전극(130)의 수직 높이와 같은 값을 가질 수 있고, 제2 반도체 칩(200)에서 복수의 제1 관통 구조체(TVP) 및 복수의 제2 관통 구조체(TVN)의 수직 높이는 복수의 제2 관통 전극(230)의 수직 높이와 같은 값을 가질 수 있다. 예를 들면, 복수의 제1 관통 구조체(TVP) 및 복수의 제2 관통 구조체(TVN)의 최상단과 최하단의 수직 레벨은 복수의 제1 관통 전극(130) 또는 복수의 제2 관통 전극(230)의 최상단과 최하단의 수직 레벨과 동일한 수직 레벨에 위치할 수 있다.
펠티에 구조체(PS)는 순차적으로 연결되는 제1 관통 구조체(TVP), 제2 연결 배선(PLB), 제2 관통 구조체(TVN), 및 제1 연결 배선(PLF)이 직렬로 반복 연결될 수 있다. 일부 실시 예에서, 펠티에 구조체(PS)의 양 끝단에 배치되는 제1 관통 구조체(TVP) 및 제2 관통 구조체(TVN) 각각에는 제1 연결 배선(PLF)이 연결될 수 있다. 다른 일부 실시 예에서, 별도로 도시하지는 않았으나 펠티에 구조체(PS)의 양 끝단에 배치되는 제1 관통 구조체(TVP) 및 제2 관통 구조체(TVN) 각각에는 제2 연결 배선(PLB)이 연결될 수 있다.
제1 관통 구조체(TVP) 및 제2 관통 전극체(TVN) 각각은 Si, Poly-Si, SiGe, Bi2Te3, GeBiTe, PbTe 등으로 이루어질 수 있다. 제1 관통 구조체(TVP)는 제1 도전형 불순물을 더 포함할 수 있고, 제2 관통 구조체(TVN)는 제1 도전형과 다른 제2 도전형 불순물을 더 포함할 수 있다. 예를 들면, 제1 도전형 불순물은 p형 불순물일 수 있고, 제2 도전형 불순물은 n형 불순물일 수 있다. 예를 들면, p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg) 중 하나 또는 그 이상을 포함할 수 있다. 예를 들면, n형 불순물은 질소(N), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 황(S), 셀렌(Se), 텔루륨(Te), 또는 폴로늄(Po) 중 하나 또는 그 이상을 포함할 수 있다.
상기 제1 전압과 상기 제2 전압에 의하여 제1 관통 구조체(TVP)와 제2 관통 구조체(TVN)에 직류 전류가 인가되면, 전류 흐름의 방향에 대하여 전자는 반대 방향으로 이동하고, 반면 정공은 동일한 방향으로 이동한다. 제1 관통 구조체(TVP)에서는 주 캐리어는 정공들이고, 정공들은 전류의 방향과 같은 방향으로 이동한다. 반면 제2 관통 구조체(TVN)에서는 주 캐리어는 전자들이고, 전자들은 전류의 방향과는 반대 방향으로 이동한다. 결과적으로, 상기 전자들과 상기 정공들의 이동 방향은 동일하고, 인가된 상기 직류 전류에 의하여, 상기 전자들과 상기 정공들은 열을 전달하는 매개체가 되어, 전류 흐름에 따른 열의 이동인 펠티에 효과(Peltier effect)가 일어날 수 있다. 즉, 기전력에 의하여 이동하는 자유전자가 보다 높은 페르미 에너지 준위로 이동하기 위하여 에너지를 흡수하는 과정에서, 가장 구하기 쉬운 열에너지를 흡수하여 이동함으로써 전자를 내어주는 편에서는 지속적으로 열이 흡수되고, 반대쪽에서는 지속적으로 열이 방출된다. 따라서 적층 반도체 칩 구조체(1000)에서는 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)이 포함하는 펠티에 구조체(PS)들에 의하여, 하측에서 상측 방향, 즉 제1 반도체 칩(100)에서 최상단의 제2 반도체 칩(200) 방향으로 열이 이동하여 최상단의 제2 반도체 칩(200)을 통하여 외부로 방출될 수 있다.
도 1b를 참조하면, 적층 반도체 칩 구조체(1000)는 순차적으로 적층되는 제1 칩(C1), 제2 칩(C2), 제3 칩(C3), 제4 칩(C4), 및 제5 칩(C5)을 포함할 수 있다. 제1 칩(C1), 제2 칩(C2), 제3 칩(C3) 및 제4 칩(C4) 각각은 펠티에 구조체(PS)를 포함할 수 있다. 제1 칩(C1), 제2 칩(C2), 제3 칩(C3) 및 제4 칩(C4) 각각이 포함하는 펠티에 구조체(PS)를 제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3) 및 제4 펠티에 구조체(PS4)라 호칭할 수 있다. 제1 칩(C1)으로부터 가장 멀리 배치되는 최상단에 위치하는 제5 칩(C5)은 펠티에 구조체(PS)를 포함하지 않을 수 있다.
제1 칩(C1)은 도 1a에 보인 제1 반도체 칩(100)일 수 있고, 제2 칩(C2), 제3 칩(C3), 제4 칩(C4), 및 제5 칩(C5)은 도 1a에 보인 제1 반도체 칩(100) 상에 순차적으로 적층된 복수의 제2 반도체 칩(200)일 수 있다.
제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3) 및 제4 펠티에 구조체(PS4) 각각은 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)가 교번적으로 직렬로 연결되어 이루어질 수 있다. 수직 방향(Z 방향)으로 연장되는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 수평면(X-Y 평면) 상에서 연장되는 제1 연결 배선(PLF) 및 제2 연결 배선(PLB)에 의하여 교번적으로 직렬로 연결되어, 펠티에 구조체(PS)를 이룰 수 있다. 서로 연결되는 제1 관통 구조체(TVP)와 제2 관통 구조체(TVN)는, 하측에서 제1 연결 배선(PLF)에 의하여 연결되거나, 상측에서 제2 연결 배선(PLB)에 의하여 연결될 수 있다.
제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3) 및 제4 펠티에 구조체(PS4) 각각의 양 끝단에는 서로 다른 제1 전압(VT1)과 제2 전압(VT2)이 제공되어, 제1 칩(C1) 내지 제5 칩(C5) 중 서로 다른 칩이 포함하는 펠티에 구조체(PS)들, 즉 제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3) 및 제4 펠티에 구조체(PS4)는 서로 병렬로 연결될 수 있다. 일부 실시 예에서, 제1 전압(VT1)은 음의 전압이고, 제2 전압(VT2)은 양의 전압일 수 있다. 다른 일부 실시 예에서, 제1 전압(VT1)은 접지일 수 있고, 제2 전압(VT2)은 전원 전압일 수 있다.
제1 전압(VT1)과 제2 전압(VT2) 각각은 서로 대응되는 제1 칩(C1)이 포함하는 제1 관통 전극(130)과 제2 칩(C2), 제3 칩(C3), 및 제4 칩(C4) 각각이 포함하는 제2 관통 전극(230)으로부터 제1 연결 배선(PLF)을 통하여 제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3) 및 제4 펠티에 구조체(PS4) 각각의 양 끝단에 제공될 수 있다.
도 1a 및 도 1b를 함께 참조하면, 제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3) 및 제4 펠티에 구조체(PS4) 각각의 사이에는 복수의 제2 더미 연결 범프(280D)가 배치될 수 있다.
제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3) 및 제4 펠티에 구조체(PS4) 각각은 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)가 교번적으로 직렬로 연결되고, 제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3) 및 제4 펠티에 구조체(PS4)는 서로 병렬로 연결될 수 있다. 따라서 본 발명에 따른 적층 반도체 칩 구조체(1000)는, 제1 펠티에 구조체(PS1), 제2 펠티에 구조체(PS2), 제3 펠티에 구조체(PS3), 제4 펠티에 구조체(PS4) 및 이들 각각의 사이에 배치되는 복수의 제2 더미 연결 범프(280D)에 의하여, 적층 반도체 칩 구조체(1000) 내에서 외부로 열을 효율적으로 방출할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시 예들에 따른 반도체 칩이 가지는 펠티에 구조체의 평면 배치를 개략적으로 나타내는 레이아웃들이다.
도 2a를 참조하면, 펠티에 구조체(PS-1)는 제1 수평 방향(X 방향) 및 제1 수평 방향(X 방향)에 직교인 제2 수평 방향(Y 방향) 각각을 따라서 교번적으로 배치되어, 매트릭스 배열을 이루는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)를 포함한다. 제1 수평 방향(X 방향)을 따라서 배치되는 제1 관통 구조체(TVP)들과 제2 관통 구조체(TVP)들은 하나의 열을 이룰 수 있다. 펠티에 구조체(PS-1)는 제2 수평 방향(Y 방향)으로 인접하는 2개의 열에 배치되는 제1 관통 구조체(TVP)들과 제2 관통 구조체(TVP)들을 직렬로 연결하는 복수의 제1 연결 배선(PLF)과 복수의 제2 연결 배선(PLB)을 포함할 수 있다.
펠티에 구조체(PS-1)는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)를 직렬로 연결하는 복수의 제1 연결 배선(PLF)과 복수의 제2 연결 배선(PLB)이, 평면적으로 U자 모양과 상하로 뒤집힌 U자 모양이 제1 수평 방향(X 방향)을 따라서 교대로 반복되는 형상을 가지도록 배치될 수 있다.
도 2b를 참조하면, 펠티에 구조체(PS-2)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라서 교번적으로 배치되어, 매트릭스 배열을 이루는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)를 포함한다. 제1 수평 방향(X 방향)을 따라서 배치되는 제1 관통 구조체(TVP)들과 제2 관통 구조체(TVP)들은 하나의 열을 이룰 수 있다. 펠티에 구조체(PS-2)는 각 열에 배치되는 제1 관통 구조체(TVP)들과 제2 관통 구조체(TVP)들을 직렬로 연결하며, 제2 수평 방향(Y 방향)으로 인접하는 다른 열들도 직렬로 연결하는 복수의 제1 연결 배선(PLF)과 복수의 제2 연결 배선(PLB)을 포함할 수 있다.
도 2c를 참조하면, 펠티에 구조체(PS-3)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라서 교번적으로 배치되어, 매트릭스 배열을 이루는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)를 포함한다. 펠티에 구조체(PS-3)는 매트릭스 배열을 이루는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)를 나선형으로 직렬 연결하는 복수의 제1 연결 배선(PLF)과 복수의 제2 연결 배선(PLB)을 포함할 수 있다.
도 2a 내지 도 2c에 보인 펠티에 구조체(PS-1, PS-2, PS-3)가 포함하는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)를 직렬로 연결하는 방식은 매트릭스 배열을 이루는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)에 대한 예시로, 이에 한정되지 않는다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)를 직렬로 연결하는 방식은, 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)가 이루는 배열, 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN) 주변의 다른 구성 요소들의 배치 등을 고려하여, 다양하게 이루어질 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예들에 따른 반도체 칩들이 적층된 적층 반도체 칩 구조체를 나타내는 단면도 및 부분 확대 단면도이다. 도 3a 및 도 3b에서 도 1a와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 3a 및 도 3b를 함께 참조하면, 적층 반도체 칩 구조체(2000)는 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)을 포함한다.
제1 반도체 칩(100)은 활성면에 제1 반도체 소자(112)가 형성된 제1 반도체 기판(110), 제1 반도체 기판(110)의 활성면 상에 형성되는 제1 배선 구조체(140), 및 제1 배선 구조체(140)와 연결되며 제1 반도체 칩(100)의 적어도 일부분을 관통하는 복수의 제1 관통 전극(130)을 포함한다. 적층 반도체 칩 구조체(2000) 내에서, 제1 반도체 칩(100)은 제1 반도체 기판(110)의 활성면이 하측을 향하고, 비활성면이 상측을 향하도록 배치될 수 있다.
제2 반도체 칩(200)은 활성면(210F)에 제2 반도체 소자(212)가 형성된 제2 반도체 기판(210), 및 제2 반도체 기판(210)의 활성면(210F) 상에 형성되는 제2 배선 구조체(240)를 포함한다. 제2 반도체 칩(200)은 제2 배선 구조체(240)와 연결되며 제2 반도체 칩(200)의 적어도 일부분을 관통하는 복수의 제2 관통 전극(230)을 더 포함할 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200)은 제2 관통 전극(230)을 포함하지 않을 수 있다. 적층 반도체 칩 구조체(2000) 내에서, 복수의 제2 반도체 칩(200) 각각은 활성면(210F)이 하측을 향하면서 제1 반도체 칩(100) 상에 수직 방향(Z 방향)을 따라서 순차적으로 적층될 수 있다. 제2 반도체 칩(200)은 복수의 제2 관통 전극(230)을 사이에 가지며 서로 반대되는 제1 측면(S1)과 제2 측면(S2)을 가질 수 있다.
제2 반도체 칩(200)은 제2 반도체 기판(210)의 활성면(210F) 상에 FEOL 층(FEOL) 및 BEOL 층(BEOL)이 순차적으로 적층될 수 있다. 제2 배선 구조체(240)는 BEOL층(BEOL)에 배치될 수 있다. BEOL 층(BEOL)은 제2 배선 구조체(240)를 감싸는 배선간 절연층(245)을 포함할 수 있다. 배선간 절연층(245)은 실리콘 산화물, 실리콘 질화물, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다. 제2 배선 구조체(240)는 수평면(X-Y 평면) 상에서 연장되는 복수의 배선 패턴(M1, M2)과 복수의 배선 패턴(M1, M2)과 연결되며 수직 방향(Z 방향)으로 연장되는 복수의 배선 비아(VA1, VA2)로 이루어질 수 있다. 도 3a 및 도 3b에는 제2 배선 구조체(240)가 2층 배선 구조로 도시되었으나, 이는 예시적이며 이에 한정되지 않는다. 예를 들면, 제2 배선 구조체(240)는 3층 이상의 배선 구조일 수 있다. 복수의 배선 패턴(M1, M2)은 제2 반도체 기판(210)에 가장 가까운 수직 레벨에 위치하는 제1 배선 패턴(M1)과 제1 배선 패턴(M1)보다 제2 반도체 기판(210)으로부터 먼 수직 레벨에 위치하는 제2 배선 패턴(M2)을 포함할 수 있다. 복수의 배선 비아(VA1, VA2)는 제1 배선 패턴(M1)과 제2 배선 패턴(M2) 사이를 연결하는 제1 배선 비아(VA1)와 제2 배선 패턴(M2)과 제2 전면 패드(252) 사이를 연결하는 제2 배선 비아(VA2)를 포함할 수 있다.
펠티에 구조체(PS)는 복수의 제2 관통 전극(230)과 제1 측면(S1) 사이, 및 복수의 제2 관통 전극(230)과 제2 측면(S2) 사이 각각에 배치될 수 있다.
제2 관통 전극(130)은 제1 배선 패턴(M1)의 상면으로부터 제2 후면 패드(254)의 하면까지 수직 방향(Z 방향)을 따라서 연장될 수 있다. 제1 관통 구조체(TVP) 및 제2 관통 구조체(TVN) 각각은 제1 연결 배선(PLF)의 상면으로부터 제2 연결 배선(PLB)의 하면까지 수직 방향(Z 방향)을 따라서 연장될 수 있다.
제1 연결 배선(PLF)은 제1 배선 패턴(M1)과 함께 만들어져서 동일한 물질로 이루어지며, 동일한 두께를 가지며 동일한 수직 레벨에 배치될 수 있다. 제1 연결 배선(PLF)의 상면과 제1 배선 패턴(M1)의 상면은 동일한 수직 레벨에 위치할 수 있다. 제2 연결 배선(PLB)은 제2 후면 패드(254)와 함께 만들어질 수 있으며, 제2 연결 배선(PLB)의 하면과 제2 후면 패드(254)의 하면은 동일한 수직 레벨에 위치할 수 있다.
제2 반도체 칩(200) 내에서, 제1 관통 구조체(TVP), 제2 관통 구조체(TVN), 및 제2 관통 전극(230) 각각은 동일한 수직 레벨에 위치하는 최상단과 최하단을 가지며, 동일한 수직 높이를 가질 수 있다.
도 3b에서는 제2 반도체 칩(200)이 가지는 제2 배선 구조체(240) 및 펠티에 구조체(PS)에 대해서만 도시하였으나, 제1 반도체 칩(100)이 가지는 제1 배선 구조체(140) 및 펠티에 구조체(PS) 또한 대체로 동일한 구조를 가지므로 자세한 설명은 생략하도록 한다.
제1 반도체 칩(100)에서, 제1 연결 배선(PLF)은 제1 배선 구조체(140) 제1 반도체 기판(110)에 가장 가까운 수직 레벨에 위치하는 배선 패턴과 함께 만들어질 수 있으며, 제1 연결 배선(PLF)의 상면과 상기 배선 패턴의 상면은 동일한 수직 레벨에 위치할 수 있고, 제2 연결 배선(PLB)은 제1 후면 패드(154)와 함께 만들어질 수 있으며, 제2 연결 배선(PLB)의 하면과 제1 후면 패드(154)의 하면은 동일한 수직 레벨에 위치할 수 있다. 제1 반도체 칩(100) 내에서, 제1 관통 구조체(TVP), 제2 관통 구조체(TVN), 및 제1 관통 전극(130) 각각은 동일한 수직 레벨에 위치하는 최상단과 최하단을 가지며, 동일한 수직 높이를 가질 수 있다.
도 4는 본 발명의 일 실시 예들에 따른 반도체 칩이 가지는 관통 전극들과 관통 구조체들의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 4를 참조하면, 반도체 칩(200-1)은 셀 영역(CR) 및 관통 전극 영역(TR)을 가질 수 있다. 예를 들면, 반도체 칩(200-1)은 도 1a, 도 3a 및 도 3b에 보인 제2 반도체 칩(200)일 수 있다.
관통 전극 영역(TR)에는 복수의 제2 관통 전극(230)이 배치될 수 있다. 일부 실시 예에서, 복수의 제2 관통 전극(230)은 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향) 각각을 따라서 수십 ㎛의 일정한 피치를 가지면서 매트릭스 배열을 이루며 배치될 수 있다.
셀 영역(CR)은 복수의 셀 블록(CB) 및 복수의 셀 블록(CB) 사이에 개재되는 주변 회로 영역(PCR)을 포함할 수 있다. 셀 영역(CR) 중 복수의 셀 블록(CB)의 모서리에 인접하는 부분에는 복수의 코너 영역(CNR)이 배치될 수 있다. 셀 영역(CR)의 가장자리를 제외한 부분에서, 코너 영역(CNR)은 4개의 셀 블록(CB)의 모서리들 사이에 배치될 수 있다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN) 각각은 복수의 코너 영역(CNR) 각각에 배치될 수 있다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 복수의 제2 관통 전극(230)이 배치되는 피치보다 큰 값의 피치를 가지며 배치될 수 있다. 일부 실시 예에서, 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향) 각각을 따라서 수백 ㎛의 피치를 가지면서 배치될 수 있다.
일부 실시 예에서, 반도체 칩(200-1)은 복수의 셀 영역(CR)을 가지며, 관통 전극 영역(TR)은 복수의 셀 영역(CR) 사이에 배치될 수 있다. 예를 들면, 관통 전극 영역(TR)은 평면적으로 반도체 칩(200-1)의 중간 부분에 배치될 수 있고, 관통 전극(TR)을 사이에 두고 양측으로 2개의 셀 영역(CR)이 배치될 수 있다.
반도체 칩(200-1)은 관통 전극 영역(TR)을 사이에 가지며 서로 반대되는 제1 측면(S1)과 제2 측면(S2)을 가질 수 있다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는 관통 전극 영역(TR)과 제1 측면(S1) 사이에 개재되는 셀 영역(CR) 및 관통 전극 영역(TR)과 제2 측면(S2) 사이에 개재되는 셀 영역(CR) 각각에 배치될 수 있다.
복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는 평면적으로 관통 전극 영역(TR)을 제외한 복수의 셀 영역(CR)에 걸쳐서 대체로 균일하게 배치될 수 있다.
일부 실시 예에서, 도 3a에 보인 제1 반도체 칩(100)이 가지는 펠티에 구조체(PS)를 이루는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 도 4에 보인 반도체 칩(200-1)이 가지는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)와 대체로 동일하게 배치될 수 있다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 칩들이 적층된 적층 반도체 칩 구조체를 나타내는 단면도 및 부분 확대 단면도이다. 도 5에서 도 3a와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 5를 참조하면, 적층 반도체 칩 구조체(2000a)는 제1 반도체 칩(100a) 및 복수의 제2 반도체 칩(200a)을 포함한다. 제1 반도체 칩(100a) 및 제2 반도체 칩(200a) 각각은 펠티에 구조체(PSa)를 가질 수 있다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 제1 연결 배선(PLF) 및 제2 연결 배선(PLB)에 의하여 교번적으로 직렬로 연결되어, 펠티에 구조체(PSa)를 이룰 수 있다.
펠티에 구조체(PSa)는 복수의 제2 관통 전극(230)과 제1 측면(S1) 사이에는 배치되나, 복수의 제2 관통 전극(230)과 제2 측면(S2) 사이에는 배치되지 않을 수 있다.
도 6은 본 발명의 일 실시 예들에 따른 반도체 칩이 가지는 관통 전극들과 관통 구조체들의 평면 배치를 개략적으로 나타내는 레이아웃이다. 도 6에서 도 4와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 6을 참조하면, 반도체 칩(200-2)은 셀 영역(CR) 및 관통 전극 영역(TR)을 가질 수 있다. 예를 들면, 반도체 칩(200-2)은 도 5에 보인 제2 반도체 칩(200a)일 수 있다. 관통 전극 영역(TR)에는 복수의 제2 관통 전극(230)이 배치될 수 있다.
일부 실시 예에서, 반도체 칩(200-2)은 복수의 셀 영역(CR)을 가지며, 관통 전극 영역(TR)은 복수의 셀 영역(CR) 사이에 배치될 수 있다. 예를 들면, 관통 전극 영역(TR)은 평면적으로 반도체 칩(200-2)의 중간 부분에 배치될 수 있고, 관통 전극(TR)을 사이에 두고 양측으로 2개의 셀 영역(CR)이 배치될 수 있다.
셀 영역(CR)은 복수의 셀 블록(CB) 및 복수의 셀 블록(CB) 사이에 개재되는 주변 회로 영역(PCR)을 포함할 수 있다. 셀 영역(CR) 중 복수의 셀 블록(CB)의 모서리에 인접하는 부분에는 복수의 코너 영역(CNR)이 개재될 수 있다. 셀 영역(CR)의 가장자리를 제외한 부분에서, 코너 영역(CNR)은 4개의 셀 영역(CR)의 모서리들 사이에 배치될 수 있다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN) 각각은 복수의 코너 영역(CNR) 각각에 배치될 수 있다.
반도체 칩(200-2)은 관통 전극 영역(TR)을 사이에 가지며 서로 반대되는 제1 측면(S1)과 제2 측면(S2)을 가질 수 있다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는 관통 전극 영역(TR)과 제1 측면(S1) 사이에 개재되는 셀 영역(CR)에는 배치되고, 관통 전극 영역(TR)과 제2 측면(S2) 사이에 개재되는 셀 영역(CR)에는 배치되지 않을 수 있다.
일부 실시 예에서, 도 5에 보인 제1 반도체 칩(100a)이 가지는 펠티에 구조체(PSa)를 이루는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 도 6에 보인 반도체 칩(200-2)이 가지는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)와 대체로 동일하게 배치될 수 있다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 칩들이 적층된 적층 반도체 칩 구조체를 나타내는 단면도 및 부분 확대 단면도이다. 도 7에서 도 3a 및 도 5와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 7을 참조하면, 적층 반도체 칩 구조체(2000b)는 제1 반도체 칩(100b) 및 복수의 제2 반도체 칩(200b)을 포함한다. 제1 반도체 칩(100b) 및 제2 반도체 칩(200b) 각각은 펠티에 구조체(PSb)를 가질 수 있다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 제1 연결 배선(PLF) 및 제2 연결 배선(PLB)에 의하여 교번적으로 직렬로 연결되어, 펠티에 구조체(PSb)를 이룰 수 있다.
펠티에 구조체(PSb)는 제1 측면(S1)에 인접하는 부분에만 배치되고, 나머지 부분에는 배치되지 않을 수 있다. 예를 들면, 펠티에 구조체(PSb)는 복수의 제2 관통 전극(230)과 제1 측면(S1) 사이에서 제1 측면(S1)에 인접하는 부분에는 배치되고, 복수의 제2 관통 전극(230)에 인접하는 부분에는 배치되지 않을 수 있다. 예를 들면, 펠티에 구조체(PSb)는 복수의 제2 관통 전극(230)과 제2 측면(S2) 사이에는 배치되지 않을 수 있다.
도 8은 본 발명의 일 실시 예들에 따른 반도체 칩이 가지는 관통 전극들과 관통 구조체들의 평면 배치를 개략적으로 나타내는 레이아웃이다. 도 8에서 도 4 및 도 6과 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 8을 참조하면, 반도체 칩(200-3)은 셀 영역(CR), 관통 전극 영역(TR), 및 관통 구조체 영역(PER)을 가질 수 있다. 예를 들면, 반도체 칩(200-3)은 도 7에 보인 제2 반도체 칩(200b)일 수 있다. 관통 전극 영역(TR)에는 복수의 제2 관통 전극(230)이 배치될 수 있다.
일부 실시 예에서, 반도체 칩(200-3)은 복수의 셀 영역(CR)을 가지며, 관통 전극 영역(TR)은 복수의 셀 영역(CR) 사이에 배치될 수 있다. 예를 들면, 관통 전극 영역(TR)은 평면적으로 반도체 칩(200-3)의 대체로 중간 부분에 배치될 수 있고, 관통 전극(TR)을 사이에 두고 양측으로 2개의 셀 영역(CR)이 배치될 수 있다. 관통 구조체 영역(PER)은 제1 측면(S1)에 인접하여, 제1 측면(S1)과 셀 영역(CR) 사이에 배치될 수 있다.
복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN) 각각은 관통 구조체 영역(PER)에 배치될 수 있다. 일부 실시 예에서, 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 복수의 제2 관통 전극(230)이 배치되는 피치와 대체로 동일한 값의 피치를 가지며 배치될 수 있다. 일부 실시 예에서, 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향) 각각을 따라서 수십 ㎛의 피치를 가지면서 배치될 수 있다.
반도체 칩(200-3)은 관통 전극 영역(TR)을 사이에 가지며 서로 반대되는 제1 측면(S1)과 제2 측면(S2)을 가질 수 있다. 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는 평면적으로 제1 측면(S1)에 인접하도록 배치되고, 나머지 부분에는 배치되지 않을 수 있다.
일부 실시 예에서, 도 7에 보인 제1 반도체 칩(100b)이 가지는 펠티에 구조체(PSb)를 이루는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)는, 도 8에 보인 반도체 칩(200-3)이 가지는 복수의 제1 관통 구조체(TVP)와 복수의 제2 관통 구조체(TVN)와 대체로 동일하게 배치될 수 있다.
도 9a 내지 도 9i는 일 실시 예들에 따른 반도체 칩의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9i는 도 3a에 보인 제2 반도체 칩(200)의 제조 방법을 예시적으로 나타내는 단면도들로, 제1 반도체 칩(100)도 도 9a 내지 도 9i를 참조하여 제조할 수 있다.
도 9a를 참조하면, 제1 이형 필름(release film, 12)이 부착된 제1 캐리어 기판(10) 상에 제2 반도체 기판(210)을 부착한다. 제2 반도체 기판(210)은 비활성면(210B)이 제1 이형 필름(12)을 향하며 부착되어, 제2 반도체 기판(210)은 비활성면(210B)이 하측을 향하고, 활성면(210F)이 상측을 향하도록 배치될 수 있다.
제1 캐리어 기판(10)은 후속 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 추후 제1 캐리어 기판(10)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 제1 캐리어 기판(10)은 투광성 기판일 수 있다. 선택적으로, 추후 제1 캐리어 기판(10)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 제1 캐리어 기판(10)은 내열성 기판일 수 있다. 일부 실시 예에 있어서, 제1 캐리어 기판(10)은 반도체 기판, 세라믹 기판, 또는 유리 기판일 수 있다. 다른 일부 실시 예에 있어서, 제1 캐리어 기판(10)은 폴리이미드(polyimide, PI), 폴리(에테르에테르케톤) (polyetheretherketone, PEEK), 폴리(에테르술폰) (poly(ethersulfone), PES), 폴리(페닐렌 설파이드)(poly(phenylene sulfide), PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
제1 이형 필름(12)은 예를 들면, 추후 레이저의 조사 또는 가열에 반응하여 기화됨으로써 제1 캐리어 기판(10)을 분리할 수 있는 레이저 반응층 또는 열 반응층을 포함할 수 있다. 일부 실시 예에서, 제1 이형 필름(12)은 단일층으로 이루어지거나, 백본층(backbone layer)의 양면에 각각 부착되는 이형층(release layer)을 포함하는 다층 구조를 가질 수 있다. 상기 백본층은 예를 들면, 열가소성 폴리머(thermoplastic polymer)로 이루어질 수 있다. 상기 이형층은 예를 들면, 아크릴과 실리콘(silicone)의 혼성중합체(copolymer)로 이루어질 수 있다.
도 9b를 참조하면, 제2 반도체 기판(210)의 활성면(210F) 상에 FEOL 층(FEOL)을 형성한다. FEOL 층(FEOL)을 형성하기 전에, 제2 반도체 기판(210)에 불순물이 도핑된 웰과 같은 도전 영역 및 STI 구조와 같은 다양한 소자분리 구조를 형성할 수 있다.
FEOL 층(FEOL)은 다양한 종류의 복수의 개별 소자를 형성하기 위한 도전 물질층 및 절연 물질층으로 이루어질 수 있다. 일부 실시 예에서, FEOL 층(FEOL)은 DRAM 메모리 셀을 포함할 수 있다.
도 9c를 참조하면, 제2 반도체 기판(210)의 활성면(210F)으로부터 비활성면(210B)을 향하여 연장되는 복수의 수직 홀(230H)을 형성한다. 복수의 수직 홀(230H)은 제2 반도체 기판(210)의 비활성면(210B)까지 연장되지 않도록, 제2 반도체 기판(210)의 일부분을 관통할 수 있다.
도 9c에는 복수의 수직 홀(230H)이 FEOL 층(FEOL)을 관통하고, 제2 반도체 기판(210)의 활성면(210F)으로부터 제2 반도체 기판(210)의 내부로 연장되는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 수직 홀(230H)은 FEOL 층(FEOL)을 형성하기 전에, 제2 반도체 기판(210)이 적어도 일부분을 관통하도록 형성할 수 있다. 다른 일부 실시 예에서, 복수의 수직 홀(230H)은, 도 9d에서 후술할 BEOL 층(BEOL)을 형성한 후에 BEOL 층(BEOL) 및 FEOL 층(FEOL)을 관통하고, 제2 반도체 기판(210)의 적어도 일부분을 관통하도록 형성할 수 있다.
복수의 수직 홀(230H) 중 일부개 내에는 복수의 제2 관통 전극(230)을 형성하고, 다른 일부개 내에는 복수의 제1 관통 구조체(TVP)를 형성하고, 또 다른 일부개 내에는 복수의 제2 관통 구조체(TVN)를 형성한다. 복수의 제2 관통 전극(230), 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)는 도 4 내지 도 6에 보인 복수의 제2 관통 전극(230), 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)의 배치를 이루도록 복수의 수직 홀(230H)을 채우며 형성될 수 있다.
복수의 제2 관통 전극(230), 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)를 형성하기 전에, 복수의 수직 홀(230H)의 내면을 덮는 복수의 비아 절연막이 형성되어, 복수의 비아 절연막이 복수의 제2 관통 전극(230), 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)의 측벽을 포위할 수 있다.
도 9d를 참조하면, FEOL 층(FEOL) 상에 제2 배선 구조체(240) 및 제2 배선 구조체(240)를 감싸는 배선간 절연층(245)을 포함하는 BEOL 층(BEOL)을 형성한다.
제2 배선 구조체(240)는 수평면(X-Y 평면) 상에서 연장되는 복수의 제1 배선 패턴(M1)과 복수의 제2 배선 패턴(M2), 그리고 복수의 제1 배선 패턴(M1) 및 복수의 제2 배선 패턴(M2)과 연결되며 수직 방향(Z 방향)으로 연장되는 복수의 제1 배선 비아(VA1)와 복수의 제2 배선 비아(VA2)로 이루어지도록 형성될 수 있다. 제2 배선 구조체(240)는 복수의 제1 배선 패턴(M1)과 함께 만들어지는 복수의 제1 연결 배선(PLF)을 더 포함할 수 있다.
일부 실시 예에서, 복수의 배선 패턴(M1) 중 적어도 일부개는 복수의 제2 관통 전극(230)의 상면과 접하도록 형성될 수 있고, 복수의 제1 연결 배선(PLF) 중 적어도 일부개는 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)의 상면과 접하도록 형성될 수 있다.
BEOL 층(BEOL) 상에는 복수의 제2 전면 패드(252)를 형성한다. 복수의 제2 전면 패드(252) 중 일부개는 제2 배선 구조체(240)와 연결되도록 형성되어, 복수의 제2 관통 전극(230)과 전기적으로 연결될 수 있고, 복수의 제2 전면 패드(252) 중 다른 일부개는 제2 배선 구조체(240)와 연결되지 않도록 BEOL 층(BEOL)의 배선간 절연층(245) 상에 배치될 수 있다. 복수의 제2 전면 패드(252) 중 제2 배선 구조체(240)와 연결되지 않는 제2 전면 패드(252)는 제2 더미 전면 패드(252D)라 호칭할 수 있다. 복수의 제2 전면 패드(252) 중 제2 관통 전극(230)과 전기적으로 연결되는 제2 전면 패드(252)는 제2 신호 전면 패드라 호칭할 수 있다.
도 9d 및 도 9e를 함께 참조하면, 제2 반도체 기판(210)을 제1 이형 필름(12)이 부착된 제1 캐리어 기판(10)으로부터 분리한 후, 상하를 뒤집어서 제2 이형 필름(22)이 부착된 제2 캐리어 기판(20) 상에 부착한다. 제2 반도체 기판(210)은 복수의 제2 전면 패드(252)가 형성된 BEOL 층(BEOL)이 제2 이형 필름(22)을 향하며 부착되어, 제2 반도체 기판(210)은 비활성면(210B)이 상측을 향하고, 활성면(210F)이 하측을 향하도록 배치될 수 있다.
도 9e 및 도 9f를 함께 참조하면, 제2 반도체 기판(210)의 비활성면(210B)으로부터 제2 반도체 기판(210)의 일부분을 제거하여, 복수의 제2 관통 전극(230), 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)를 노출시킬 수 있다. 제2 반도체 기판(210)은 일부분이 제거되어, 제2 반도체 기판(210)은 도 9e에 보인 비활성면(210B) 대신에 도 9f에 보인 비활성면(210BR)을 가질 수 있다. 복수의 제2 관통 전극(230), 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)가 비활성면(210BR)으로부터 일부분이 돌출되도록, 제2 반도체 기판(210)의 일부분이 제거될 수 있다.
도 9g을 참조하면, 제2 반도체 기판(210)의 비활성면(210BR)을 덮는 제2 후면 보호층(290)을 형성한다. 제2 후면 보호층(290)은 제2 반도체 기판(210)의 비활성면(210BR)으로부터 돌출되는 복수의 제2 관통 전극(230), 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)가 비활성면(210BR)의 측면을 감쌀 수 있다.
일부 실시 예에서, 복수의 제2 관통 전극(230), 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN)가 비활성면(210BR) 각각의 상면, 및 제2 후면 보호층(290)의 상면은 동일 평면(coplanar)을 이룰 수 있다.
도 9h를 참조하면, 제2 후면 보호층(290) 상에 복수의 제2 후면 패드(245) 및 복수의 제2 연결 배선(PLB)을 형성한다. 복수의 제2 후면 패드(245)는 복수의 제2 관통 전극(230)의 상면과 접하도록 형성될 수 있고, 복수의 제2 연결 배선(PLB)은 복수의 제1 관통 구조체(TVP), 및 복수의 제2 관통 구조체(TVN) 중 적어도 2개 사이를 연결하도록 각각의 상면과 접하도록 형성될 수 있다.
도 9h 및 도 9i를 함께 참조하면, 제2 반도체 기판(210)을 제2 이형 필름(12)이 부착된 제2 캐리어 기판(10)으로부터 분리한 후, 복수의 제2 전면 패드(252) 상에 복수의 제2 연결 범프(280)를 부착하여 제2 반도체 칩(200)을 형성할 수 있다.
복수의 제2 연결 범프(280) 중 제2 더미 전면 패드(252D)에 부착되는 제2 연결 범프(280)는 제2 더미 연결 범프(280D)일 수 있고, 상기 제2 신호 전면 패드에 부착되는 제2 연결 범프(280)는 제2 신호 연결 범프일 수 있다.
도 10 내지 도 12는 본 발명의 일 실시 예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 10을 참조하면, 반도체 패키지(3000)는 인터포저(500)가 실장되는 메인 보드(600), 인터포저(500) 상에 서로 이격되며 부착되는 제1 반도체 칩(100)과 복수의 제2 반도체 칩(200)을 포함하는 적층 반도체 칩 구조체(2000), 및 제3 반도체 칩(400)을 포함할 수 있다. 적층 반도체 칩 구조체(2000)는 도 3a 및 도 3b에서 보인 적층 반도체 칩 구조체(2000)일 수 있으며, 적층 반도체 칩 구조체(2000)에 대해서는 도 3a 및 도 3b를 함께 참조하여 설명한다. 또한, 반도체 패키지(3000)는 시스템이라고 호칭할 수 있다.
적층 반도체 칩 구조체(2000)는 복수의 제1 연결 범프(180)를 통하여 인터포저(500)에 부착될 수 있다. 복수의 제1 연결 범프(180)는 제1 반도체 칩(100)의 제1 배선 구조체(140)와 전기적으로 연결될 수 있다. 복수의 제1 연결 범프(180)는 적층 반도체 칩 구조체(2000)를 위한 신호, 전원 또는 그라운드 중 적어도 하나를 제공할 수 있다.
도 10에는 반도체 패키지(3000)가 2개의 적층 반도체 칩 구조체(2000)를 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(3000)는 1개의 적층 반도체 칩 구조체(2000)를 포함하거나, 3개 이상의 적층 반도체 칩 구조체(2000)를 포함할 수 있다.
제3 반도체 칩(400)은, 활성면에 제3 반도체 소자(412)가 형성된 제3 반도체 기판(410), 복수의 상면 연결 패드(420), 제3 전면 보호층(440), 및 복수의 상면 연결 패드(420) 상에 부착되는 복수의 제3 연결 범프(480)를 포함할 수 있다. 제3 반도체 칩(400)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
제3 반도체 기판(410)은 도 1a에서 설명한 제1 반도체 기판(110) 또는 제2 반도체 기판(210)과 대체로 유사한 구성 요소이고, 제3 반도체 소자(412)는 도 1a에서 설명한 제1 반도체 소자(112) 또는 제2 반도체 소자(212)와 대체로 유사한 구성 요소이고, 제3 연결 범프(480)는 도 1a에서 서명한 제1 연결 범프(180) 또는 제2 연결 범프(280)와 유사한 구성 요소인고, 상면 연결 패드(420)는 도 1a에서 설명한 제1 전면 패드(152) 또는 제2 전면 패드(252)와 유사한 구성 요소인바, 자세한 설명은 생략하도록 한다.
인터포저(500)는, 베이스층(510), 베이스층(510)의 상면과 하면에 각각 배치되는 제1 상면 패드(522)와 제1 하면 패드(524), 및 베이스층(510)을 통하여 제1 상면 패드(522)와 제1 하면 패드(524)를 전기적으로 연결하는 제1 배선 경로(530)를 포함할 수 있다. 일부 실시 예에서, 인터포저(500)는 실리콘 인터포저일 수 있다. 다른 일부 실시 예에서, 인터포저(500)는 재배선 인터포저일 수 있다.
베이스층(510)은 반도체, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 베이스층(510)은 실리콘을 포함할 수 있다. 제1 배선 경로(530)는 베이스층(510)의 상면 및/또는 하면에서 제1 상면 패드(522) 및/또는 제1 하면 패드(524)와 연결되는 배선층 및/또는 베이스층(510)의 내부에는 제1 상면 패드(522)와 제1 하면 패드(524)를 전기적으로 연결하는 내부 관통 전극일 수 있다. 제1 상면 패드(522)에는 반도체 패키지(2000)와 인터포저(500)를 전기적으로 연결하는 제1 연결 범프(180) 및 제3 반도체 칩(400)과 인터포저(500)를 전기적으로 연결하는 제3 연결 범프(480)가 연결될 수 있다.
반도체 패키지(2000)와 인터포저(500) 사이에는 제1 언더필층(2050)이 개재될 수 있고, 제3 반도체 칩(400)과 인터포저(500) 사이에는 제2 언더필층(450)이 개재될 수 있다. 제1 언더필층(2050) 및 제2 언더필층(450)은 각각 제1 연결 범프(180) 및 제3 연결 범프(480)를 감쌀 수 있다.
반도체 패키지(3000)는 인터포저(500) 상에서 적층 반도체 칩 구조체(2000) 및 제3 반도체 칩(400)의 측면을 둘러싸는 패키지 몰딩층(900)을 더 포함할 수 있다. 패키지 몰딩층(900)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 일부 실시 예에서, 패키지 몰딩층(900)은 적층 반도체 칩 구조체(2000) 및 제3 반도체 칩(400)의 상면을 덮을 수 있다. 다른 일부 실시 예에서, 패키지 몰딩층(900)은 적층 반도체 칩 구조체(2000) 및 제3 반도체 칩(400)의 상면을 덮지 않을 수 있다. 예를 들면, 적층 반도체 칩 구조체(2000) 및 제3 반도체 칩(400) 상에는 열전달 물질층(TIM, Thermal Interface Material)을 사이에 두고 방열 부재가 부착될 수 있다. 상기 열전달 물질층은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(phase change Material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다. 상기 열 부재는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
제1 하면 패드(524) 상에는 보드 연결 단자(580)가 부착될 수 있다. 보드 연결 단자(540)는 인터포저(500)와 메인 보드(600)를 전기적으로 연결할 수 있다.
메인 보드(600)는 베이스 보드층(610), 베이스 보드층(610)의 상면과 하면에 각각 배치되는 제2 상면 패드(622)와 제2 하면 패드(624), 및 베이스 보드층(610)을 통하여 제2 상면 패드(622)와 제2 하면 패드(624)를 전기적으로 연결하는 제2 배선 경로(630)를 포함할 수 있다.
일부 실시 예에서, 메인 보드(600)는 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 메인 보드(600)는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(610)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(610)의 상면과 하면 각각에는, 제2 상면 패드(622) 및 제2 하면 패드(624)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 제2 상면 패드(622)에는 보드 연결 단자(580)가 연결되고, 제2 하면 패드(624)에는 외부 연결 단자(680)가 연결될 수 있다. 보드 연결 단자(580)는 제1 하면 패드(524)와 제2 상면 패드(622) 사이를 전기적으로 연결할 수 있다. 제2 하면 패드(624)에 연결되는 외부 연결 단자(680)는 반도체 패키지(3000)를 외부와 연결할 수 있다.
일부 실시 예에서, 반도체 패키지(3000)는 메인 보드(600)를 포함하지 않고, 인터포저(500)의 시스템 연결 단자(580)가 외부 연결 단자의 기능을 수행할 수 있다.
반도체 패키지(3000)는 제3 반도체 칩(400)에서 발생하여, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)으로 전달되는 열, 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)에서 발생하는 열이 펠티에 구조체(PS)들에 의하여, 하측에서 상측 방향, 즉 제1 반도체 칩(100)에서 최상단의 제2 반도체 칩(200) 방향으로 이동하여 최상단의 제2 반도체 칩(200)을 통하여 외부로 방출될 수 있다.
도 11을 참조하면, 반도체 패키지(3000a)는 인터포저(500)가 실장되는 메인 보드(600), 인터포저(500) 상에 서로 이격되며 부착되는 제1 반도체 칩(100a)과 복수의 제2 반도체 칩(200a)을 포함하는 적층 반도체 칩 구조체(2000a), 및 제3 반도체 칩(400)을 포함할 수 있다. 적층 반도체 칩 구조체(2000a)는 도 5에서 보인 적층 반도체 칩 구조체(2000a)일 수 있으며, 적층 반도체 칩 구조체(2000a)에 대해서는 도 5를 함께 참조하여 설명한다.
적층 반도체 칩 구조체(2000a)는 제1 측면(S1)이 제3 반도체 칩(400)을 향하도록, 인터포저(500) 상에 부착될 수 있다. 제1 반도체 칩(100a) 및 제2 반도체 칩(200a) 각각은 제1 측면(S1) 측에 배치되는 펠티에 구조체(PSa)를 포함할 수 있다.
일부 실시 예에서, 반도체 패키지(3000a)는 제3 반도체 칩(400)에서 상대적으로 많은 열이 발생할 수 있다. 적층 반도체 칩 구조체(2000a)는 반도체 패키지(3000a)는 제3 반도체 칩(400)을 향하는 제1 측면(S1) 측에 펠티에 구조체(PSa)를 포함하는 제1 반도체 칩(100a) 및 복수의 제2 반도체 칩(200a)을 포함하므로, 제3 반도체 칩(400)에서 발생한 열이 제1 반도체 칩(100a) 및 복수의 제2 반도체 칩(200a)이 포함하며, 제3 반도체 칩(400)에 가깝게 배치되는 펠티에 구조체(PSa)들에 의하여, 하측에서 상측 방향, 즉 제1 반도체 칩(100a)에서 최상단의 제2 반도체 칩(200a) 방향으로 이동하여 최상단의 제2 반도체 칩(200a)을 통하여 외부로 방출될 수 있다.
도 12를 참조하면, 반도체 패키지(3000b)는 인터포저(500)가 실장되는 메인 보드(600), 인터포저(500) 상에 서로 이격되며 부착되는 제1 반도체 칩(100b)과 복수의 제2 반도체 칩(200b)을 포함하는 적층 반도체 칩 구조체(2000b), 및 제3 반도체 칩(400)을 포함할 수 있다. 적층 반도체 칩 구조체(2000b)는 도 7에서 보인 적층 반도체 칩 구조체(2000b)일 수 있으며, 적층 반도체 칩 구조체(2000b)에 대해서는 도 7을 함께 참조하여 설명한다.
적층 반도체 칩 구조체(2000b)는 제1 측면(S1)이 제3 반도체 칩(400)을 향하도록, 인터포저(500) 상에 부착될 수 있다. 제1 반도체 칩(100b) 및 제2 반도체 칩(200b) 각각은 제1 측면(S1)에 인접하여 배치되는 펠티에 구조체(PSb)를 포함할 수 있다.
일부 실시 예에서, 반도체 패키지(3000b)는 제3 반도체 칩(400)에서 상대적으로 많은 열이 발생할 수 있다. 적층 반도체 칩 구조체(2000b)는 반도체 패키지(3000b)는 제3 반도체 칩(400)을 향하는 제1 측면(S1)에 인접하여 배치되는 펠티에 구조체(PSb)를 포함하는 제1 반도체 칩(100b) 및 복수의 제2 반도체 칩(200b)을 포함하므로, 제3 반도체 칩(400)에서 발생한 열이 제1 반도체 칩(100b) 및 복수의 제2 반도체 칩(200b)이 포함하며, 제3 반도체 칩(400)에 가깝게 배치되는 펠티에 구조체(PSb)들에 의하여, 하측에서 상측 방향, 즉 제1 반도체 칩(100b)에서 최상단의 제2 반도체 칩(200b) 방향으로 이동하여 최상단의 제2 반도체 칩(200b)을 통하여 외부로 방출될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100a, 100b : 제1 반도체 칩, 110 : 제1 반도체 기판, 112 : 제1 반도체 소자, 130 : 제1 관통 전극, 140 : 제1 배선 구조체, 180 : 제1 연결 범프, 190 : 제1 후면 보호층, 200, 200a, 200b : 제2 반도체 칩, 210 : 제1 반도체 기판, 212 : 제1 반도체 소자, 230 : 제2 관통 전극, 240 : 제2 배선 구조체, 280 : 제2 연결 범프, 290 : 제2 후면 보호층, 200-1, 200-2, 200-3 : 반도체 칩, PS, PSa, PSb, PS-1, PS-2, PS-3 : 펠티에 구조체, PLF : 제1 연결 배선, PLB : 제2 연결 배선, TVP : 제1 관통 구조체, TVN : 제2 관통 구조체, 400 : 제3 반도체 칩, 500 : 인터포저, 600 : 메인 보드, 1000, 2000, 2000a : 적층 반도체 칩 구조체, 3000 : 반도체 패키지

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 비활성면을 덮는 후면 보호층;
    상기 반도체 기판과 상기 후면 보호층을 관통하는, 복수의 관통 전극, 제1 도전형 불순물을 포함하는 복수의 제1 관통 구조체, 및 상기 제1 도전형과 다른 제2 도전형 불순물을 포함하는 복수의 제2 관통 구조체;
    상기 후면 보호층 상에 배치되며 상기 복수의 관통 전극과 연결되는 복수의 후면 패드;
    상기 복수의 제1 관통 구조체 중 하나의 일단과 상기 복수의 제2 관통 구조체 중 하나의 일단을 연결하는 복수의 제1 연결 배선; 및
    상기 복수의 제1 관통 구조체 중 하나의 타단과 상기 복수의 제2 관통 구조체 중 하나의 타단을 연결하는 복수의 제2 연결 배선;을 포함하며,
    상기 복수의 제1 관통 구조체와 상기 복수의 제2 관통 구조체는, 상기 복수의 제1 연결 배선과 상기 복수의 제2 연결 배선에 의하여 교번적으로 직렬 연결되는 펠티에 구조체를 이루는 반도체 칩.
  2. 제1 항에 있어서,
    상기 반도체 기판의 활성면 상에 배치되는 배선 구조체를 포함하며,
    상기 복수의 제1 연결 배선은, 상기 배선 구조체를 이루는 복수의 배선 패턴과 복수의 배선 비아 중, 상기 반도체 기판에 가장 가까운 수직 레벨에 위치하며 상기 관통 전극과 연결되는 배선 패턴과 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 칩.
  3. 제1 항에 있어서,
    상기 복수의 제2 연결 배선은, 상기 후면 보호층 상에 배치되며 상기 복수의 후면 패드와 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 칩.
  4. 제1 반도체 칩; 및
    제1 반도체 칩 상에 적층되는 적어도 하나의 제2 반도체 칩;을 포함하며,
    상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각은, 반도체 기판; 상기 반도체 기판의 비활성면을 덮는 후면 보호층; 상기 반도체 기판과 상기 후면 보호층을 관통하는, 복수의 관통 전극, 제1 도전형 불순물을 포함하는 복수의 제1 관통 구조체, 및 상기 제1 도전형과 다른 제2 도전형 불순물을 포함하는 복수의 제2 관통 구조체; 상기 후면 보호층 상에 배치되며 상기 복수의 관통 전극과 연결되는 복수의 후면 패드; 상기 복수의 제1 관통 구조체 중 하나의 일단과 상기 복수의 제2 관통 구조체 중 하나의 일단을 연결하는 복수의 제1 연결 배선; 및 상기 복수의 제1 관통 구조체 중 하나의 타단과 상기 복수의 제2 관통 구조체 중 하나의 타단을 연결하는 복수의 제2 연결 배선;을 포함하며,
    상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각에서, 상기 복수의 제1 관통 구조체와 상기 복수의 제2 관통 구조체는, 상기 복수의 제1 연결 배선과 상기 복수의 제2 연결 배선에 의하여 교번적으로 직렬 연결되는 펠티에 구조체를 이루며,
    상기 제1 반도체 칩이 포함하는 상기 펠티에 구조체와 상기 적어도 하나의 제2 반도체 칩이 포함하는 상기 펠티에 구조체는 병렬 연결되는 적층 반도체 칩 구조체.
  5. 제4 항에 있어서,
    상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각은,
    상기 반도체 기판의 활성면 상의 FEOL 층, 및 상기 FEOL 층 상에서 복수의 배선 패턴과 상기 복수의 배선 패턴과 연결되는 복수의 배선 비아를 포함하는 배선 구조체를 포함하는 BEOL 층을 더 포함하며,
    상기 복수의 관통 전극은, 상기 FEOL 층을 관통하여 상기 복수의 배선 패턴 중 상기 반도체 기판에 가장 가까운 수직 레벨에 위치하는 복수의 제1 배선 패턴과 연결되는 것을 특징으로 하는 적층 반도체 칩 구조체.
  6. 제5 항에 있어서,
    상기 복수의 제1 연결 배선과 상기 복수의 제1 배선 패턴은 동일한 물질로 이루어지며 동일한 수직 레벨에 위치하는 것을 특징으로 하는 적층 반도체 칩 구조체.
  7. 제4 항에 있어서,
    상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각에서, 상기 복수의 제2 연결 배선은, 상기 후면 보호층 상에 배치되며 상기 복수의 후면 패드와 동일한 수직 레벨에 위치하는 것을 특징으로 하는 적층 반도체 칩 구조체.
  8. 제4 항에 있어서,
    상기 적어도 하나의 제2 반도체 칩은, 복수의 셀 블록, 상기 복수의 셀 블록 사이에 개재되는 주변 회로 영역, 및 상기 복수의 셀 블록의 모서리에 인접하는 부분에 배치되는 복수의 코너 영역으로 이루어지는 셀 영역, 및 상기 복수의 관통 전극이 배치되는 관통 전극 영역을 포함하며,
    상기 복수의 제1 관통 구조체 및 상기 복수의 제2 관통 구조체 각각은, 상기 복수의 코너 영역 각각에 배치되는 것을 특징으로 하는 적층 반도체 칩 구조체.
  9. 제4 항에 있어서,
    상기 적어도 하나의 제2 반도체 칩은, 복수개의 셀 영역, 상기 복수의 관통 전극이 배치되며 상기 복수개의 셀 영역 사이의 관통 전극 영역, 및 상기 복수의 제1 관통 구조체 및 상기 복수의 제2 관통 구조체가 배치되는 관통 구조체 영역을 포함하고,
    상기 관통 구조체 영역은, 상기 관통 전극 영역을 사이에 가지며 서로 반대되는 상기 적어도 하나의 제2 반도체 칩의 제1 측면과 제2 측면 중, 상기 제1 측면에 상기 복수개의 셀 영역보다 인접하여 배치되는 것을 특징으로 하는 적층 반도체 칩 구조체.
  10. 인터포저; 상기 인터포저 상에 서로 이격되며 부착되고, 제1 반도체 칩 상에 적층되는 적어도 하나의 제2 반도체 칩을 포함하는 적층 반도체 칩 구조체, 및 제3 반도체 칩;을 포함하며,
    상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각은, 반도체 기판; 상기 반도체 기판의 활성면 상의 FEOL 층; 및 상기 FEOL 층 상에서 복수의 배선 패턴과 상기 복수의 배선 패턴과 연결되는 복수의 배선 비아를 포함하는 배선 구조체를 포함하는 BEOL 층; 상기 반도체 기판의 비활성면을 덮는 후면 보호층; 상기 FEOL 층, 상기 반도체 기판 및 상기 후면 보호층을 관통하고, 상기 복수의 배선 패턴 중 상기 반도체 기판에 가장 가까운 수직 레벨에 위치하는 복수의 제1 배선 패턴과 연결되는 일단을 가지는 복수의 관통 전극, 제1 도전형 불순물을 포함하는 복수의 제1 관통 구조체, 및 상기 제1 도전형과 다른 제2 도전형 불순물을 포함하는 복수의 제2 관통 구조체; 상기 후면 보호층 상에 배치되며 상기 복수의 관통 전극의 타단과 연결되는 복수의 후면 패드; 상기 복수의 제1 관통 구조체 중 하나의 일단과 상기 복수의 제2 관통 구조체 중 하나의 일단을 연결하고, 상기 복수의 제1 배선 패턴과 동일한 수직 레벨에 위치하는 복수의 제1 연결 배선; 상기 복수의 제1 관통 구조체 중 하나의 타단과 상기 복수의 제2 관통 구조체 중 하나의 타단을 연결하고, 상기 후면 보호층 상에 배치되며 상기 복수의 후면 패드와 동일한 수직 레벨에 위치하는 복수의 제2 연결 배선;을 포함하며,
    상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각에서, 상기 복수의 제1 관통 구조체와 상기 복수의 제2 관통 구조체는, 상기 복수의 제1 연결 배선과 상기 복수의 제2 연결 배선에 의하여 교번적으로 직렬 연결되며,
    상기 제1 반도체 칩 및 상기 적어도 하나의 제2 반도체 칩 각각이 포함하는 상기 펠티에 구조체는 서로 병렬 연결되는 반도체 패키지.
KR1020200131887A 2020-10-13 2020-10-13 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지 KR20220048695A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200131887A KR20220048695A (ko) 2020-10-13 2020-10-13 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지
US17/341,463 US11551996B2 (en) 2020-10-13 2021-06-08 Semiconductor chips and semiconductor packages including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200131887A KR20220048695A (ko) 2020-10-13 2020-10-13 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220048695A true KR20220048695A (ko) 2022-04-20

Family

ID=81078096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200131887A KR20220048695A (ko) 2020-10-13 2020-10-13 반도체 칩, 적층 반도체 칩 구조체, 및 이를 포함하는 반도체 패키지

Country Status (2)

Country Link
US (1) US11551996B2 (ko)
KR (1) KR20220048695A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102599631B1 (ko) * 2020-06-08 2023-11-06 삼성전자주식회사 반도체 칩, 반도체 장치, 및 이를 포함하는 반도체 패키지
KR20220081036A (ko) * 2020-12-08 2022-06-15 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR20230035844A (ko) * 2021-09-06 2023-03-14 삼성전자주식회사 접착막을 포함하는 반도체 패키지 및 이의 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7893529B2 (en) 2009-01-12 2011-02-22 International Business Machines Corporation Thermoelectric 3D cooling
US8183579B2 (en) 2010-03-02 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. LED flip-chip package structure with dummy bumps
US8618647B2 (en) 2011-08-01 2013-12-31 Tessera, Inc. Packaged microelectronic elements having blind vias for heat dissipation
JP5984134B2 (ja) * 2012-05-15 2016-09-06 ローム株式会社 半導体装置およびその製造方法、電子部品
JP2014063974A (ja) * 2012-08-27 2014-04-10 Ps4 Luxco S A R L チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
CN103794581B (zh) 2012-10-29 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种热电散热装置
KR20150131130A (ko) * 2013-03-18 2015-11-24 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조 방법
US9748228B2 (en) 2013-08-30 2017-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for cooling three-dimensional integrated circuits
US9099427B2 (en) 2013-10-30 2015-08-04 International Business Machines Corporation Thermal energy dissipation using backside thermoelectric devices
TWI676280B (zh) * 2014-04-18 2019-11-01 日商新力股份有限公司 固體攝像裝置及具備其之電子機器
WO2017023060A1 (ko) * 2015-07-31 2017-02-09 송영희 에지에 사이드 패드를 포함하는 패키지 기판, 칩 스택, 반도체 패키지 및 이를 포함하는 메모리 모듈
KR20180069636A (ko) 2016-12-15 2018-06-25 삼성전자주식회사 반도체 메모리 소자 및 이를 구비하는 칩 적층 패키지
KR102560697B1 (ko) * 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
JP2020053654A (ja) * 2018-09-28 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに、電子機器
JP2020109452A (ja) * 2019-01-07 2020-07-16 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
KR20210043212A (ko) * 2019-10-11 2021-04-21 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR102666541B1 (ko) * 2019-11-12 2024-05-20 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11631660B2 (en) * 2020-08-24 2023-04-18 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
US11551996B2 (en) 2023-01-10
US20220115292A1 (en) 2022-04-14

Similar Documents

Publication Publication Date Title
US10134702B2 (en) Semiconductor chip, semiconductor package including the same, and method of manufacturing semiconductor chip
US11551996B2 (en) Semiconductor chips and semiconductor packages including the same
TW201834169A (zh) 封裝結構、在封裝中傳遞熱量的方法及積體電路晶片
US20200020684A1 (en) 3dic structure and method of fabricating the same
US11545422B2 (en) Fan-out semiconductor package including under-bump metallurgy
US20230170304A1 (en) Semiconductor package
US11587859B2 (en) Wiring protection layer on an interposer with a through electrode
CN114068446A (zh) 半导体封装件
KR102551352B1 (ko) 반도체 패키지 및 그 제조 방법
US11721604B2 (en) Semiconductor package
US20230092410A1 (en) Semiconductor package and method of manufacturing the same
US20230063886A1 (en) Semiconductor package comprising heat spreader
US20240234276A9 (en) Fan-out semiconductor package and method of manufacturing the fan-out semiconductor package
US20240136264A1 (en) Fan-out semiconductor package and method of manufacturing the fan-out semiconductor package
US20240170440A1 (en) Semiconductor package
US20240222330A1 (en) Semiconductor package
US20240186290A1 (en) Semiconductor package
US20230060513A1 (en) Semiconductor package
US20230420403A1 (en) Semiconductor package including a plurality of semiconductor chips
KR20240083283A (ko) 반도체 패키지
KR20240074354A (ko) 반도체 패키지 및 그 제조 방법
KR20230020654A (ko) 방열 구조체를 포함한 반도체 패키지
KR20240007571A (ko) 반도체 패키지 및 이의 제조 방법
KR20240109486A (ko) 반도체 패키지
KR20240076449A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right