TW201834169A - 封裝結構、在封裝中傳遞熱量的方法及積體電路晶片 - Google Patents

封裝結構、在封裝中傳遞熱量的方法及積體電路晶片 Download PDF

Info

Publication number
TW201834169A
TW201834169A TW106136007A TW106136007A TW201834169A TW 201834169 A TW201834169 A TW 201834169A TW 106136007 A TW106136007 A TW 106136007A TW 106136007 A TW106136007 A TW 106136007A TW 201834169 A TW201834169 A TW 201834169A
Authority
TW
Taiwan
Prior art keywords
integrated circuit
package
layer
thermal resistance
low thermal
Prior art date
Application number
TW106136007A
Other languages
English (en)
Other versions
TWI681517B (zh
Inventor
徐英智
艾倫 羅斯
王垂堂
張智援
艾力克 蘇寧
陳致霖
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201834169A publication Critical patent/TW201834169A/zh
Application granted granted Critical
Publication of TWI681517B publication Critical patent/TWI681517B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures

Abstract

一種封裝結構包括第一封裝層、第二封裝層、以及位於所述第一封裝層與所述第二封裝層之間的晶片層。所述第一封裝層包括與第一導熱結構電性隔離的電訊號結構。所述晶片層包括電性連接至所述電訊號結構的積體電路（IC）晶片、模製材料、以及位於所述模製材料中的導通孔。所述第一導熱結構、所述導通孔、及所述第二導熱結構被配置成自所述積體電路晶片至所述第二封裝層的與所述晶片層相對的表面的低熱阻路徑。

Description

用於積體電路封裝的熱傳遞結構及方法
在積體電路（integrated circuit，IC）晶片及封裝中，流過各種電路及電性連接部的電流會產生熱量。使所產生的熱量散逸至周圍環境中便能夠將所述各種電路的操作溫度保持於規定溫度範圍內。
熱量散逸取決於多種因素，包括熱源的位置以及熱源與周圍環境之間的結構元件的導熱率。通常，具有相對低的導電率的材料具有相對低的導熱率，而具有相對高的導電率的材料具有相對高的導熱率。
以下揭露內容提供許多不同實施例或實例以用於實作所提供主題的不同特徵。以下闡述組件、值、操作、材料、配置等的具體實例以簡化本揭露內容。當然，該些僅為實例而並非旨在進行限制。預期存在其他組件、值、操作、材料、配置等。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，但自身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
一種封裝結構包括其中電訊號結構與第一導熱結構電性隔離的第一封裝層。第二封裝層包括第二導熱結構，且晶片層位於所述第一封裝層與所述第二封裝層之間。所述晶片層包括電性連接至所述電訊號結構的積體電路晶片、模製材料、以及位於所述模製材料中的導通孔（through-via）。所述第一導熱結構、所述導通孔、及所述第二導熱結構被配置成自所述積體電路晶片至所述第二封裝層的與所述晶片層相對的表面的低熱阻路徑。換言之，所述第一導熱結構、所述導通孔、及所述第二導熱結構被配置成自所述積體電路晶片至所述第二封裝層的與所述晶片層相對的表面的高熱導（thermal conductance）路徑。
一種積體電路結構包括第一裝置及第二裝置，所述第二裝置藉由低熱阻基底路徑或高熱導基底路徑熱耦合至所述第一裝置。電訊號路徑自所述第一裝置延伸至所述積體電路晶片的頂表面，低熱阻路徑自所述第二裝置延伸至所述積體電路晶片的頂表面，且所述低熱阻路徑與所述電訊號路徑電性隔離。
圖1是根據一些實施例的封裝結構100的側視圖。封裝結構100包括印刷電路板（printed circuit board，PCB）110、上覆在印刷電路板110上的第一封裝層120、上覆在第一封裝層120上的晶片層130、上覆在晶片層130上的第二封裝層140、以及上覆在第二封裝層140上的散熱體150。第一封裝層120包括電訊號結構122及第一導熱結構124。晶片層130包括積體電路晶片132、模製材料134、及導通孔136。第二封裝層140包括第二導熱結構142。
在一些實施例中，封裝結構100不包括印刷電路板110。在一些實施例中，封裝結構100不包括散熱體150。在一些實施例中，封裝結構100是積體電路封裝的一部分，此積體電路封裝除了第一封裝層120、晶片層130、及第二封裝層140之外亦包括一或多個層。在一些實施例中，封裝結構100是積體電路封裝的一部分，此積體電路封裝除了積體電路晶片132外亦包括一或多個積體電路晶片（圖中未示出）。在一些實施例中，封裝結構100是積體電路封裝的一部分，此積體電路封裝除了散熱體150外亦包括一或多個散熱體（圖中未示出）。在一些實施例中，封裝結構100是積體扇出型（integrated fan-out，InFO）封裝的一部分。
印刷電路板110被配置成提供電訊號結構122與一或多個附加電訊號結構及/或一或多個電性結構之間的一或多個電性連接，此一或多個電性結構位於包括封裝結構100的積體電路封裝外部。在一些實施例中，印刷電路板110藉由兩個電性連接件112電性連接至第一封裝層120。在各種實施例中，電性連接件112為能夠提供自印刷電路板110至電訊號結構122的電性連接的焊料球、導電柱、或其他合適的導電元件。在至少一些實施例中，存在數目增多或減少的電性連接件112。
第一封裝層120包括一或多個介電層（圖中未示出），所述一或多個介電層是包括封裝結構100的積體電路封裝的一部分。電訊號結構122及第一導熱結構124處於第一封裝層120的所述一或多個介電層（圖中未示出）內。
電訊號結構122被配置成提供積體電路晶片132與印刷電路板110之間的電性連接。在一些實施例中，電訊號結構122被配置成提供積體電路晶片132與一或多個附加積體電路晶片（圖中未示出）之間的電性連接。在一些實施例中，電訊號結構122被配置成提供積體電路晶片132與除印刷電路板110之外的一或多個印刷電路板（圖中未示出）之間的電性連接。
電訊號結構122包括位於第一封裝層120的所述一或多個介電層（圖中未示出）內的導電性元件。在一些實施例中，電訊號結構122的導電性元件是位於所述一或多個介電層內的重佈線。電訊號結構122的導電性元件包含一或多種導電材料，例如藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程、或其他合適的製程中的一或多者而在一或多個金屬化層中形成的金屬、金屬複合物、或其他合適的材料。
在一些實施例中，電訊號結構122包括一或多個電阻性裝置（亦被稱為電阻器）。在一些實施例中，電訊號結構122包括一或多個能量儲存裝置，所述一或多個能量儲存裝置的實例包括電感裝置或電容裝置等。
在一些實施例中，電訊號結構122是積體電壓調節器（integrated voltage regulator，IVR）的組件。在一些實施例中，電訊號結構122是積體電壓調節器的組件且包括電感裝置。在一些實施例中，電訊號結構122是積體電壓調節器的組件且包括多個電感裝置，所述多個電感裝置中的每一電感裝置與積體電壓調節器的相位對應。在一些實施例中，多個電感裝置包括16個電感器。在一些實施例中，所述多個電感裝置包括數目增多或減少的電感裝置。
在圖1所示實施例中，電訊號結構122包括完全位於所述一或多個介電層（圖中未示出）內的元件以及位於所述一或多個介電層（圖中未示出）外部的附加元件。在一些實施例中，電訊號結構122不包括位於所述一或多個介電層（圖中未示出）外部的附加元件。
在圖1所示實施例中，電訊號結構122的附加元件包括凸塊下金屬（under-bump metallurgy，UBM）122UBM。每一凸塊下金屬122UBM位於電訊號結構122與電性連接件112之間，且被配置成提供電訊號結構122與電性連接件112之間的電性連接及/或機械連接。在一些實施例中，除凸塊下金屬122UBM外的一或多個凸塊下金屬（圖中未示出）與電訊號結構122電性分離，且被配置成提供第一封裝層120與電性連接件112之間的機械連接。
在圖1所示實施例中，電訊號結構122的附加元件包括電容器122CAP。在一些實施例中，電容器122CAP的電容值介於100奈法拉（nanoFarad，nF）至1000奈法拉範圍內。在一些實施例中，電容器122CAP的電容值約為700奈法拉。
第一導熱結構124被配置成提供自積體電路晶片132至導通孔136的低熱阻路徑。第一導熱結構124與電訊號結構122電性隔離。在一些實施例中，第一導熱結構124是位於第一封裝層120內的單一、連續的結構。在一些實施例中，第一導熱結構124包括位於第一封裝層120內的多個分離的結構，所述多個分離的結構中的每一者提供自積體電路晶片132至導通孔136的低熱阻路徑。熱阻（或熱阻率）的倒數是熱導（或導熱率）。舉例而言，在一些實施例中，低熱阻路徑亦為高熱導路徑。類似地，在一些實施例中，高熱阻路徑亦為低熱導路徑。在一些實施例中，具有高熱導的結構的導熱率（在298凱氏度（degree Kelvin）下）大於或等於2（W/m-K）。在一些實施例中，具有低熱阻的結構的熱阻小於或等於0.5（m-K/W）。
在一些實施例中，封裝結構100除積體電路晶片132外亦包括一或多個積體電路晶片（圖中未示出），且第一導熱結構124被配置成提供自所述一或多個附加積體電路晶片（圖中未示出）至導通孔136的一或多個低熱阻路徑。
第一導熱結構124包括位於第一封裝層120的所述一或多個介電層內的導熱性元件。第一導熱結構124的導熱性元件包含一或多種材料，例如藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程、或其他合適的製程中的一或多者而在一或多個層中形成的金屬、金屬複合物、非金屬複合物、聚合物、汞齊（amalgam）、或其他合適的材料。在一些實施例中，金屬或金屬合金包括銅、銅合金、鋁、金、或其他合適的材料中的一或多者。
在一些實施例中，第一導熱結構124的導熱性元件的一或多個層亦被闡述為位於第一封裝層120的所述一或多個介電層（圖中未示出）內的重佈線（redistribution line，RDL）、鈍化後內連線（post-passivation interconnect，PPI）結構、或封裝金屬化（package metallization，PM）堆疊。在一些實施例中，第一導熱結構124的導熱性元件是積體扇出型封裝的一部分。
在圖1所示實施例中，封裝結構100包括在積體電路晶片132與第一導熱結構124之間存在的兩個低熱阻介面138。在一些實施例中，封裝結構100包括在積體電路晶片132與第一導熱結構124之間存在的單一低熱阻介面138。在一些實施例中，封裝結構100包括在積體電路晶片132與第一導熱結構124之間存在的多於兩個的低熱阻介面138。
低熱阻介面138被配置成將積體電路晶片132的導熱性元件熱耦合至第一導熱結構124的導熱性元件。在一些實施例中，低熱阻介面138是積體電路晶片132的導熱性元件與第一導熱結構124的導熱性元件之間的直接接觸。在一些實施例中，低熱阻介面138包括位於積體電路晶片132的導熱性元件與第一導熱結構124的導熱性元件之間的一或多個附加元件。在一些實施例中，一或多個附加元件相對於第一導熱結構124的導熱性元件具有低導熱率，但具有足夠大的橫截面積及/或足夠小的厚度來提供積體電路晶片132與第一導熱結構124之間的低熱阻路徑。
在圖1所示實施例中，第一導熱結構124的兩個部分中的每一者包括自單一低熱阻介面138延伸至兩個導通孔136的單一線段。在一些實施例中，第一導熱結構124的單一線段與多個低熱阻介面138對應。在一些實施例中，第一導熱結構124的單一線段與單一導通孔136對應。在一些實施例中，第一導熱結構124的單一線段與多於兩個導通孔136對應。
在一些實施例中，第一導熱結構124的多個線段與單一低熱阻介面138對應。在一些實施例中，第一導熱結構124的多個線段與多個低熱阻介面138對應。
在一些實施例中，第一導熱結構124的多個線段與單一導通孔136對應。在一些實施例中，第一導熱結構124的多個線段與多個導通孔136對應。
在一些實施例中，第一導熱結構124包括多個平行線段。在一些實施例中，第一導熱結構124包括排列成柵格的多個線段。在一些實施例中，第一導熱結構124包括位於第一封裝層120的單一介電層中的多個線段。在一些實施例中，第一導熱結構124包括位於第一封裝層120的多個介電層中的多個線段。
積體電路晶片132是裝置晶粒，所述裝置晶粒包括一或多個處理器、電壓調節器、電壓轉換器、邏輯電路、功率管理積體電路、傳送器、接收器、記憶體、其他IC電路等。積體電路晶片132包括被配置成藉由導電線122a、122b電性連接至電訊號結構122的一或多個電訊號路徑（圖中未示出）。積體電路晶片132更包括被配置成熱連接至以上針對第一導熱結構124闡述的低熱阻介面138的一或多個低熱阻路徑（圖中未示出）。在一些實施例中，一或多個低熱阻路徑包括位於積體電路晶片132的鈍化層（圖中未示出）中的開口。
模製材料134位於第一封裝層120與第二封裝層140之間，且填充第一封裝層120與第二封裝層140之間的未被積體電路晶片132及導通孔136佔據的體積中的一些體積或全部體積。在一些實施例中，封裝結構100除積體電路晶片132外亦包括一或多個積體電路晶片，且模製材料134填充第一封裝層120與第二封裝層140之間的未被積體電路晶片132、導通孔136、以及附加的一或多個積體電路晶片佔據的體積中的一些體積或全部體積。在一些實施例中，模製材料134為電性絕緣的。在一些實施例中，模製材料134被配置成提供封裝剛度（stiffness）、提供防護罩或氣密罩、提供屏蔽、及/或提供導熱性路徑。
模製材料134包含模製化合物、模製底膠（molding underfill）、環氧樹脂、樹脂、或另一種能夠填充第一封裝層120與第二封裝層140之間的原本未被佔據的體積中的一些或全部體積的合適的材料。
導通孔136包括位於模製材料134內且自第一封裝層120延伸至第二封裝層140的導熱性元件。導通孔136的導熱性元件包含一或多種材料，例如藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程、或其他合適的製程中的一或多者而在一或多個層中形成的金屬、金屬複合物、非金屬複合物、聚合物、汞齊、或其他合適的材料。
在一些實施例中，導通孔136為金屬柱。在一些實施例中，導通孔136包含銅、銅合金、鋁、金、或其他合適的導熱性材料。在一些實施例中，導通孔136包含晶種金屬。在一些實施例中，導通孔136為積體扇出型封裝的積體扇出型導通孔（through integrated fan-out via，TIV）。
在圖1所示實施例中，多個導通孔包括四個導通孔136。在一些實施例中，晶片層130包括單一導通孔136。在一些實施例中，多個導通孔包括少於四個導通孔136。在一些實施例中，多個導通孔包括多於四個導通孔136。在一些實施例中，多個導通孔包括以平行定向方式配置的二或更多個導通孔136。
在一些實施例中，晶片層130包括與積體電路晶片132的周邊的一或多個邊緣中的每一者相鄰的一或多個導通孔136。在一些實施例中，晶片層130包括與積體電路晶片132的周邊的四個邊緣中的每一者相鄰的一或多個導通孔136。在一些實施例中，晶片層130除積體電路晶片132外亦包括一或多個積體電路晶片，且一或多個導通孔136位於積體電路晶片132與所述一或多個附加積體電路晶片之間。
第二封裝層140包括一或多個介電層，所述一或多個介電層是包括封裝結構100的積體電路封裝的一部分。第二封裝層140包括與晶片層130相對的表面143。
第二導熱結構142形成於第二封裝層140的所述一或多個介電層內且自晶片層130延伸至表面143。第二導熱結構142被配置成提供自導通孔136至表面143的低熱阻路徑，且包括位於表面143處的凸塊下金屬142UBM。在一些實施例中，第二導熱結構142不包括凸塊下金屬142UBM。在一些實施例中，第二導熱結構142是散熱器。
在一些實施例中，第二導熱結構142是位於第二封裝層140內的單一、連續的結構。在一些實施例中，第二導熱結構142包括位於第二封裝層140內的多個單獨的結構，所述多個單獨的結構中的每一者提供自一或多個導通孔136至表面143的低熱阻路徑。
第二導熱結構142包括導熱性元件，所述導熱性元件包含一或多種材料，例如藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程、或其他合適的製程中的一或多者而在一或多個層中形成的金屬、金屬複合物、非金屬複合物、聚合物、汞齊、或其他合適的材料。
在一些實施例中，第二導熱結構142的導熱性元件的一或多個層亦被闡述為位於第二封裝層140的所述一或多個介電層內的重佈線、鈍化後內連線結構、或封裝金屬化堆疊。在一些實施例中，第二導熱結構142的導熱性元件是積體扇出型封裝的一部分。
在圖1所示實施例中，第二導熱結構142自四個導通孔136延伸至位於表面143處的兩個凸塊下金屬142UBM。在一些實施例中，第二導熱結構142自少於四個導通孔136延伸至表面143。在一些實施例中，第二導熱結構142自多於四個導通孔136延伸至表面143。
在一些實施例中，第二導熱結構142延伸至單一凸塊下金屬142UBM。在一些實施例中，第二導熱結構142延伸至多於兩個凸塊下金屬142UBM。
在一些實施例中，第二導熱結構142包括多個平行線段。在一些實施例中，第二導熱結構142包括排列成柵格的多個線段。在一些實施例中，第二導熱結構142包括位於第二封裝層140的單一介電層中的多個線段。在一些實施例中，第二導熱結構142包括位於第二封裝層140的多個介電層中的多個線段。
凸塊下金屬142UBM位於第二封裝層140的表面143上。在一些實施例中，凸塊下金屬142UBM中的一或多者被配置成提供第二封裝層140與散熱體150之間的物理連接。在一些實施例中，凸塊下金屬142UBM或122UBM中的至少一個凸塊下金屬相同於凸塊下金屬142UBM或122UBM中的另一凸塊下金屬。在一些實施例中，凸塊下金屬142UBM或122UBM中的至少一個凸塊下金屬不同於凸塊下金屬142UBM或122UBM中的另一凸塊下金屬。在一些實施例中，凸塊下金屬142UBM或122UBM中的至少一個凸塊下金屬包括黏著層、障壁層、潤濕層、或晶種層中的一或多者。在一些實施例中，凸塊下金屬142UBM或122UBM中的至少一個凸塊下金屬是焊料凸塊、金凸塊、銅柱凸塊、具有混合金屬或其他合適材料的凸塊。
散熱體150是被配置成形成凸塊下金屬142UBM與周圍環境或外部環境之間的低熱阻路徑的結構。在一些實施例中，散熱體150包括一或多個鰭片（圖中未示出）、網目配置（圖中未示出）、或其他配置，藉此使散熱體的表面積相對於散熱體150的體積而言增大，因而使得向周圍環境的熱傳遞相較於無此種特徵的結構而言增加。
散熱體150包含一或多種材料，例如能夠提供通往周圍環境的低熱阻路徑的金屬、金屬複合物、非金屬複合物、聚合物、汞齊、或其他合適的材料。
在一些實施例中，封裝結構100除散熱體150外亦包括一或多個散熱體，且每一附加散熱體被配置成提供自第二導熱結構142的一或多個凸塊下金屬142UBM至周圍環境的低熱阻路徑。在一些實施例中，封裝結構100除散熱體150外亦包括一或多個散熱體，且所述一或多個附加散熱體被配置成提供自除第二導熱結構142外的一或多個導熱結構開始的低熱阻路徑。
封裝結構100因而被配置成使第一導熱結構124、導通孔136、及第二導熱結構142成為自積體電路晶片132至表面143及（若存在）散熱體150的低熱阻路徑。因此在電訊號結構122與積體電路晶片132之間所具有的介面相同的表面上，低熱阻路徑包括與積體電路晶片132之間的介面，但低熱阻路徑被配置成在與電訊號結構122延伸超出積體電路晶片132的表面的方向相反的方向上導熱。
由於第一導熱結構124與電訊號結構122電性隔離，因此自積體電路晶片132至表面143的低熱阻路徑與積體電路晶片132中的電訊號路徑電性隔離，只要積體電路晶片132中的所述一或多個電訊號路徑（圖中未示出）與低熱阻介面138電性隔離即可。
在一些實施例中，封裝結構100除晶片層130外亦包括一或多個晶片層且除第一封裝層120及第二封裝層140外亦包括一或多個封裝層，並且附加的所述一或多個晶片層以及附加的所述一或多個封裝層包括與以上針對晶片130、第一封裝層120、及第二封裝層140論述的特徵類似的特徵，以提供通往一或多個封裝表面的一或多個擴展的及/或附加的低熱阻路徑。
藉由配置自一或多個積體電路晶片至積體電路封裝的一或多個表面的單獨熱路徑與電訊號路徑，相較於其中熱路徑與電性路徑加以組合的方式而言會使功率效率提高。相較於其他方式，功率效率提高能夠達成更緊湊的電路配置，因而會降低成本且對於給定電路大小而言提高能力。舉例而言，根據各種實施例的封裝結構中的積體電壓調節器相較於基於其他方式的積體電壓調節器而言對於給定電路大小能夠使相位的數量增多。
圖2是根據一些實施例的積體電路晶片200的側視圖。積體電路晶片200可用作以上針對封裝結構100及圖1闡述的積體電路晶片132。圖2所示積體電路晶片200被繪示為具有與圖1所示積體電路晶片132的垂直定向相反的垂直定向。因此，在圖2中被繪示成位於積體電路晶片200的頂表面處的元件等同於在圖1中被繪示成位於積體電路晶片132的底表面處的元件。
積體電路晶片200包括基底200A及位於基底200A上方的內連線層200B。基底200A包括第一裝置210、第二裝置220、以及位於第一裝置210與第二裝置220之間的低熱阻基底路徑215。內連線層200B包括電訊號路徑212、低熱阻路徑222、及與基底200A相對的表面200S。
基底200A是半導體基底，且是形成於半導體基底內及半導體基底上的組件，包括氧化物擴散或活性區、源極/汲極區、隔離結構、以及電晶體閘極及鰭片結構。
第一裝置210是在基底200A中形成的功能性積體電路裝置，且第二裝置220是在基底200A中形成的虛擬裝置。第一裝置210及第二裝置220的非限制性實例包括在基底200A中形成的電晶體、二極體、電阻性裝置、或其他合適的裝置、或者一或多個此種裝置的組合。在一些實施例中，第一裝置210或第二裝置220中的一者或兩者形成於基底200A中的一或多個井（圖中未示出）中。
低熱阻基底路徑215是基底200A中的第一裝置210與第二裝置220之間的低熱阻路徑。在一些實施例中，第一裝置210與第二裝置220彼此相鄰，且低熱阻基底路徑215是基底200A的將第一裝置210與第二裝置220分開的一部分。由於第一裝置210靠近第二裝置220，因此基底200A的位於第一裝置210與第二裝置200之間的部分的小厚度使得低熱阻基底路徑215具有低熱阻。
低熱阻基底路徑215被配置成將第一裝置210與第二裝置220電性隔離。在一些實施例中，低熱阻基底路徑215被配置成藉由在基底200A中的p-n接面處包括反轉區（inversion region）而將第一裝置210與第二裝置220電性隔離。在一些實施例中，低熱阻基底路徑215包括二極體（圖中未示出），第一裝置210電性耦合至所述二極體的陽極，且第二裝置220電性耦合至所述二極體的陰極。在一些實施例中，低熱阻基底路徑215包括二極體，第一裝置210電性耦合至所述二極體的陰極，且第二裝置220電性耦合至所述二極體的陽極。在一些實施例中，低熱阻基底路徑215包括在第一裝置210（或第二裝置220）中的井與基底200A之間形成的二極體。
電訊號路徑212自第一裝置210延伸至內連線層200B的表面200S，且被配置成提供第一裝置210與表面200S之間的電性連接。電訊號路徑212包括接點、導通孔、自金屬零(metal zero)至另一金屬層的積體電路金屬化層、以及接墊層中的一或多者的組合。
低熱阻路徑222自第二裝置220延伸至內連線層200B的表面200S，且被配置成提供第二裝置220與表面200S之間的低熱阻路徑。低熱阻路徑222包括接點、導通孔、自金屬零至另一金屬層的積體電路金屬化層、以及接墊層中的一或多者的組合。第二裝置220與低熱阻路徑222的組合亦被稱為垂直散熱器。
在圖2所示實施例中，積體電路晶片200包括單一第一裝置210、單一電訊號路徑212、單一低熱阻基底路徑215、單一第二裝置220、及單一低熱阻路徑222。在一些實施例中，積體電路晶片200包括第一裝置210、電訊號路徑212、低熱阻基底路徑215、第二裝置220、及低熱阻路徑222中的至少一者中附加的一或多者。
在一些實施例中，單一電訊號路徑212提供表面200S與除第一裝置210外的一或多個第一裝置之間的電性連接。在一些實施例中，單一低熱阻路徑222提供表面200S與除第二裝置220外的一或多個第二裝置之間的低熱阻路徑。
藉由配置自積體電路晶片中的多個裝置至積體電路晶片的表面的單獨熱路徑與電訊號路徑，相較於其中不存在單獨的低熱阻路徑的方式而言會使功率效率提高。相較於其他方式，功率效率提高能夠達成更緊湊的電路配置，因而會降低成本且對於給定電路大小而言提高能力。在作為將一或多個低熱阻路徑與電訊號路徑分離的封裝的一部分的積體電路晶片中，單獨的低熱阻路徑能夠進一步達成封裝級的緊湊電路配置。
圖3是根據一些實施例的積體電路結構300的俯視圖。圖3是垂直散熱器301、302、303、304及305的陣列。圖3繪示其中垂直散熱器301被垂直散熱器302、303、304及305環繞的水平佈局。垂直散熱器301至305中的每一者與以上針對積體電路晶片200及圖2闡述的第二裝置220與低熱阻路徑222的組合對應。
在一些實施例中，積體電路結構300包括垂直散熱器301、302、303、304及305中一或多者的子集。在一些實施例中，積體電路結構300是多個積體電路結構300中的一個積體電路結構，且所述多個積體電路結構300中的二或更多者是單一、連續的低熱阻結構的一部分。
其中視需要包括一或多個垂直散熱器的圖3所示佈局配置能夠達成設計靈活性，以使得散熱器結構能夠根據相鄰功能性電路中的熱量產生及電性隔離要求來進行配置。此種設計靈活性能夠使產生顯著熱量的功能性電路元件附近的垂直散熱器的數目及因此總熱流量最大化且使產生不顯著熱量的功能性電路元件附近的垂直散熱器的數目及因此總熱流量最小化，藉此限制空間需求。
圖4是根據一些實施例的積體電路結構400的俯視圖。圖4繪示其中以上針對圖3闡述的多個積體電路結構300環繞多個電路組件410的水平佈局。低熱阻路徑420將積體電路結構300熱耦合至彼此。
電路組件410包括功能性電路元件，例如以上針對積體電路晶片200及圖2闡述的一或多個第一裝置210。低熱阻路徑420是自亦形成有一或多個低熱阻路徑222的一或多個金屬化層（圖中未示出）形成，以使得低熱阻路徑420作為每一積體電路結構300的組件。
在圖4所示實施例中，低熱阻路徑420是所述多個積體電路結構300中的每一積體電路結構300的一部分。在一些實施例中，低熱阻路徑420是所述多個積體電路結構300的子集的一部分。
在圖4所示實施例中，所述多個積體電路結構300包括十二個積體電路結構300，且環繞所述多個電路組件410。所述多個電路組件410包括八個電路組件410。在一些實施例中，積體電路結構400包括少於十二個積體電路結構300。在一些實施例中，積體電路結構400包括多於十二個積體電路結構300。在一些實施例中，積體電路結構400包括少於八個電路組件410。在一些實施例中，積體電路結構400包括多於八個電路組件410。在一些實施例中，所述多個積體電路結構300不環繞所述多個電路組件410。
由於積體電路結構400中的每一積體電路結構300能夠設置有垂直散熱器301至305中的任一者或全部，因此積體電路結構400能夠被配置成提供與在所述多個電路組件410中產生熱量的一或多個位置匹配的一或多個低熱阻路徑。
其中將多個可配置的積體電路結構與多個電路組件加以組合的圖4所示佈局配置能夠達成設計靈活性，以使得散熱器結構能夠根據相鄰功能性電路中的熱量產生及電性隔離要求來進行配置。
圖5是根據一些實施例的積體電路結構500的側視圖。積體電路結構500可用作以上針對積體電路結構300及圖3闡述的垂直散熱器301至305。積體電路結構500包括基底區510、井520、井連接部530、閘極結構540、內連線結構550、及接墊結構560。在一些實施例中，積體電路結構500不包括閘極結構540。
基底區510是其中形成有一或多個電路組件（例如以上針對積體電路結構400及圖4闡述的電路組件410）的基底的一部分。基底區510是具有第一導電類型的半導體。在一些實施例中，積體電路結構500是其中基底區510被配置成具有接地電壓位準且一或多個其他基底區（圖中未示出）被配置成浮動的互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電路的一部分。
井520是基底的具有與第一導電類型相反的第二導電類型的一部分。在一些實施例中，第一導電類型是p型，且第二導電類型是n型。在一些實施例中，第一導電類型是n型，且第二導電類型是p型。
井連接部(well connections)530是被配置成將井520的一或多個部分電性耦合及/或熱耦合至一或多個上覆結構的結構。在各種實施例中，井連接部530包括源極/汲極區、輕摻雜汲極區、源極/汲極接點、射極接點（emitter contact）、基極接點（base contact）、集極接點（collector contact）、井接點、或將井520的一或多個部分電性耦合及/或熱耦合至一或多個上覆結構的另一合適結構中的一或多者。在一些實施例中，井連接部530是至少導電性結構或導熱性結構。
閘極結構540是被配置成對基底區510的下伏部分提供閘極控制的半導體裝置的部分。閘極結構540包括介電層及上覆導電閘極。
內連線結構550是自井連接部530延伸至接墊結構560的積體電路結構，且被配置成提供自井連接部530中的一或多者至接墊結構560的低熱阻及/或低電阻路徑。內連線結構550包括接點、導通孔、以及自金屬零至另一上覆金屬層的積體電路金屬化層中的一或多者的組合。內連線結構550位於上覆在基底510上的一或多個絕緣層內。在一些實施例中，內連線結構550與上覆在基底510上的其他導電性結構物理地及電性地隔離。
接墊結構560是位於基底的頂表面處的積體電路結構，基底包括基底區510。接墊結構560包括接墊層，例如用於焊墊（bond pad）的鋁層。在一些實施例中，接墊結構560包括凸塊下金屬層。在一些實施例中，接墊結構560是導熱性或導電性結構。在一些實施例中，接墊結構560是藉由物理氣相沈積製程、化學氣相沈積製程、鍍覆製程、或其他合適的製程中的一或多者而在一或多個層中形成的金屬、金屬複合物、非金屬複合物、聚合物、汞齊、或其他合適的材料。
在一些實施例中，井520、井連接部530、閘極結構540、及內連線結構550被配置成虛擬電晶體，在所述虛擬電晶體中，內連線結構550電性連接至井520、井連接部530、及閘極結構540中的每一者。在一些實施例中，井520、井連接部530、閘極結構540、及內連線結構550被配置成虛擬場效電晶體（field-effect transistor，FET）。在一些實施例中，井520、井連接部530、閘極結構540、及內連線結構550被配置成虛擬p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）電晶體或虛擬n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）電晶體。
積體電路結構500的配置能夠形成自基底區510內的井520至接墊結構560的低熱阻路徑。此種配置能夠利用亦用於形成功能性電路元件的積體電路結構元件及製程來達成上述單獨低熱阻路徑的有益效果。因而所述有益效果無需額外的結構設計或製程便能達成。
圖6是根據一些實施例的積體電路結構600的示意圖。積體電路結構600是可用作以上針對圖5闡述的積體電路結構500的虛擬電晶體的示意性表示形式。
積體電路結構600包括耦合至虛擬電晶體的塊狀端子（bulk terminal）的閘極端子。積體電路結構600更包括耦合至虛擬電晶體的汲極端子的源極端子。積體電路結構600被配置成p型金屬氧化物半導體虛擬電晶體。在一些實施例中，積體電路結構600被配置成n型金屬氧化物半導體虛擬電晶體。積體電路結構600的虛擬電晶體的源極端子、汲極端子、閘極端子、或塊狀端子的其他配置亦處於本發明的範圍內。
圖7是根據一或多個實施例的一種在封裝中傳遞熱量的方法700的流程圖。在一些實施例中，方法700被實作成在上述積體電路結構100、200、300、400、500或600中的一或多者中傳遞熱量。在一些實施例中，在封裝中傳遞熱量包括在積體扇出型封裝中傳遞熱量。在一些實施例中，在圖7所示操作之前、之間、及/或之後執行除圖7所示操作外的其他操作。
在操作710處，在一些實施例中，利用積體電路晶片中的低熱阻路徑向所述積體電路晶片的表面導熱。在一些實施例中，所述低熱阻路徑與積體電路晶片中的一或多個電訊號路徑電性隔離。
在一些實施例中，操作710包括利用積體電路晶片132中的低熱阻路徑來導熱，如以上針對封裝結構100及圖1所述。在一些實施例中，操作710包括利用方法800來導熱，如下文針對圖8所述。
在操作720處，將所述積體電路晶片電性耦合至第一封裝層中的導電性訊號結構。在一些實施例中，操作720的將積體電路晶片電性耦合至第一封裝層中的導電性訊號結構包括將電壓訊號或電流訊號發送至導電性訊號結構。
在一些實施例中，操作720的將積體電路晶片電性耦合至導電性訊號結構包括將積體電路晶片132電性耦合至電訊號結構122，如以上針對封裝結構100及圖1所述。
在操作730處，將所述導電性訊號結構電性耦合至印刷電路板，所述印刷電路板貼合至所述第一封裝層的與所述晶片層相對的表面。在一些實施例中，操作730的將所述導電性訊號結構電性耦合至印刷電路板包括將電壓訊號或電流訊號發送至印刷電路板。
在一些實施例中，操作730的將所述導電性訊號結構電性耦合至印刷電路板包括將電訊號結構122電性耦合至印刷電路板110，如以上針對封裝結構100及圖1所述。在一些實施例中，第一導熱結構124與第一封裝層120中的電訊號結構122電性隔離。
在操作740處，自位於所述封裝的晶片中的積體電路晶片向所述封裝的第一封裝層導熱。在一些實施例中，所述第一封裝層靠近所述晶片層。在一些實施例中，向所述封裝的第一封裝層導熱包括向與所述積體電路晶片的電訊號路徑電性隔離的第一導熱結構導熱，所述第一導熱結構位於所述第一封裝層中。
在一些實施例中，向所述封裝的第一封裝層導熱的操作740包括自積體電路晶片132向第一封裝層120的第一導熱結構124導熱，如以上針對封裝結構100及圖1所述。
在操作750處，自所述封裝的所述第一封裝層向位於所述封裝的晶片層中的導通孔導熱。在一些實施例中，操作750的自所述封裝的所述第一封裝層向導通孔導熱包括自第一導熱結構124向位於晶片層130中的導通孔136導熱。在一些實施例中，所述導通孔是多個導通孔中的一個導通孔，且利用所述導通孔導熱包括利用所述多個導通孔中的每一導通孔導熱。
在一些實施例中，操作750的自所述封裝的所述第一封裝層向導通孔導熱包括自第一封裝層120向位於封裝結構100的晶片層130中的導通孔136導熱，如以上針對封裝結構100及圖1所述。
在操作760處，自所述導通孔向所述第二封裝層的與所述晶片層相對的表面導熱。在一些實施例中，自所述導通孔向所述第二封裝層的表面導熱的操作760包括自所述導通孔向第二導熱結構導熱以及自所述第二導熱結構向所述第二封裝層的表面導熱。
在一些實施例中，操作760的自所述導通孔136向所述第二封裝層140的表面143導熱包括自導通孔136向第二導熱結構142導熱以及自第二導熱結構142向第二封裝層140的表面143導熱，如以上針對封裝結構100及圖1所述。
在操作770處，在一些實施例中，自所述第二封裝層的所述表面向散熱體導熱。在一些實施例中，自所述第二封裝層的所述表面向所述散熱體導熱的操作770包括自第二導熱結構142向散熱體150導熱，如以上針對封裝結構100及圖1所述。
在一些實施例中，執行操作710至操作770中的一些或全部操作包括利用其中不使用任何結構組件來傳送電訊號的結構組合來導熱。
藉由利用與一或多個電訊號路徑分離的低熱阻路徑在封裝中傳遞熱量，方法700相較於其中不利用單獨導熱路徑來導熱的方式而言能夠以更高的功率效率運作。相較於其他方式，功率效率提高能夠達成更緊湊的電路配置，因而會降低成本且對於給定電路大小而言提高能力。
圖8是根據一或多個實施例的一種在積體電路晶片中傳遞熱量的方法800的流程圖。在一些實施例中，方法800被實作成在上述積體電路晶片132或積體電路晶片200或積體電路結構300、400、500或600中的一或多者中傳遞熱量。在一些實施例中，在積體電路晶片中傳遞熱量包括在作為積體扇出型封裝的一部分的積體電路晶片中傳遞熱量。在一些實施例中，在圖8所示操作之前、之間、及/或之後執行除圖8所示操作外的其他操作。
在操作810處，利用低熱阻基底路徑自第一裝置向第二裝置導熱。在一些實施例中，所述第二裝置是多個第二裝置中的一個第二裝置，所述低熱阻基底路徑是多個低熱阻基底路徑中的一個低熱阻基底路徑，且操作810的利用低熱阻基底路徑自第一裝置向第二裝置導熱包括利用所述多個低熱阻基底路徑自第一裝置向所述多個第二裝置導熱。
在一些實施例中，利用低熱阻基底路徑自第一裝置向第二裝置導熱的操作810包括利用低熱阻基底路徑215自第一裝置210向第二裝置220導熱，如以上針對積體電路晶片200及圖2所述。在一些實施例中，操作810的利用低熱阻基底路徑自第一裝置向第二裝置導熱包括自電路組件410向積體電路結構300導熱，如以上針對積體電路結構300及400以及圖3及圖4所述。
在操作820處，利用低熱阻路徑自所述第二裝置向所述積體電路晶片的頂表面導熱。在一些實施例中，方法800的低熱阻路徑與電性連接至所述第一裝置的電訊號路徑電性隔離。在一些實施例中，所述低熱阻路徑是多個低熱阻路徑中的一個低熱阻路徑，且利用所述低熱阻路徑導熱包括利用所述多個低熱阻路徑導熱。
在一些實施例中，利用低熱阻路徑自所述第二裝置向所述積體電路晶片的頂表面導熱的操作820包括利用低熱阻路徑222自第二裝置220向頂表面200S導熱，如以上針對積體電路晶片200及圖2所述。在一些實施例中，操作820的利用低熱阻路徑自所述第二裝置向所述積體電路晶片的頂表面導熱包括利用垂直散熱器301至305中的一或多者導熱，如以上針對積體電路結構300及圖3所述。
在一些實施例中，利用低熱阻路徑自所述第二裝置向所述積體電路晶片的頂表面導熱的操作820包括利用內連線結構540自井連接部530向接墊結構560導熱，如以上針對積體電路結構500及圖5所述。在一些實施例中，操作820的利用低熱阻路徑自所述第二裝置向所述積體電路晶片的頂表面導熱包括利用積體電路結構600導熱，如以上針對圖6所述。
藉由利用與一或多個電訊號路徑分離的低熱阻路徑在積體電路晶片中傳遞熱量，方法800相較於其中不利用單獨導熱路徑來導熱的方式而言能夠以更高的功率效率運作。相較於其他方式，功率效率提高能夠達成更緊湊的電路配置，因而會降低成本且對於給定電路大小而言提高能力。
圖9是根據一或多個實施例的一種形成封裝結構的方法900的流程圖。方法900被實作成製造積體電路封裝結構（例如以上針對圖1論述的封裝結構100），且藉此獲得以上針對封裝結構100闡述的有益效果。
在圖9中繪示的方法900的各操作的順序僅用於說明；方法900的各操作能夠以與圖9所繪示順序不同的順序執行。在一些實施例中，在圖9所示操作之前、之間、及/或之後執行除圖9所示操作外的其他操作。
在操作910中，在積體電路封裝的第一封裝層中形成第一低熱阻結構。形成第一低熱阻結構的操作910包括形成與積體電路封裝的積體電路晶片之間具有低熱阻介面的第一低熱阻結構。形成第一低熱阻結構的操作910包括形成與第一封裝層中的一或多個電訊號路徑電性隔離的第一低熱阻結構。
在一些實施例中，在積體電路封裝的第一封裝層中形成第一低熱阻結構的操作910包括在積體扇出型封裝的第一封裝層中形成第一低熱阻結構。
在一些實施例中，在積體電路封裝的第一封裝層中形成第一低熱阻結構的操作910包括在封裝結構100的第一封裝層120中形成第一低熱阻結構124，如以上針對圖1所述。
在操作920處，在所述積體電路封裝的晶片層中形成導通孔。形成導通孔的操作920包括形成與第一封裝層中的第一低熱阻結構之間具有低熱阻介面的導通孔。在一些實施例中，形成導通孔的操作920包括在所述積體電路封裝的一或多個晶片層中形成多個導通孔。在一些實施例中，形成導通孔的操作920包括形成積體扇出型封裝的積體扇出型通孔。
在一些實施例中，在所述積體電路封裝的晶片層中形成導通孔的操作920包括在封裝結構100的晶片層130中形成導通孔136，如以上針對圖1所述。
在操作930中，在所述積體電路封裝的第二封裝層中形成第二低熱阻結構。在所述積體電路封裝的第二封裝層中形成第二低熱阻結構的操作930包括形成與導通孔之間的低熱阻介面。在一些實施例中，在所述積體電路封裝的第二封裝層中形成第二低熱阻結構的操作930包括形成與散熱體之間的低熱阻介面。
在一些實施例中，在所述積體電路封裝的第二封裝層中形成第二低熱阻結構的操作930包括在積體扇出型封裝的第二封裝層中形成第二低熱阻結構。
在一些實施例中，在所述積體電路封裝的第二封裝層中形成第二低熱阻結構的操作930包括在封裝結構100的第二封裝層140中形成第二低熱阻結構142，如以上針對圖1所述。
圖10是根據一或多個實施例的一種形成積體電路結構的方法1000的流程圖。方法1000可用作以上針對方法900及圖9闡述的操作910。方法1000被實作成製造積體電路結構（例如以上針對圖2闡述的積體電路晶片200），且藉此獲得以上針對積體電路晶片200闡述的有益效果。
在圖10中繪示的方法1000的各操作的順序僅用於說明；方法1000的各操作能夠以與圖10所繪示順序不同的順序執行。在一些實施例中，在圖10所示操作之前、之間、及/或之後執行除圖10所示操作外的其他操作。
在操作1010處，在積體電路晶片的基底中形成第一裝置。在一些實施例中，在積體電路晶片的基底中形成第一裝置的操作1010包括形成電性連接至所述第一裝置的電訊號路徑。在一些實施例中，在積體電路晶片的基底中形成第一裝置的操作1010包括在基底200A中形成第一裝置210，如以上針對積體電路晶片200及圖2所述。在一些實施例中，在積體電路晶片的基底中形成第一裝置的操作1010包括形成電路組件410，如以上針對積體電路結構400及圖4所述。
在操作1020處，在所述積體電路晶片的所述基底中形成第二裝置。形成第二裝置的操作1020包括形成具有通往所述第一裝置的低熱阻基底路徑的第二裝置。在一些實施例中，形成第二裝置的操作1020包括形成多個第二裝置，所述多個第二裝置中的每一第二裝置具有通往所述第一裝置的低熱阻基底路徑。
在一些實施例中，在所述積體電路晶片的所述基底中形成第二裝置的操作1020包括在基底200A中形成第二裝置220，如以上針對積體電路晶片200及圖2所述。在一些實施例中，在所述積體電路晶片的所述基底中形成第二裝置的操作1020包括在基底510中形成井連接部530及閘極結構540，如以上針對積體電路結構500及圖5所述。
在操作1030處，形成自所述第二裝置至所述積體電路晶片的頂表面的低熱阻結構。形成操作1030的低熱阻結構是為了提供自所述第二裝置至所述積體電路晶片的頂表面的低熱阻路徑。在一些實施例中，形成低熱阻結構 的操作1030包括形成與電性連接至所述第一裝置的電訊號路徑電性隔離的低熱阻路徑。在一些實施例中，形成低熱阻結構的操作1030包括形成多個低熱阻結構，所述多個低熱阻結構中的每一低熱阻結構提供自第二裝置至所述積體電路晶片的頂表面的低熱阻路徑。
在一些實施例中，形成自所述第二裝置至所述積體電路晶片的頂表面的低熱阻結構的操作1030包括形成自第二裝置220至表面200S的低熱阻路徑222，如以上針對積體電路晶片200及圖2所述。在一些實施例中，形成自所述第二裝置至所述積體電路晶片的頂表面的低熱阻結構的操作1030包括形成垂直散熱器301至305中的一或多者，如以上針對積體電路結構300及圖3所述。
在一些實施例中，形成自所述第二裝置至所述積體電路晶片的頂表面的低熱阻結構的操作1030包括形成自井連接部530及閘極結構540至接墊結構560的內連線結構550，如以上針對積體電路結構500及圖5所述。在一些實施例中，形成自所述第二裝置至所述積體電路晶片的頂表面的低熱阻結構的操作1030包括形成積體電路結構600，如以上針對圖6所述。
各種實施例中的每一者藉此建立與電訊號路徑分離且有利於熱量流離開積體電路中產生熱量的位置的一或多個低熱阻熱路徑。藉由提供單獨的低熱阻路徑，所述各種實施例能夠達成高效的功率散逸及小的電路大小。
在一些實施例中，一種封裝結構包括：第一封裝層，包括電訊號結構及與所述電訊號結構電性隔離的第一導熱結構；以及第二封裝層，包括第二導熱結構。位於所述第一封裝層與所述第二封裝層之間的晶片層包括：積體電路晶片，電性連接至所述電訊號結構；模製材料；以及導通孔，位於所述模製材料中。所述第一導熱結構、所述導通孔、及所述第二導熱結構被配置成自所述積體電路晶片至所述第二封裝層的與所述晶片層相對的表面的低熱阻路徑。
在一些實施例中，一種在封裝中傳遞熱量的方法包括：自位於所述封裝的晶片層中的積體電路晶片向所述封裝的第一封裝層導熱，所述第一封裝層靠近所述晶片層。將來自所述封裝的所述第一封裝層的熱量傳導至位於所述晶片層中的導通孔，且將來自所述導通孔的熱量傳導至所述第二封裝層的與所述晶片層相對的表面。向所述封裝的所述第一封裝層導熱包括向與所述積體電路晶片的電訊號路徑電性隔離的第一導熱結構導熱，所述第一導熱結構位於所述第一封裝層中。
在一些實施例中，一種積體電路晶片包括：基底，包括第一裝置及第二裝置；電訊號路徑，自所述第一裝置至所述積體電路晶片的頂表面；以及低熱阻路徑，自所述第二裝置延伸至所述積體電路晶片的所述頂表面。所述低熱阻路徑與所述電訊號路徑電性隔離，且所述第二裝置藉由低熱阻基底路徑熱耦合至所述第一裝置。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各態樣。熟習此項技術者應知，其可輕易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本發明的精神及範圍，且其可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替、及變更。
100‧‧‧封裝結構
110‧‧‧印刷電路板
112‧‧‧電性連接件
120‧‧‧第一封裝層
122‧‧‧電訊號結構
122a、122b‧‧‧導電線
122CAP‧‧‧電容器
122UBM‧‧‧凸塊下金屬
124‧‧‧第一導熱結構
130‧‧‧晶片層
132‧‧‧積體電路晶片
134‧‧‧模製材料
136‧‧‧導通孔
138‧‧‧低熱阻介面
140‧‧‧第二封裝層
142‧‧‧第二導熱結構
142UBM‧‧‧凸塊下金屬
143、200S‧‧‧表面
150‧‧‧散熱體
200‧‧‧積體電路晶片
200A‧‧‧基底
200B‧‧‧內連線層
210‧‧‧第一裝置
212‧‧‧電訊號路徑
215‧‧‧低熱阻基底路徑
220‧‧‧第二裝置
222‧‧‧低熱阻路徑
300、400、500、600‧‧‧積體電路結構
301、302、303、304、305‧‧‧垂直散熱器
410‧‧‧電路組件
420‧‧‧低熱阻路徑
510‧‧‧基底區
520‧‧‧井
530‧‧‧井連接部
540‧‧‧閘極結構
550‧‧‧內連線結構
560‧‧‧接墊結構
700‧‧‧方法
710、720、730、740、750、760、770、810、820、910、920、930、1010、1020、1030‧‧‧操作
800、900、1000‧‧‧方法
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據一些實施例的封裝結構的圖。 圖2是根據一些實施例的積體電路晶片的圖。 圖3是根據一些實施例的積體電路結構的圖。 圖4是根據一些實施例的積體電路結構的圖。 圖5是根據一些實施例的積體電路結構的圖。 圖6是根據一些實施例的積體電路結構的圖。 圖7是根據一些實施例的一種在封裝中傳遞熱量的方法的流程圖。 圖8是根據一些實施例的一種在積體電路晶片中傳遞熱量的方法的流程圖。 圖9是根據一些實施例的一種形成封裝結構的方法的流程圖。 圖10是根據一些實施例的一種形成積體電路結構的方法的流程圖。

Claims (20)

  1. 一種封裝結構，包括： 第一封裝層，包括電訊號結構及與所述電訊號結構電性隔離的第一導熱結構； 第二封裝層，包括第二導熱結構；以及 晶片層，位於所述第一封裝層與所述第二封裝層之間，所述晶片層包括： 積體電路（IC）晶片，電性連接至所述電訊號結構； 模製材料；以及 導通孔，位於所述模製材料中， 其中所述第一導熱結構、所述導通孔、及所述第二導熱結構被配置成自所述積體電路晶片至所述第二封裝層的與所述晶片層相對的表面的低熱阻路徑。
  2. 如申請專利範圍第1項所述的封裝結構，其中 所述導通孔是多個導通孔中的一個導通孔，且 自所述積體電路晶片至所述第二封裝層的所述表面的所述低熱阻路徑包括所述多個導通孔中平行地配置的所述多個導通孔。
  3. 如申請專利範圍第1項所述的封裝結構，其中所述第一導熱結構包括多個重佈線。
  4. 如申請專利範圍第1項所述的封裝結構，其中所述第二導熱結構包括多個重佈線。
  5. 如申請專利範圍第1項所述的封裝結構，更包括位於所述第二封裝層的所述表面的散熱體。
  6. 如申請專利範圍第1項所述的封裝結構，更包括電性連接至所述電訊號結構的印刷電路板。
  7. 如申請專利範圍第1項所述的封裝結構，其中所述積體電路晶片包括晶片上導熱結構，所述晶片上導熱結構具有與所述第一導熱結構之間的低熱阻介面。
  8. 如申請專利範圍第1項所述的封裝結構，其中所述積體電路晶片及所述電訊號結構是積體電壓調節器的一部分。
  9. 如申請專利範圍第1項所述的封裝結構，其中所述電訊號結構包括電感裝置。
  10. 如申請專利範圍第1項所述的封裝結構，其中所述封裝結構是積體扇出型封裝的一部分。
  11. 一種在封裝中傳遞熱量的方法，所述方法包括： 自位於所述封裝的晶片層中的積體電路（IC）晶片向所述封裝的第一封裝層導熱，所述第一封裝層靠近所述晶片層； 自所述封裝的所述第一封裝層向位於所述晶片層中的導通孔導熱；以及 自所述導通孔向所述第二封裝層的與所述晶片層相對的表面導熱， 其中向所述封裝的所述第一封裝層導熱包括向與所述積體電路晶片的電訊號路徑電性隔離的第一導熱結構導熱，所述第一導熱結構位於所述第一封裝層中。
  12. 如申請專利範圍第11項所述的方法，其中自所述封裝的所述第一封裝層導熱包括： 自所述第一導熱結構向位於所述晶片層中的所述導通孔導熱。
  13. 如申請專利範圍第11項所述的方法，更包括：自所述第二封裝層的所述表面向散熱體導熱，所述散熱體貼合至所述第二封裝層的所述表面。
  14. 如申請專利範圍第11項所述的方法，其中自所述導通孔向所述第二封裝層的所述表面導熱包括： 自所述導通孔向所述封裝的所述第二封裝層中的第二導熱結構導熱；以及 自所述第二導熱結構向所述第二封裝層的所述表面導熱。
  15. 如申請專利範圍第11項所述的方法，更包括： 將所述晶片電性耦合至所述第一封裝層中的導電性訊號結構；以及 將所述導電性訊號結構電性耦合至印刷電路板，所述印刷電路板貼合至所述第一封裝層的與所述晶片層相對的表面， 其中所述第一導熱結構與所述第一封裝層中的所述導電性訊號結構電性隔離。
  16. 一種積體電路（IC）晶片，包括： 基底，包括第一裝置及第二裝置； 電訊號路徑，自所述第一裝置至所述積體電路晶片的頂表面；以及 低熱阻路徑，自所述第二裝置延伸至所述積體電路晶片的所述頂表面， 其中 所述低熱阻路徑與所述電訊號路徑電性隔離，且 所述第二裝置藉由低熱阻基底路徑熱耦合至所述第一裝置。
  17. 如申請專利範圍第16項所述的積體電路晶片，其中 所述第二裝置包括虛擬電晶體，所述虛擬電晶體包括閘極連接、源極連接、汲極連接、及井連接（well connection），且 所述低熱阻路徑藉由對應的低熱阻路徑熱耦合至所述閘極連接、所述源極連接、所述汲極連接、及所述井連接中的每一者。
  18. 如申請專利範圍第16項所述的積體電路晶片，其中 所述第二裝置是多個第二裝置中的一個第二裝置，且 所述低熱阻路徑自所述多個第二裝置中的每一第二裝置延伸至所述積體電路晶片的所述頂表面。
  19. 如申請專利範圍第16項所述的積體電路晶片，其中所述低熱阻路徑是多個低熱阻路徑中的一個低熱阻路徑。
  20. 如申請專利範圍第16項所述的積體電路晶片，其中所述第一裝置及所述電訊號路徑是電壓調節器的多個組件。
TW106136007A 2016-11-29 2017-10-20 封裝結構、在封裝中傳遞熱量的方法及積體電路晶片 TWI681517B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427681P 2016-11-29 2016-11-29
US62/427,681 2016-11-29
US15/658,948 US10163751B2 (en) 2016-11-29 2017-07-25 Heat transfer structures and methods for IC packages
US15/658,948 2017-07-25

Publications (2)

Publication Number Publication Date
TW201834169A true TW201834169A (zh) 2018-09-16
TWI681517B TWI681517B (zh) 2020-01-01

Family

ID=62117931

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106136007A TWI681517B (zh) 2016-11-29 2017-10-20 封裝結構、在封裝中傳遞熱量的方法及積體電路晶片

Country Status (5)

Country Link
US (3) US10163751B2 (zh)
KR (2) KR20180060938A (zh)
CN (1) CN108122867B (zh)
DE (1) DE102017118093B4 (zh)
TW (1) TWI681517B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI770908B (zh) * 2020-04-03 2022-07-11 美商沃孚半導體有限公司 在電晶體晶粒之閘極及/或汲極上通過穿碳化矽通孔進行堆疊式射頻電路拓撲

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510637B2 (en) * 2017-08-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for heat dissipation of semiconductor integrated circuits
CN109545763A (zh) * 2018-10-31 2019-03-29 西安理工大学 一种采用tsv和rdl的三维集成电路散热系统
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US10827616B2 (en) * 2019-01-30 2020-11-03 Kyocera Corporation Mounting structure
US11291106B2 (en) * 2020-01-29 2022-03-29 Dell Products L.P. System and method for enhanced cooling
US11355410B2 (en) 2020-04-28 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices
TWI741935B (zh) 2020-04-28 2021-10-01 台灣積體電路製造股份有限公司 半導體元件與其製作方法
US11647579B2 (en) 2021-05-04 2023-05-09 Toyota Motor Engineering & Manufacturing North America, Inc. Chip-on-chip power devices embedded in PCB and cooling systems incorporating the same
CN113640341B (zh) * 2021-07-27 2023-09-12 广东芯聚能半导体有限公司 一种器件耦合热阻测量方法、装置及存储介质
CN117673003A (zh) * 2022-08-24 2024-03-08 达尔科技股份有限公司 电子组件封装件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3284969B2 (ja) * 1998-05-11 2002-05-27 日本電気株式会社 多層配線基板
JP3976089B2 (ja) 2002-08-09 2007-09-12 株式会社リコー 半導体集積回路装置及びその製造方法
WO2006016198A1 (en) 2004-08-02 2006-02-16 Infineon Technologies Ag Electronic component with stacked semiconductor chips and heat dissipating means
US20080157340A1 (en) 2006-12-29 2008-07-03 Advanced Chip Engineering Technology Inc. RF module package
US20080157342A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package with a marking structure and method of the same
WO2009002381A2 (en) 2007-06-22 2008-12-31 Skyworks Solutions, Inc. Mold compound circuit structure for enhanced electrical and thermal performance
US8492911B2 (en) * 2010-07-20 2013-07-23 Lsi Corporation Stacked interconnect heat sink
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
WO2013035337A1 (ja) * 2011-09-09 2013-03-14 日本特殊陶業株式会社 半導体モジュール、回路基板
US9082633B2 (en) 2011-10-13 2015-07-14 Xilinx, Inc. Multi-die integrated circuit structure with heat sink
US20130093073A1 (en) 2011-10-17 2013-04-18 Mediatek Inc. High thermal performance 3d package on package structure
DE112014001487B4 (de) 2013-10-03 2021-03-04 Fuji Electric Co., Ltd. Halbleitermodul
FR3011979A1 (fr) * 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Dispositif electronique a puce de circuits integres et systeme electronique

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI770908B (zh) * 2020-04-03 2022-07-11 美商沃孚半導體有限公司 在電晶體晶粒之閘極及/或汲極上通過穿碳化矽通孔進行堆疊式射頻電路拓撲
TWI822112B (zh) * 2020-04-03 2023-11-11 美商沃孚半導體有限公司 在電晶體晶粒之閘極及/或汲極上通過穿碳化矽通孔進行堆疊式射頻電路拓撲
US11881464B2 (en) 2020-04-03 2024-01-23 Wolfspeed, Inc. Stacked RF circuit topology using transistor die with through silicon carbide vias on gate and/or drain

Also Published As

Publication number Publication date
US10163751B2 (en) 2018-12-25
TWI681517B (zh) 2020-01-01
DE102017118093B4 (de) 2022-05-05
CN108122867A (zh) 2018-06-05
US20200176349A1 (en) 2020-06-04
US20190157180A1 (en) 2019-05-23
US20180151466A1 (en) 2018-05-31
KR20180060938A (ko) 2018-06-07
DE102017118093A1 (de) 2018-05-30
KR20200001581A (ko) 2020-01-06
KR102205741B1 (ko) 2021-01-22
CN108122867B (zh) 2020-03-20
US11075136B2 (en) 2021-07-27
US10559517B2 (en) 2020-02-11

Similar Documents

Publication Publication Date Title
TWI681517B (zh) 封裝結構、在封裝中傳遞熱量的方法及積體電路晶片
US11626388B2 (en) Interconnect structure with redundant electrical connectors and associated systems and methods
US10062665B2 (en) Semiconductor packages with thermal management features for reduced thermal crosstalk
US10381326B2 (en) Structure and method for integrated circuits packaging with increased density
US9269646B2 (en) Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
KR101368538B1 (ko) 멀티칩 웨이퍼 레벨 패키지
WO2013009853A2 (en) Electronic assembly including die on substrate with heat spreader having an open window on the die
CN104867909B (zh) 用于有源装置的嵌入式管芯再分布层
CN112185909A (zh) 具有散热结构的层叠半导体封装
US11551996B2 (en) Semiconductor chips and semiconductor packages including the same
US20230092410A1 (en) Semiconductor package and method of manufacturing the same
US9721928B1 (en) Integrated circuit package having two substrates
US11915994B2 (en) Package structure comprising a semiconductor die with a thermoelectric structure and manufacturing method thereof
US20220037258A1 (en) Semiconductor devices with thermal buffer structures
TW202414709A (zh) 具有熱電冷卻器的封裝結構
CN117855183A (zh) 半导体封装