KR20230020654A - 방열 구조체를 포함한 반도체 패키지 - Google Patents

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KR20230020654A
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semiconductor chip
redistribution layer
heat dissipation
dissipation structure
disposed
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강명삼
김정석
조봉주
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은, 제1 재배선 층; 상기 제1 재배선 층 상에 배치되는 하부 반도체 칩; 상기 하부 반도체 칩 및 상기 제1 재배선 층 사이에 배치되고, 상기 하부 반도체 칩 및 상기 제1 재배선 층을 연결시키도록 구성된 제1 칩 연결 단자; 상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩; 상기 상부 반도체 칩 상에 배치되는 방열 구조체; 상기 하부 반도체 칩, 상기 상부 반도체 칩 및 상기 방열 구조체의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 몰딩 층; 상기 방열 구조체 상에 배치되는 제2 재배선 층; 및 상기 하부 반도체 칩 및 상기 상부 반도체 칩의 측면을 둘러싸도록 상기 제1 재배선 층 상에 배치되고, 상기 몰딩 층을 수직 방향으로 통과하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 연결시키도록 구성된 하나 이상의 연결 구조물;을 포함하고, 상기 하부 반도체 칩의 수평 폭과 상기 상부 반도체 칩의 수평 폭은 서로 상이한 것을 특징으로 하고, 상기 상부 반도체 칩과 상기 방열 구조체는 직접적으로 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

방열 구조체를 포함한 반도체 패키지{SEMICONDUCTOR PACKAGE COMPRISING HEAT DISSIPATION STRUCTURE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 자세하게는 방열 구조체를 포함하는 반도체 패키지에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 이러한 추세에 따라, 전자 부품에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성이 높아지고 있다. 또한, 패키지 분야에서도 소형 반도체 칩에 기반하여 크기를 소형화하면서 반도체 패키지 내부의 열을 방출시키기 위한 방안에 관한 연구들이 활발히 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 방열 특성이 향상된 반도체 패키지를 제공하는 데에 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은, 제1 재배선 층; 상기 제1 재배선 층 상에 배치되는 하부 반도체 칩; 상기 하부 반도체 칩 및 상기 제1 재배선 층 사이에 배치되고, 상기 하부 반도체 칩 및 상기 제1 재배선 층을 연결시키도록 구성된 제1 칩 연결 단자; 상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩; 상기 상부 반도체 칩 상에 배치되는 방열 구조체; 상기 하부 반도체 칩, 상기 상부 반도체 칩 및 상기 방열 구조체의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 몰딩 층; 상기 방열 구조체 상에 배치되는 제2 재배선 층; 및 상기 하부 반도체 칩 및 상기 상부 반도체 칩의 측면을 둘러싸도록 상기 제1 재배선 층 상에 배치되고, 상기 몰딩 층을 수직 방향으로 통과하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 연결시키도록 구성된 하나 이상의 연결 구조물;을 포함하고, 상기 하부 반도체 칩의 수평 폭과 상기 상부 반도체 칩의 수평 폭은 서로 상이한 것을 특징으로 하고, 상기 상부 반도체 칩과 상기 방열 구조체는 직접적으로 연결되는 것을 특징으로 하는 반도체 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 제1 재배선 층; 상기 제1 재배선 층 상에 배치되는 하부 반도체 칩; 상기 하부 반도체 칩 및 상기 제1 재배선 층 사이에 배치되고, 상기 하부 반도체 칩 및 상기 제1 재배선 층을 연결시키도록 구성된 제1 칩 연결 단자; 상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩; 상기 하부 반도체 칩 및 상기 상부 반도체 칩 사이에 배치되고, 상기 하부 반도체 칩 및 상부 반도체 칩을 연결시키도록 구성된 제2 칩 연결 단자; 상기 상부 반도체 칩 상에 배치되는 방열 구조체; 상기 방열 구조체 상에 배치되는 제2 재배선 층; 상기 상부 반도체 칩 및 상기 방열 구조체의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 제1 몰딩 층; 상기 제1 몰딩 층의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 제2 몰딩 층; 및 상기 상부 반도체 칩 및 상기 하부 반도체 칩의 측면을 둘러싸도록 상기 제1 재배선 층 상에 배치되고, 상기 제2 몰딩 층을 수직 방향으로 통과하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 연결시키도록 구성된 하나 이상의 연결 구조물; 을 포함하고, 상기 상부 반도체 칩의 수평 폭과 상기 하부 반도체 칩의 수평 폭은 서로 상이한 것을 특징으로 하고, 상기 상부 반도체 칩과 상기 방열 구조체는 직접적으로 연결되는 것을 특징으로 하고, 상기 방열 구조체의 상면, 상기 연결 구조물의 상면 및 상기 제2 재배선 층의 하면은 실질적으로 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지(Package on Package, PoP) 타입의 반도체 패키지에 있어서, 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지 중 적어도 하나는, 제1 재배선 층; 상기 제1 재배선 층 상에 배치되는 하부 반도체 칩; 상기 하부 반도체 칩 및 상기 제1 재배선 층 사이에 배치되고, 상기 하부 반도체 칩 및 제1 재배선 층을 연결시키도록 구성된 제1 칩 연결 단자; 상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩; 상기 하부 반도체 칩 및 상기 상부 반도체 칩 사이에 배치되고, 상기 하부 반도체 칩 및 상부 반도체 칩을 연결시키도록 구성된 제2 칩 연결 단자; 상기 상부 반도체 칩 상에 배치되는 방열 구조체; 상기 방열 구조체 상에 배치되는 제2 재배선 층; 상기 하부 반도체 칩, 상기 상부 반도체 칩 및 상기 방열 구조체의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 제1 몰딩 층; 상기 제1 몰딩 층의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 제2 몰딩 층; 및 상기 상부 반도체 칩 및 상기 하부 반도체 칩의 측면을 둘러싸도록 상기 제1 재배선 층 상에 배치되고, 상기 몰딩 층을 수직 방향으로 통과하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 연결시키도록 구성된 하나 이상의 연결 구조물;을 포함하고, 상기 상부 반도체 칩의 수평 폭과 상기 하부 반도체 칩의 수평 폭은 서로 상이한 것을 특징으로 하고, 상기 상부 반도체 칩과 상기 방열 구조체는 직접적으로 연결되는 것을 특징으로 하고, 상기 상부 반도체 칩과 상기 방열 구조체는 도전성 비아를 통해 연결되는 것을 특징으로 하고, 상기 방열 구조체의 상면, 상기 연결 구조물의 상면 및 상기 제2 재배선 층의 하면은 실질적으로 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 의한 방열 구조체를 포함한 반도체 패키지는, 반도체 칩 상에 방열 구조체를 포함함으로써, 반도체 칩에서 발생하는 열을 방열 구조체를 통해 효과적으로 배출되도록 할 수 있다. 따라서, 반도체 패키지의 방열 특성을 최적화할 수 있다. 좀 더 구체적으로, 본 발명의 기술적 사상에 의한 반도체 패키지에서, 상부 반도체 칩의 상면 상에 방열 구조체가 배치됨으로써, 열전도도가 매우 높은 방열 구조체에서 열이 빠르게 확산하고, 이 열이 방열 구조체로부터 상부의 제2 재배선 층으로 균일하게 전달될 수 있다. 더 나아가, 도전성 비아를 통해 제2 재배선 층이 방열 구조체에 연결됨으로써, 반도체 패키지의 방열 기능이 더욱 향상될 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 패키지에 대한 평면도 및 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 복수개의 반도체 칩들이 직접 접속된 모습을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 방열 구조체의 패턴을 나타낸 사시도이다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 칩-라스트 패키지 구조로 반도체 패키지를 제작하는 방법을 나타낸 도면들이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 칩-퍼스트 패키지 구조로 반도체 패키지를 제작하는 방법을 나타낸 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(10)에 대한 평면도이고, 도 1b 내지 도 1f는 도 1a의 반도체 패키지(10)의 I-I' 부분을 절단하여 보여주는 단면도들이다.
도 1a 내지 도 1f를 참조하면, 본 실시예의 반도체 패키지(10)는 제1 재배선 층(100), 하부 반도체 칩(210), 상부 반도체 칩(220), 방열 구조체(300), 몰딩 층(400), 제2 재배선 층(500), 및 연결 구조물(600)을 포함할 수 있다.
반도체 패키지(10)는 패키지 온 패키지(Package on package, PoP) 타입의 반도체 패키지를 구성하는 하부 반도체 패키지(10) 또는 상부 반도체 패키지(10)일 수 있다.
패키지 온 패키지 구조에서, 하부 반도체 패키지가 본 발명의 반도체 패키지(10)인 경우, 방열 구조체(300)의 존재로 인해 하부 반도체 패키지(10)에서 생성된 열이 효과적으로 방출될 수 있다. 패키지 온 패키지 타입의 반도체 패키지에서, 상부 반도체 패키지의 외부 접속 단자는, 하부 반도체 패키지(10)의 제2 재배선 층(500)의 상면과 서로 맞닿을 수 있다.
반도체 패키지(10)는 3차원 구조 반도체 패키지(10)일 수 있다. 3차원 구조 반도체 패키지(10)는 동일하거나 상이한 반도체 칩들(200)을 여러 겹 수직으로 적층하여, 반도체 칩들(200) 간의 거리를 감소시킬 수 있다. 상기 반도체 칩들(200)은 각각의 관통 비아를 가져, 다른 반도체 칩(200)과의 자료 전송에 걸리는 시간을 단축시킬 수 있다. 3차원 구조 반도체 패키지(10)는 다양한 종류의 반도체 칩들(200)을 자유롭게 배치할 수 있어, 반도체 칩들(200) 간의 데이터 처리속도를 상승시킬 수 있다. 반도체 패키지(10)는 3차원 구조 반도체 패키지(10)에 한정되는 것은 아니며, 다른 구조일 수 있다.
예를 들어, 반도체 패키지(10)가 WLP(Wafer Level Package)이고, 외부 접속 단자(150) 또는 외부 접속 패드(152)가 반도체 칩(200) 영역 외부에도 존재하거나 또는 반도체 칩(200) 영역 내부에만 존재하는 팬 아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 또는 팬 인 웨이퍼 레벨 패키지(Fan-In Wafer Level Package, FIWLP) 일 수 있다. 또한, 반도체 패키지(10)는 반도체 칩들(200)을 평면으로 적층하는 2.5차원 구조 반도체 패키지(10)일 수 있다. 2.5차원 구조 반도체 패키지(10)는 복수 개의 메모리 반도체 칩들(200)이 동일 평면에 적층되고, 로직 반도체 칩들(200)과 복수 개의 메모리 반도체 칩들(200)이 동일 평면 상에 수평적으로 적층된 반도체 패키지(10)를 의미할 수 있다. 복수 개의 메모리 반도체 칩들(200)과 로직 반도체 칩(200)은 인터포저 기판을 통해 서로 연결될 수 있다.
예를 들면, 반도체 패키지(10)는 제1 재배선 층(100)을 먼저 형성한 후에, 제1 재배선 층(100) 상에 적어도 하나의 반도체 칩(200)을 실장하는 칩-라스트 팬-아웃 패키지(Chip Last Fan Out Semiconductor Package)일 수 있다. 다른 실시예에서, 반도체 패키지(10)는 적어도 하나의 반도체 칩(200)을 테이프 위에 실장시키고, 반도체 칩(200)의 주변을 몰딩 층(400)으로 둘러 싼 후, 제1 재배선 층(100)을 형성시키는 칩-퍼스트 패키지(Chip-First Package) 구조 일 수 있다 일부 실시 예에서, 반도체 패키지(10)는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FOPLP)일 수 있다.
반도체 패키지(10)는, 제1 재배선 층(100)의 수평 폭 및 수평 면적이 적어도 반도체 칩들(200)이 구성하는 풋 프린트(footprint)의 수평 폭 및 수평 면적보다 큰 값을 가지는 팬-아웃 패키지 구조일 수 있다. 팬-아웃 패키지 구조는 외부 접속 단자(150)가 반도체 칩들(200)의 하면을 벗어나 넓게 배치될 수 있다. 상기 서술한 바와 같이, 제1 재배선 층(100)이 하부 반도체 칩(210)의 제1 칩 연결 단자(212)를 하부 반도체 칩(210)의 하면보다 더 넓은 부분에 외부 접속 단자(150)로서 재배치하는 경우, 반도체 패키지(10)는 팬-아웃 패키지 구조일 수 있다. 다른 실시예에서, 반도체 패키지(10)는 제1 재배선 층(100)의 수평 폭 및 수평 면적이 적어도 반도체 칩들(200)이 구성하는 풋 프린트(footprint)의 수평 폭 및 수평 면적보다 작거나 같은 값을 가지는 팬-인(Fan-In) 패키지 구조일 수 있다.
본 실시예의 반도체 패키지(10)는 반도체 칩(200) 상에 방열 구조체(300)를 포함함으로써, 반도체 칩(200)에서 발생하는 열을 방열 구조체(300)를 통해 효과적으로 배출되도록 할 수 있다. 따라서, 반도체 패키지(10)의 방열 특성을 최적화할 수 있다. 예컨대, 반도체 칩(200)의 핫 스팟(Hot-Spot: HS)에서 발생한 열은 반도체 칩(200)의 하면 방향과 상면 방향으로 원활하게 전달되어 열이 외부로 효과적으로 배출될 수 있다. 특히, 본 실시예의 반도체 패키지(10)는, 상부 반도체 칩(220)의 상면 상에 방열 구조체(300)가 배치될 수 있다. 따라서, 반도체 칩(200)에서 생성된 열이 열전도도가 매우 높은 방열 구조체(300)에서 빠르게 확산하고, 방열 구조체(300)로부터 상부의 제2 재배선 층(500)으로 균일하게 전달될 수 있다. 따라서, 방열 기능을 수행하는 영역이 방열 구조체(300)로부터 제2 재배선 층(500)까지 확장되어 반도체 패키지(10)의 방열 기능이 더욱 향상될 수 있다.
덧붙여, 최근 AP 등과 같은 로직 반도체 칩(200)의 경우, 동작 속도 및 성능 등의 향상을 위해 열을 신속하게 배출시키는 방열 특성이 매우 중요해지고 있다. 그에 따라, 본 실시예의 반도체 패키지(10)는, 방열 특성이 중요한 반도체 패키지(10)에 적용하여 방열 특성을 최적화함으로써, 해당 반도체 패키지(10)의 동작 속도와 성능을 향상시키는데 크게 기여할 수 있다.
제1 재배선 층(100)은 하부 반도체 칩(210)의 하부에 배치되고, 하부 반도체 칩(210)의 제1 칩 연결 단자(212)들을 하부 반도체 칩(210)의 외부 영역으로 재배선 할 수 있다. 좀 더 구체적으로, 제1 재배선 층(100)은 하부 절연층(110), 제1 재배선 라인(120), 및 도전성 비아(130)를 포함할 수 있다. 하지만, 제1 재배선 층(100)의 두께는 이에 한정되는 것은 아니고, 다양하게 변형될 수 있다.
하부 절연층(110)은 절연성 물질, 예컨대, PID(Photo-Imageable Dielectric) 수지로 형성될 수 있고, 무기 필러를 더 포함할 수도 있다. 하부 절연층(110)은 제1 재배선 라인(120)의 다중 층 구조에 따라 다중 층 구조를 가질 수 있다. 다만, 도 1b에서 편의상 하부 절연층(110)은 단일 층 구조로 도시되고 있다. 하부 절연층(110)이 다중 층 구조를 갖는 경우, 하부 절연층(110)은 동일한 하나의 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
제1 재배선 라인(120)은 다중 층으로 형성되고, 도전성 비아(130)에 의해 서로 연결될 수 있다.
도전성 비아(130)는 반도체 패키지(10) 내부에서 전기적인 신호 및/또는 열을 전달하도록 구성될 수 있다. 도전성 비아(130)는 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 감광성 절연재료가 노광(exposure) 공정과 현상(development) 공정을 거쳐, 상기 도전성 비아(130) 및 후술될 도전성 비아는 제작될 수 있다.
제1 재배선 층(100) 하면 상에 제1 패시베이션 층(140)이 배치될 수 있다. 제1 패시베이션 층(140)은 제1 재배선 층(100)을 덮어 보호할 수 있다. 제1 패시베이션 층(140)은 절연성 물질, 예컨대, 수지를 포함할 수 있다. 그러나 제1 패시베이션 층(140)의 재질이 수지에 한정되는 것은 아니다.
제1 패시베이션 층(140)의 하면 상에는 외부 접속 패드(152)가 형성되고, 외부 접속 패드(152) 상에 외부 접속 단자(150)가 배치될 수 있다. 외부 접속 단자(150)는 제1 재배선 층(100)의 제1 재배선 라인(120)을 통해 칩 패드에 전기적으로 연결될 수 있다. 외부 접속 단자(150)는 반도체 패키지(10)를 반도체 패키지(10)가 실장 되는 전자기기의 메인보드 등에 연결하도록 구성될 수 있다. 외부 접속 패드(152)는 도전성 물질, 예를 들어 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
도 1b에 도시된 바와 같이, 외부 접속 패드(152) 및 외부 접속 단자(150)는 반도체 칩(200)의 하면에 대응하는 부분과 하면에서 제1 방향(x 방향) 및 제2 방향(y 방향)으로 외부로 확장된 부분 상에 배치될 수 있다. 결국, 제1 재배선 층(100)은 하부 반도체 칩(210)의 제1 칩 연결 단자(212)를 하부 반도체 칩(210)의 하면보다 더 넓은 부분에 외부 접속 패드(152)로서 재배치하는 기능을 할 수 있다.
본 발명의 일 실시예에 따르면, 제1 재배선 층(100)은 반도체 기판으로 대체될 수 있다. 반도체 기판은 실리콘(Si)을 포함할 수 있다. 다만 이에 한정되지 않고, 반도체 기판은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
반도체 기판은 복수의 패키지 기판 패드를 포함하는 인쇄 회로 기판(PCB)일 수 있다. 다만, 반도체 기판은 인쇄 회로 기판의 구조 및 물질에 한정되지 않고, 다양한 종류의 기판들을 포함할 수 있다.
반도체 기판의 하부에는 활성 층이 형성될 수 있다. 활성 층에는 다양한 종류의 복수의 개별 소자들(individual devices)이 형성될 수 있다. 예시적인 실시예에서, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
반도체 패키지(10)는 복수개의 반도체 칩들(200)을 포함할 수 있다. 복수개의 반도체 칩들(200)은 서로 간의 위치 관계에 따라, 하부 반도체 칩(210)과 상부 반도체 칩(220)으로 구분될 수 있다. 반도체 칩들(200)은 로직 반도체 칩(200) 및/또는 메모리 반도체 칩(200)을 포함할 수 있다. 예컨대, 로직 반도체 칩(200)은 AP(Application Processor), 마이크로프로세서(micro-processor), CPU(Central Processing Unit), 컨트롤러, GPU(Graphic Processor Unit), 또는 ASIC(Application Specific Integrated Circuit) 등일 수 있다. 또한, 메모리 반도체 칩(200)은, 예컨대, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리, 또는 PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리일 수 있다.
도 1b에서 반도체 패키지(10)가 2개의 반도체 칩(200)을 포함하는 것으로 도시되었으나, 이에 한정되지 않고, 반도체 패키지(10)는 3개 이상의 반도체 칩들을 포함할 수 있다. 예를 들어, 반도체 패키지(10)는 복수의 반도체 칩들(200)을 포함할 수 있고, 상기 반도체 패키지(10)는 서로 다른 종류의 복수의 반도체 칩들(200)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
반도체 칩(200)은 반도체 칩(200) 하면에 배치된 칩 연결 단자 예를 들어, 칩 패드 또는 도전성 비아를 포함할 수 있다. 본 실시예의 반도체 패키지(10)에서, 반도체 칩(200)의 칩 연결 단자가 배치된 하면이 액티브 면이고, 하면과 반대되는 상면은 비액티브 면일 수 있다. 액티브 면은 제1 재배선 층(100)을 향하는 반도체 칩(200)의 일 면이고, 비액티브 면은 제2 재배선 층(500)을 향하는 반도체 칩(200)의 일 면일 수 있다. 칩 패드 또는 도전성 비아는 반도체 칩(200) 내의 다른 구성요소, 예컨대 집적 회로와 전기적으로 연결될 수 있다. .
하부 반도체 칩(210)의 상면에는 상부 반도체 칩(220)이 배치될 수 있다. 상술한 바와 같이, 상부 반도체 칩(220)의 액티브 면은 하부 반도체 칩(210)의 비액티브 면과 칩 패드 또는 도전성 비아로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 하부 반도체 칩(210)은 로직 반도체 칩(200)이고, 상부 반도체 칩(220)은 메모리 반도체 칩(200)일 수 있다. 또 다른 실시예에서, 하부 반도체 칩(210)은 메모리 반도체 칩(200)이고, 상부 반도체 칩(220)은 로직 반도체 칩(200)일 수 있다.
복수개의 반도체 칩들(200)을 사용하는 경우, 반도체 칩(200)의 면적 각각이 다를 수 있다. 즉, 반도체 칩들(200)의 수평 폭은 각각 상이할 수 있다. 예를 들어, 하부 반도체 칩(210)의 면적이 상부 반도체 칩(220)의 면적보다 클 수 있다.
반도체 칩(200)은 관통 비아를 가질 수 있다. 관통 비아는 반도체 칩(200)의 실리콘을 관통하는 구조를 가지는 TSV(Through Silicon Via)일 수 있다. TSV는 반도체 칩(200)에 미세한 구멍을 뚫어 반도체 칩(200) 내부에서 전극으로 연결하여 전기적 신호를 전달하는 관통 비아를 의미할 수 있다.
하부 반도체 칩(210)의 면적이 상부 반도체 칩(220)의 면적보다 더 클 경우, 관통 비아는 상부 반도체 칩(220) 보다 하부 반도체 칩(210)에 더 많이 배치되기 용이할 수 있다. 관통 비아가 많아질 수록, 반도체 패키지(10)에서 생성되는 열은 반도체 패키지(10) 외부로 더 잘 방출될 수 있다.
다음으로는, 상부 반도체 칩(220)의 면적이 하부 반도체 칩(210)의 면적보다 클 수 있다. 이 경우에는, 상부 반도체 칩(220) 비액티브 면에 방열 구조체(300)가 실장될 수 있다. 하부 반도체 칩(210)이 상부 반도체 칩(220)에 실장 되고, 언더필(under-fill)은 반도체 칩들(200) 사이에 충진되어 반도체 칩들(200)간의 안정된 접합을 유지할 수 있다. 즉, 언더필은 칩 연결 단자를 보호할 수 있다.
언더필은 예를 들면, 모세관 언더필(capillary under-fill) 방법으로 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시 예에서, 언더필은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
언더필이 충전된 후에, 언더필의 측면은 몰딩 층(400)에 의해 둘러싸일 수 있다. 몰딩 층(400)의 표면의 일부는 그라인딩(grinding)을 통해 제거될 수 있다. 그 후에 반도체 칩들(200)은 제1 재배선 층(100) 및 외부 접속 패드(152)와 연결될 수 있다.
언더필은 칩 연결 단자를 보호하도록 구성될 수 있다. 따라서, 언더필 층은 제1 칩 연결 단자(212) 및/또는 제2 칩 연결 단자(222) 주변을 보호하도록 구성될 수 있다.
제1 언더필 층(430)은 제1 칩 연결 단자(212)를 둘러쌀 수 있고, 제2 언더필 층(440)은 제2 칩 연결 단자(222)를 둘러쌀 수 있다.
또한, 복수 개의 반도체 칩들(200)이 적층되는 경우, 각 반도체 칩들(200)간의 연결은 구리를 이용하여 직접 접속(Cu-to-Cu direct bonding)될 수 있다. 각 반도체 칩들(200)이 직접 접속 되는 경우, 각 반도체 칩들(200) 사이에는 도전성 범프가 존재하지 않을 수 있다. 예를 들어, 각각의 반도체 칩들(200)은 본딩 패드를 사용하여 직접 접속(Cu-to-Cu direct bonding)될 수 있다.
칩 연결 단자는 반도체 칩(200)과 반도체 칩(200) 사이 또는, 반도체 칩(200)과 제1 재배선 층(100) 사이에 배치되고, 상기 반도체 칩(200) 내의 복수의 개별 소자, 각 반도체 칩(200) 사이 및 반도체 칩(200)과 제1 재배선 층(100)을 전기적으로 연결시키도록 구성된 단자일 수 있다.
제1 칩 연결 단자(212)는 하부 반도체 칩(210)과 제1 몰딩 층(410)을 연결시키도록 구성될 수 있다. 또한, 제2 칩 연결 단자(222) 는 하부 반도체 칩(210)과 상부 반도체 칩(220)을 연결시키도록 구성될 수 있다. 칩 연결 단자는 도전성 범프 또는 도전성 비아일 수 있다. 다른 실시예에서, 칩 연결 단자는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
칩 연결 단자는 진공 또는 전기 도금에 의해 UBM(Under Bump Metallization) 증착 되어 반도체 칩(200)에 부착될 수 있다. UBM 층은 반도체 칩(200)과 도전성 범프의 접착을 용이하게 할 수 있다.
방열 구조체(300)는 상부 반도체 칩(220)의 상면 상에 배치될 수 있다. 방열 구조체(300)는 반도체 칩들(200)으로부터 발생한 열을 상부로 효과적으로 방출할 수 있다. 방열 구조체(300) 상부에는 제2 재배선 층(500)이 결합될 수 있다. 예를 들어, 방열 구조체(300)는 상부 반도체 칩(220) 및 하부 반도체 칩(210)에서 발생한 열을 제2 재배선 층(500)으로 전달할 수 있다. 방열 구조체(300)는 도전성 비아를 포함하여 반도체 칩들(200)에서 발생한 열을 효과적으로 제2 재배선 층(500)으로 전달할 수 있다.
방열 구조체(300)는 반도체 칩(200) 및/또는 몰딩 층(400)보다 열전도도가 높은 물질로 형성될 수 있다. 예를 들어, 방열 구조체(300)는 구리를 포함할 수 있다. 예를 들어, 방열 구조체(300)는 전기 도금 구리(Electro-Plating Cu)를 포함할 수 있다. 전기 도금은 전해(electro)에 의해 금속의 코팅을 방열 구조체(300)에 증착할 수 있다. 방열 구조체(300)는 복수의 층으로 형성될 수 있다. 복수의 층은 동일한 하나의 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다. 물론, 방열 구조체(300)의 재질이 구리에 한정되는 것은 아니다. 예컨대, 방열 구조체(300)는 열전도도가 좋은 금속으로 형성될 수 있다. 예를 들어, 방열 구조체(300)는 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다. 예를 들어, 방열 구조체(300)의 열 전도도는 350W/mK 내지 450W/mK일 수 있다.
다만, 방열 구조체(300)가 금속으로 형성되는 경우, 상부 반도체 칩(220)과의 열 팽창률 차이가 작은 금속이 방열 구조체(300)의 재질로 선택될 수 있다.
방열 구조체(300)는 상부 반도체 칩(220)의 비액티브 면에 도금으로 형성될 수 있다. 상부 반도체 칩(220)의 관통 비아(TSV)가 노출된 후에, 산화막이 형성되고 방열 구조체(300)는 산화막 위에 패턴화될 수 있다. 예를 들어, 방열 구조체(300)는 일부가 연결되어 있지 않은 분절화 구조일 수 있다.
더 자세하게, 먼저 상부 반도체 칩(220)의 비액티브 면의 일부가 그라인딩될 수 있다. 그라인딩된 상부 반도체 칩(220)의 비액티브 면 상에 티타늄(Ti) 및/또는 구리(Cu)를 포함하는 씨드(seed) 층을 증착시킬 수 있다. 씨드 층 위에 감광제가 도포된 후 노광 공정과 현상 공정이 진행될 수 있다. 노광 공정 및 현상 공정이 진행된 후, 방열 구조체(300)는 전기 도금 방식으로 상부 반도체 칩(220)의 비액티브 면의 상부에 배치될 수 있다. 마지막으로, 도포된 감광제는 제거될 수 있다.
방열 구조체(300)는, 도 1b에서 도시된 바와 같이, 상부 반도체 칩(220)보다 작은 사이즈를 가질 수 있다. 그러나 실시예에 따라, 방열 구조체(300)는 상부 반도체 칩(220)과 실질적으로 동일한 사이즈를 가질 수도 있다. 방열 구조체(300)가 상부 반도체 칩(220)과 동일한 사이즈를 갖는 경우, 방열 구조체(300)의 측면과 상부 반도체 칩(220)의 측면은 동일 평면을 이룰 수 있다. 방열 구조체(300)가 상부 반도체 칩(220)의 비액티브 면의 면적보다 크게 형성된 경우, 방열 구조체(300)의 상부 반도체 칩(220)의 비액티브 면의 면적보다 크게 형성된 부분은 절단될 수 있다.
방열 구조체(300)의 전체 두께는 상부 반도체 칩(220)의 두께보다 작을 수 있다. 예를 들어, 방열 구조체(300)의 두께는 20㎛ 내지 40㎛ 일 수 있다. 상부 반도체 칩(220)의 두께 대비 방열 구조체(300)가 차지하는 두께의 비율은 15% 내지 25%일 수 있다. 따라서, 상부 반도체 칩(220)의 두께가 변하면, 방열 구조체(300)의 두께는 또한 변할 수 있다. 그러나 방열 구조체(300)의 두께가 상기 수치 범위에 한정되는 것은 아니다.
방열 구조체(300)와 상부 반도체 칩(220)은 직접적으로 연결되거나 혹은, 다른 물질이 방열 구조체(300)와 상부 반도체 칩(220) 사이에 삽입될 수 있다. 예를 들어, 상부 반도체 칩(220)은 방열 구조체(300)와 도전성 비아를 통해 연결될 수 있다
몰딩 층(400)은 제1 재배선 층(100) 상에 배치되어 반도체 칩(200)의 측면을 둘러쌀 수 있다. 또한, 몰딩 층(400)은 반도체 칩(200)을 제1 재배선 층(100) 상에 고정시키도록 구성될 수 있다. 또한, 몰딩 층(400)은 복수의 연결 구조물(600)들 사이의 단락을 방지할 수 있다.
예시적인 실시예에서, 몰딩 층(400)의 하면은 제1 재배선 층(100)의 상면과 동일 평면 상에 있을 수 있다. 또한, 몰딩 층(400)의 상면은 제2 재배선 층(500)의 하면, 연결 구조물(600)의 상면 및 방열 구조체(300)의 상면과 동일 평면 상에 있을 수 있다. 또한, 몰딩 층(400)의 측면은 제1 재배선 층(100)의 측면 및 제2 재배선 층(500)의 측면과 동일 평면 상에 있을 수 있다.
본 발명의 일 실시예에 따르면, 반도체 패키지(10)는 두 개의 서로 다른 몰딩 층(410 및 420)을 포함할 수 있다. 각각의 몰딩 층(410 및 420)이 서로 상이한 구성으로 이루어진 경우에는, 반도체 패키지(10)에 가해지는 응력을 분산시킬 수 있다. 응력이 분산되는 경우, 반도체 패키지(10)의 뒤틀림(warpage) 현상은 방지될 수 있다.
예시적인 실시예에서, 몰딩 층(400)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 포함할 수 있다. 다만 이에 한정되지 않고, 몰딩 층(400)은 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등과 같은 다양한 물질을 포함할 수 있다. 제1 몰딩 층(410)과 제2 몰딩 층(420)은 그 구성 요소 및 구성 비율이 같거나 다를 수 있다. 예를 들어, 몰딩 층(400)의 열 전도도는 언더필 부재의 열 전도도 보다 높을 수 있다.
제1 몰딩 층(410)은 하부 반도체 칩(210)의 하면 및 제1 재배선 층(100)의 상면 사이에 배치되는 몰딩 층(400)의 일 부분일 수 있다. 제2 몰딩 층(420)은 반도체 칩(200)의 측면으로부터 외측에 배치된 몰딩 층(400)의 일 부분일 수 있다. 또한, 제2 몰딩 층(420)은 제1 몰딩 층(410)의 측면을 감싸는 몰딩 층(400)일 수 있다
몰딩 층(400)이 두 개로 이루어진 경우, 제1 몰딩 층(410)의 측면은 상부 반도체 칩(220)과 하부 반도체 칩(210) 중 더 큰 면적을 갖는 반도체 칩(200)의 측면과 동일 평면 상에 있을 수 있다. 만약, 하부 반도체 칩(210)의 면적이 상부 반도체 칩(220)의 면적보다 큰 경우는, 제1 몰딩 층(410)의 상면은, 방열 구조체(300)의 상면과 동일한 평면상에 있을 수 있다. 또한, 제1 몰딩 층(410)의 측면은, 하부 반도체 칩(210)의 측면과 동일한 평면상에 있을 수 있다.
하부 반도체 칩(210)의 면적이 상부 반도체 칩(220)의 면적보다 작은 경우, 제1 몰딩 층(410)의 상면은 상부 반도체 칩(220)의 하면과 동일한 평면상에 있을 수 있다. 또한, 제1 몰딩 층(410)의 하면은 하부 반도체 칩(210)의 하면보다 낮은 평면에 위치할 수 있다. 제1 몰딩 층(410)의 측면은 상부 반도체 칩(220)의 측면과 동일한 평면상에 있을 수 있다.
하부 반도체 칩(210)의 면적이 상부 반도체 칩(220)의 면적보다 큰 경우, 제1 몰딩 층(410)의 상면은 방열 구조체(300)의 상면과 동일한 평면상에 있을 수 있다. 또한, 제1 몰딩 층(410)의 하면은 하부 반도체 칩(210)의 상면과 동일한 평면에 위치할 수 있다. 제1 몰딩 층(410)의 측면은 하부 반도체 칩(210)의 측면과 동일한 평면상에 있을 수 있다.
제2 몰딩 층(420)의 하면은 제1 재배선 층(100)의 상면과 동일한 평면상에 있을 수 있다. 또한, 제2 몰딩 층(420)의 측면은 제1 재배선 층(100)의 측면과 동일한 평면상에 있을 수 있다. 마지막으로, 제2 몰딩 층(420)의 상면은 제2 재배선 층(500)의 하면, 방열 구조체(300)의 상면 및 연결 구조물(600)의 상면과 동일한 평면상에 있을 수 있다.
예시적인 실시예에서, 몰딩 층(400)의 상면은 방열 구조체(300)의 상면 및 연결 구조물(600)의 상면을 노출시킬 수 있다. 예를 들어, 몰딩 층(400)의 상면, 방열 구조체(300)의 상면 및 연결 구조물(600)의 상면은 실질적으로 동일한 레벨에 있을 수 있다. 이에 따라, 반도체 패키지(10)의 수직 방향(Z 방향)의 길이(즉, 두께)가 감소될 수 있다. 또한, 반도체 패키지(10)의 방열 성능이 개선될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 패키지(10)는 양면 재배선 구조를 가져, 복수의 재배선 층(100 및 500) 예컨대, 제1 재배선 층(100) 및 제2 재배선 층(500)을 가질 수 있다. 제1 재배선 층(100)과 제2 재배선 층(500)의 기능 및 구성에 대한 중복된 설명은 생략한다.
제2 재배선 층(500)은 또한 상부 절연층(510), 제2 재배선 라인(520), 도전성 비아(530)를 포함할 수 있다. 패시베이션 층(540)은 제2 재배선 층(500)의 상면 상에 배치되어, 제2 재배선 층(500)을 덮어 보호할 수 있다. 제1 재배선 층(100)에서 서술한 내용과 중복되는 내용은 생략하겠다
제2 재배선 층(500)은 방열 구조체(300) 및 몰딩 층(400) 상에 배치될 수 있다. 상술한 바와 같이, 제2 재배선 층(500)은 방열 구조체(300)와 직접적으로 연결될 수 있다. 예를 들어, 제2 재배선 층(500)은 방열 구조체(300)와 도전성 비아를 통해 연결될 수 있다. 제2 재배선 층(500)은 방열 구조체(300)에서 열을 전달받아, 반도체 패키지(10) 밖으로 열을 방출시키는 기능을 할 수 있다. 방열 구조체(300) 상부에 제2 재배선 층(500)이 연결됨으로써, 방열 기능을 수행하는 영역은 방열 구조체(300)으로부터 제2 재배선 층(500)까지 확장될 수 있다. 따라서, 반도체 패키지(10)의 방열 기능이 더욱 향상될 수 있다.
도 1b에 도시된 바와 같이, 제2 재배선 층(500)은 사각형 평판 형태를 가지며 방열 구조체(300)보다 클 수 있다. 그러나 제2 재배선 층(500)의 형태와 크기가 이에 한정되는 것은 아니다. 예컨대, 제2 재배선 층(500)은 방열 구조체(300)와 실질적으로 동일한 크기를 갖거나, 또는 방열 구조체(300)보다 더 작을 수도 있다.
제1 재배선 층(100) 및 제2 재배선 층(500) 각각은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
연결 구조물(600)은 반도체 패키지(10)를 지지하는 역할을 할 수 있으며, 열 및/또는 전기적 신호를 제1 재배선 층(100)과 제2 재배선 층(500) 사이에서 전달할 수 있다.
연결 구조물(600)은 반도체 칩(200)의 가장자리를 둘러싸도록 제1 재배선 층(100)의 상면 상에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 연결 구조물(600)의 상면은 제2 재배선 층(500)의 하면과 맞닿을 수 있다. 예를 들어, 연결 구조물(600)의 상면, 방열 구조체(300)의 상면 및 제2 재배선 층(500)의 하면은 실질적으로 동일한 레벨에 위치할 수 있다. 연결 구조물(600)은 몰딩 층(400)을 수직으로 관통할 수 있다.
하나의 반도체 패키지(10)는 복수 개의 연결 구조물(600)을 포함할 수 있다. 도 1b 내지 1f에서는 예시적으로 네 개의 연결 구조물(600)을 포함하는 것으로 도시되었으나, 이는 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 하나의 반도체 패키지(10)는 세 개 이하 또는 다섯 개 이상의 연결 구조물(600)을 포함하는 예시에 용이하게 도달할 수 있다. 연결 구조물(600)은 TMV(Through Mold Via), ETS(Embedded Trace Substrate)의 동박(copper foil), 도전성 솔더, 도전성 필라 및 도전성 범프 중 적어도 하나를 포함할 수 있다.
ETS는 회로 패턴이 절연재 안에 실장된 기판일 수 있다. ETS는 반도체 기판의 코어 층이 제거된 코어리스(coreless)형태일 수 있다. ETS이 코어리스 형태를 가진 경우, ETS을 포함하는 반도체 패키지(10)의 두께는 감소할 수 있다. ETS의 내부의 층의 개수는 다양하게 변형될 수 있다. ETS의 동박은 ETS의 서로 다른 층을 전기적으로 연결시키거나 ETS 구조를 지탱할 수 있다.
예를 들어, 연결 구조물(600)은 도전성 필라일 수 있다. 연결 구조물(600)이 도전성 필라인 경우에도, 도전성 필라는 여러 겹 적층되어 제1 재배선 층(100)과 제2 재배선 층(500)을 전기적으로 연결할 수 있다.
연결 구조물(600)이 도전성 필라인 경우, 도전성 필라는 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 어느 하나를 포함할 수 있다. 예시적인 실시예에서, 도전성 필라의 수평 방향의 단면은 원 형상일 수 있다. 다만, 도전성 필라의 수평 방향의 단면의 형상은 전술한 바에 제한되지 않는다. 예를 들어, 도전성 필라의 수평 방향의 단면의 형상은 다각형일 수도 있다. 예시적인 실시예에서, 도전성 필라의 수직 방향의 길이는 제2 몰딩 층(420)의 수직 방향의 길이와 실질적으로 동일할 수 있다.
도 1c 내지 도 1f는 본 발명의 실시예들에 따른 반도체 패키지(10)에 대한 단면도들로서, 도 1c 내지 도 1f의 경우, 하부 반도체 칩(210)과 상부 반도체 칩(220)이 제1 재배선 층(100) 및 제2 재배선 층(500)에 결합한 모습을 도시한다. 도 1a 및 1b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 1c를 참조하면, 상부 반도체 칩(220)의 면적이 하부 반도체 칩(210)의 면적보다 작을 수 있다. 예를 들어, 상부 반도체 칩(220)은 로직 반도체 칩(200)이고, 하부 반도체 칩(210)은 메모리 반도체 칩(200)일 수 있다. 칩-라스트 패키지 구조로 반도체 패키지(10)를 형성하는 경우, 하부 반도체 칩(210)의 측면부터, 방열 구조체(300)의 상면은 같은 몰딩 층(400)에 의해 둘러싸일 수 있다. 예를 들어, 하부 반도체 칩(210)의 비액티브면이 상부 반도체 칩(220)의 액티브 면에 접하는 전면 대 배면(face-to-bottom, F2B) 구조를 가질 수 있다. 또 다른 실시예에서, 반도체 칩들(200)은 전면 대 전면(face-to-face, F2F) 구조를 가질 수 있다.
도 1d를 참조하면, 상부 반도체 칩(220)의 면적이 하부 반도체 칩(210)의 면적보다 클 수 있다. 예를 들어, 상부 반도체 칩(220)은 메모리 반도체 칩(200)이고, 하부 반도체 칩(210)은 로직 반도체 칩(200)일 수 있다. 상부 반도체 칩(220)의 면적이 더 큰 경우, 반도체 패키지(10) 구조의 안정성을 높이기 위해, 반도체 칩 연결 구조물이 더 포함될 수 있다. 도면에서, 상부 반도체 칩(220) 액티브 면은 반도체 칩 연결 구조물과 연결되는 것으로 도시되었다. 칩-라스트 패키지 구조로 반도체 패키지(10)를 형성하는 경우, 하부 반도체 칩(210)의 측면부터 상부 반도체 칩(220)의 액티브 면은 제1 몰딩 층(410)에 의해 둘러싸일 수 있다. 반도체 칩 연결 구조물(600)은 제1 몰딩 층(410)을 수직으로 관통하여 형성될 수 있다. 반도체 칩 연결 구조물 또한 연결 구조물(600)과 동일한 재질 및 형상을 가질 수 있다.
도 1e를 참조하면, 반도체 패키지(10)의 상부 반도체 칩(220)의 면적이 하부 반도체 칩(210)의 면적보다 작고, 반도체 패키지(10)는 칩-퍼스트 패키지 구조로 형성될 수 있다.
하부 반도체 칩(210)의 측면부터, 방열 구조체(300)의 상면은 제1 몰딩 층(400)에 의해 둘러싸일 수 있다. 하부 반도체 칩(210)은 제1 재배선 층(100)과 도전성 범프(212b)로 연결될 수 있다.
도 1e에서는 예시적으로 연결 구조물(600)이 ETS의 동박인 경우를 도시하였다. 도면에서는 예시적으로 세 개의 층을 갖는 구조를 도시하였지만, 이는 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 당업계의 통상의 기술자는 여기에 기술된 바에 기초하여, 한 개 내지 두 개 또는 네 개 이상의 층을 갖는 ETS를 사용할 수 있다.
ETS의 동박을 연결 구조물(600)로 선택한 경우, 추가로 제3 몰딩 층(450)이 포함될 수 있다. 제3 몰딩 층(450)은 방열 구조체(300)의 상면, 제1 몰딩 층(410)의 상면, 제2 몰딩 층(420)의 상면 및/또는 연결 구조물(600)의 상면을 둘러싸도록 형성될 수 있다. 제3 몰딩 층(450)의 상면에는 제2 재배선 층(500)이 형성될 수 있다. 제2 재배선 층(500)은 ETS 동박과 전기적으로 연결하기 위한 다층의 구리 배선을 포함할 수 있다.
도 1f를 참조하면, 반도체 패키지(10)의 상부 반도체 칩(220)의 면적이 하부 반도체 칩(210)의 면적보다 크고, 반도체 패키지(10)는 칩-퍼스트 패키지 구조로 형성될 수 있다.
칩-퍼스트 패키지 구조로 반도체 패키지(10)를 형성한 경우, 반도체 패키지(10)는 안정성을 높이기 위해 반도체 칩 연결 구조물을 더 포함할 수 있다. 하부 반도체 칩(210)의 측면부터 상부 반도체 칩(220)의 액티브 면은 제1 몰딩 층(410)에 의해 둘러싸일 수 있다.
또한, 칩-퍼스트 패키지 구조로 반도체 패키지(10)를 형성한 경우, 하부 반도체 칩(210)의 액티브 면과 제1 재배선 층(100)이 도전성 범프(212b)로 연결될 수 있다. 상기 도전성 범프(212b)를 보호하기 위해, 언더필이 도전성 범프(212b) 주위에 몰딩될 수 있다.
반대로, 칩-라스트 패키지 구조로 반도체 패키지(10)를 형성한 경우, 하부 반도체 칩(210)의 액티브 면과 제1 재배선 층(100)이 도전성 솔더(212a)로 연결될 수 있다. 도전성 솔더(212a)는 제1 재배선 층(100)의 도전성 비아(130)와 연결될 수 있다. 상기 도전성 솔더(212a)를 보호하기 위해, 언더필이 도전성 솔더(212a) 주위에 몰딩될 수 있다.
제1 칩 연결 단자(212)는 복수의 반도체 칩들(200)이 실장되는 시점에 따라 정해질 수 있다.
도 2는 본 발명의 일 실시예에 따른 복수개의 반도체 칩들(200)이 직접 접속된 모습을 나타내는 도면이다.
도 2를 참조하면, 상술한 바와 같이 반도체 패키지(10)는 서로 다른 종류의 복수의 반도체 칩들(200)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지일 수 있다. 복수개의 반도체 칩들(200)의 종류는 모두 상이하거나, 일부가 동일할 수 있다.
설명의 편의를 위하여, 상부 반도체 칩(220)은 chip 1(220a)이라 하고, 하부 반도체 칩(210)들은 각각 chip 2(210a) 및 chip 3(210b)라고 명명하겠다. 하부 반도체 칩(210) 및 상부 반도체 칩(220) 각각의 개수는 다양하게 변형될 수 있다. 상부 반도체 칩(220)과 하부 반도체 칩(210)은 전기적으로 연결될 수 있다.
하나의 반도체 패키지(10)내 복수의 반도체 칩들(200)이 연결되는 경우, 각각의 반도체 칩들(200)의 연결은 도전성 범프가 이용되거나 또는 직접 접속 방식으로 연결될 수 있다.
도면에서는 예시적으로, 하부 반도체 칩(210)과 상부 반도체 칩(220)이 직접 접속된 상황을 도시한다.
chip 1(220a)과 chip 2(210a) 및 chip 3(210b) 각각은 구리를 통해 직접 접속(Cu-to-Cu direct bonding)될 수 있다. chip 1(220a)과 chip 3(210b)의 직접 접속은 chip 3(210b)의 TSV와 연결될 수 있다. 직접 접속 방식을 사용하여 복수개의 반도체 칩들(200)이 연결되는 경우, 복수개의 반도체 칩들(200)은 도전성 범프 없는 적층 구조를 형성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 방열 구조체(300)의 패턴을 나타낸 사시도이다.
도 3을 참조하면, 방열 구조체(300)는 직사각형 형상의 패턴 구조 또는 방사형 형상의 패턴 구조를 포함할 수 있다. 방열 구조체(300)는 복수 개의 반도체 칩들(도 1의 200), 몰딩 층들(도 1의 400, 410, 420) 및/또는 제2 재배선 층(도 1의 500) 사이의 열전도도 또는 밀도 차이로 인해, 응력을 받아 뒤틀림(warpage)현상이 발생할 수 있다. 따라서, 응력을 분산시키기 위해 방열 구조체(300)는 패턴 구조를 포함할 수 있다. 오른쪽의 방열 구조체(300)는 방사형 패턴을 가지고 있는데, 방사형의 중심 부분은 상부 반도체 칩(도 1의 220)의 핫 스팟(HS) 영역상에 배치될 수 있다. 방사형 구조는 상부 반도체 칩(220)에서 발생된 열을 효과적으로 배출하는데 도움을 줄 수 있다. 방열 구조체(300)의 패턴 구조는 이에 한정되는 것이 아니고, 다른 패턴 구조 또한 채택될 수 있다.
상술한 바와 같이, 방열 구조체(300)의 면적은 상부 반도체 칩(220)의 면적과 동일하거나 작을 수 있다. 방열 구조체의 면적이 상부 반도체 칩(220)의 면적보다 작을 경우, 반도체 패키지(도 1의 10)는 방열 구조체(300)의 면적이 넓어질수록 상부 반도체 칩(220)에서 생성된 열을 제2 재배선 층(500)으로 더 많이 방출할 수 있다.
도 4는 본 발명의 일 실시예에 따른 칩-라스트 패키지 구조로 반도체 패키지(10)를 제작하는 방법을 나타낸 도면이다.
도 4a 내지 도 4f를 참조하면, 하부 반도체 칩(210)의 면적이 상부 반도체 칩(220)의 면적보다 더 큰 경우를 예시적으로 도시한다. 예를 들어, 하부 반도체 칩(210)이 메모리 반도체 칩(200) 이고, 상부 반도체 칩(220)은 로직 반도체 칩(200)일 수 있다.
먼저, 제1 지지 캐리어(710) 위에 제1 재배선 층(100)을 형성할 수 있다. 제1 재배선 층(100) 위에는 연결 구조물(600)을 형성할 수 있다. 그 후, 제1 재배선 층(100) 위에 하부 반도체 칩(210) 및 상부 반도체 칩(220)을 실장시킬 수 있다. 상술한 바와 같이, 상부 반도체 칩(220) 상부에는 방열 구조체(300)가 실장될 수 있다. 그 후, 제1 몰딩 층(410)의 상부는 일부 그라인딩될 수 있다.
또는, 제1 몰딩 층(410)의 상면이 연결 구조물(600)의 상면과 실질적으로 동일한 평면에 위치하도록 그라인딩된 상태로, 제1 재배선 층(100) 위에 하부 반도체 칩(210) 및 상부 반도체 칩(220)이 실장될 수 있다.
제1 몰딩 층(410)이 그라인딩된 경우, 방열 구조체(300)의 상면은 제2 재배선 층(500)의 하면과 서로 맞닿을 수 있다. 따라서, 제1 재배선 층(100)에서 방열 구조체(300)까지의 높이와, 연결 구조물(600)의 높이 및 후술할 제2 몰딩 층(420)의 높이는 실질적으로 동일할 수 있다.
그 후, 제2 몰딩 층(420)을 제1 재배선 층(100)의 상면 및 제1 몰딩 층(410)의 측면에 형성시킬 수 있다. 제2 몰딩 층(420)이 형성된 경우, 제2 몰딩 층(420)의 상면은 제1 재배선 층(100)에서 방열 구조체(300)와의 높이 또는 연결 구조물(600)의 높이에 맞추어 그라인딩될 수 있다. 그 후, 제2 몰딩 층(420)의 상면에 제2 지지 캐리어(720)가 부착되고, 제1 지지 캐리어(710)는 제거될 수 있다. 제1 재배선 층(100) 하부에 외부 접속 단자(150)가 형성된 후, 제2 지지 캐리어(720)는 제거될 수 있다.
도 5는 본 발명의 일 실시예에 따른 칩-퍼스트 패키지 구조로 반도체 패키지(10)를 제작하는 방법을 나타낸 도면이다.
도 5a 내지 도 5f를 참조하면, 하부 반도체 칩(210)의 면적이 상부 반도체 칩(220)의 면적보다 더 큰 경우를 예시적으로 도시한다. 예를 들어, 하부 반도체 칩(210)이 메모리 반도체 칩(200) 이고, 상부 반도체 칩(220)은 로직 반도체 칩(200)일 수 있다.
먼저, 제1 지지 캐리어(710) 위에 반도체 칩들(200)이 부착될 수 있는 테이프(730)를 형성할 수 있다. 상기 테이프(730)는 폴리이미드 소재의 캡톤 테이프(730) 일 수 있다. 캡톤 테이프(730)는 내열성이 우수하여 고온에서 사용이 용이해, 반도체 공정에 사용될 수 있다. 물론, 테이프(730)의 재질은 이에 한정되지 않는다. 이 테이프(730) 위에 연결 구조물(600) 및, 제1 몰딩 층(410)에 의해 몰딩 되어 있는 복수개의 반도체 칩들(200)이 실장될 수 있다. 상술한 바와 같이, 복수개의 반도체 칩들(200)은 방열 구조체(300)를 포함할 수 있다. 그 후, 제1 몰딩 층(410)의 상부는 일부 그라인딩될 수 있다.
또는, 제1 몰딩 층(410)의 상면이 연결 구조물(600)의 상면과 실질적으로 동일한 평면에 위치하도록 그라인딩된 상태로, 제1 재배선 층(100) 위에 하부 반도체 칩(210) 및 상부 반도체 칩(220)이 실장될 수 있다.
이를 통해, 방열 구조체(300)와 제2 재배선 층(500)이 서로 맞닿을 수 있다. 제1 재배선 층(100)에서 방열 구조체(300)까지의 높이와, 연결 구조물(600)의 높이 및 제2 몰딩 층의 높이는 실질적으로 동일할 수 있다.
그 후, 제2 몰딩 층(420)은 테이프(730)의 상면 및 제1 몰딩 층(410)의 측면에 형성될 수 있다. 제2 몰딩 층(420)이 형성된 경우, 제1 재배선 층(100)에서 방열 구조체(300)와의 높이 또는 연결 구조물(600)의 높이에 맞추어 제2 몰딩 층(420)의 상면은 그라인딩될 수 있다. 그 후, 제2 몰딩 층(420)의 상면에 제2 지지 캐리어(720)가 부착되고, 제1 지지 캐리어(710) 및 테이프(730)는 제거될 수 있다. 그 후, 제1 몰딩 층(410) 하부에 제1 재배선 층(100)이 형성될 수 있다. 제1 재배선 층(100) 하부에 외부 접속 단자(150)가 형성된 후, 제2 지지 캐리어(720)는 제거될 수 있다.
10: 반도체 패키지, 100: 제1 재배선 층, 200, 210, 220: 반도체 칩, 300: 방열 구조체, 400, 410, 420: 몰딩 층, 500: 방열 구조체, 600: 연결 구조물

Claims (10)

  1. 제1 재배선 층;
    상기 제1 재배선 층 상에 배치되는 하부 반도체 칩;
    상기 하부 반도체 칩 및 상기 제1 재배선 층 사이에 배치되고, 상기 하부 반도체 칩 및 상기 제1 재배선 층을 연결시키도록 구성된 제1 칩 연결 단자;
    상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩;
    상기 상부 반도체 칩 상에 배치되는 방열 구조체;
    상기 하부 반도체 칩, 상기 상부 반도체 칩 및 상기 방열 구조체의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 몰딩 층;
    상기 방열 구조체 상에 배치되는 제2 재배선 층; 및
    상기 하부 반도체 칩 및 상기 상부 반도체 칩의 측면을 둘러싸도록 상기 제1 재배선 층 상에 배치되고, 상기 몰딩 층을 수직 방향으로 통과하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 연결시키도록 구성된 하나 이상의 연결 구조물; 을 포함하고,
    상기 하부 반도체 칩의 수평 폭과 상기 상부 반도체 칩의 수평 폭은 서로 상이한 것을 특징으로 하고,
    상기 상부 반도체 칩과 상기 방열 구조체는 직접적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 방열 구조체와 상기 제2 재배선 층은 도전성 비아로 연결되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 방열 구조체는, 상기 상부 반도체 칩의 상면을 전체적으로 덮는 형태 또는 상기 상부 반도체 칩의 상면을 부분적으로 덮는 패턴 형태를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 방열 구조체의 상면, 상기 연결 구조물의 상면 및 상기 제2 재배선 층의 하면은 실질적으로 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 재배선 층;
    상기 제1 재배선 층 상에 배치되는 하부 반도체 칩;
    상기 하부 반도체 칩 및 상기 제1 재배선 층 사이에 배치되고, 상기 하부 반도체 칩 및 상기 제1 재배선 층을 연결시키도록 구성된 제1 칩 연결 단자;
    상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩;
    상기 하부 반도체 칩 및 상기 상부 반도체 칩 사이에 배치되고, 상기 하부 반도체 칩 및 상부 반도체 칩을 연결시키도록 구성된 제2 칩 연결 단자;
    상기 상부 반도체 칩 상에 배치되는 방열 구조체;
    상기 방열 구조체 상에 배치되는 제2 재배선 층;
    상기 상부 반도체 칩 및 상기 방열 구조체의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 제1 몰딩 층;
    상기 제1 몰딩 층의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 제2 몰딩 층; 및
    상기 상부 반도체 칩 및 상기 하부 반도체 칩의 측면을 둘러싸도록 상기 제1 재배선 층 상에 배치되고, 상기 제2 몰딩 층을 수직 방향으로 통과하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 연결시키도록 구성된 하나 이상의 연결 구조물; 을 포함하고,
    상기 상부 반도체 칩의 수평 폭과 상기 하부 반도체 칩의 수평 폭은 서로 상이한 것을 특징으로 하고,
    상기 상부 반도체 칩과 상기 방열 구조체는 직접적으로 연결되는 것을 특징으로 하고,
    상기 방열 구조체의 상면, 상기 연결 구조물의 상면 및 상기 제2 재배선 층의 하면은 실질적으로 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 방열 구조체와 상기 제2 재배선 층은 도전성 비아로 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 방열 구조체는, 상기 상부 반도체 칩의 상면을 전체적으로 덮는 형태 또는 상기 상부 반도체 칩의 상면을 부분적으로 덮는 패턴 형태를 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제5 항에 있어서,
    상기 제1 칩 연결 단자는 도전성 비아인 것을 특징으로 하는 반도체 패키지.
  9. 제5 항에 있어서,
    상기 제1 칩 연결 단자는 도전성 범프인 것을 특징으로 하는 반도체 패키지.
  10. 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지(Package on Package, PoP) 타입의 반도체 패키지에 있어서,
    상기 하부 반도체 패키지 및 상기 상부 반도체 패키지 중 적어도 하나는,
    제1 재배선 층;
    상기 제1 재배선 층 상에 배치되는 하부 반도체 칩;
    상기 하부 반도체 칩 및 상기 제1 재배선 층 사이에 배치되고, 상기 하부 반도체 칩 및 제1 재배선 층을 연결시키도록 구성된 제1 칩 연결 단자;
    상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩;
    상기 하부 반도체 칩 및 상기 상부 반도체 칩 사이에 배치되고, 상기 하부 반도체 칩 및 상부 반도체 칩을 연결시키도록 구성된 제2 칩 연결 단자;
    상기 상부 반도체 칩 상에 배치되는 방열 구조체;
    상기 방열 구조체 상에 배치되는 제2 재배선 층;
    상기 하부 반도체 칩, 상기 상부 반도체 칩 및 상기 방열 구조체의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 제1 몰딩 층;
    상기 제1 몰딩 층의 측면을 덮도록 상기 제1 재배선 층 상에 배치되는 제2 몰딩 층; 및
    상기 상부 반도체 칩 및 상기 하부 반도체 칩의 측면을 둘러싸도록 상기 제1 재배선 층 상에 배치되고, 상기 몰딩 층을 수직 방향으로 통과하여 상기 제1 재배선 층 및 상기 제2 재배선 층을 연결시키도록 구성된 하나 이상의 연결 구조물;을 포함하고,
    상기 상부 반도체 칩의 수평 폭과 상기 하부 반도체 칩의 수평 폭은 서로 상이한 것을 특징으로 하고,
    상기 상부 반도체 칩과 상기 방열 구조체는 직접적으로 연결되는 것을 특징으로 하고,
    상기 상부 반도체 칩과 상기 방열 구조체는 도전성 비아를 통해 연결되는 것을 특징으로 하고,
    상기 방열 구조체의 상면, 상기 연결 구조물의 상면 및 상기 제2 재배선 층의 하면은 실질적으로 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지.
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