KR20220015299A - 액체 냉각 리드를 포함하는 패키징된 반도체 장치 및 이를 형성하는 방법 - Google Patents

액체 냉각 리드를 포함하는 패키징된 반도체 장치 및 이를 형성하는 방법 Download PDF

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KR20220015299A
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    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

액체 냉각 채널을 가지는 리드를 포함하는 반도체 장치 및 그 형성 방법이 개시된다. 일 실시예에서, 반도체 장치는 제1 집적 회로 다이, 상기 제1 집적 회로 다이에 커플링되는 리드 - 상기 리드는 상기 제1 집적 회로 다이의 반대편에 있는 리드의 표면에 복수의 채널을 포함함 -, 상기 제1 집적 회로 다이의 반대편에서 상기 리드에 커플링된 냉각 커버, 및 파이프 장착구를 통해 상기 냉각 커버에 커플링되는 열전달 유닛 - 상기 열전달 유닛은 상기 냉각 커버를 통해 상기 복수의 채널에 액체 냉매를 공급하도록 구성됨 - 을 포함한다.

Description

액체 냉각 리드를 포함하는 패키징된 반도체 장치 및 이를 형성하는 방법{PACKAGED SEMICONDUCTOR DEVICE INCLUDING LIQUID-COOLED LID AND METHODS OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2020년 7월 30일자 출원되었고 그 내용이 여기에 참조로 포함된 "반도체 장치 및 그 제조 방법"이라는 제하의 미국 가출원 제63/058,633호의 이익을 주장한다.
배경
반도체 산업은 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 지속적인 향상으로 인해 급속한 성장을 경험하고 있다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소 특징부 크기의 반복적인 감소로부터 얻어진 것으로, 주어진 면적에 더 많은 부품이 집적될 수 있게 한다. 전자 장치의 축소에 대한 요구가 증가함에 따라, 반도체 다이의 더 작고 창의적인 패키징 기술에 대한 요구가 대두되었다. 이러한 패키징 시스템의 예로는 패키지-온-패키지(PoP) 기술이 있다. PoP 장치에서, 상단 반도체 패키지가 하단 반도체 패키지 상단에 적층되어 높은 수준의 집적 및 부품 밀도를 제공한다. 일반적으로 PoP 기술은 인쇄 회로 기판(PCB)에 향상된 기능성 및 작은 점유 면적의 반도체 장치의 제조를 가능케 한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a 내지 도 23은 일부 실시예에 따라 패키지 부품을 형성하기 위한 공정 도중의 중간 단계의 여러 단면도를 예시한다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예는 액체 냉매에 의해 냉각되는 마이크로 채널을 갖는 리드(lid)를 포함하는 패키징된 반도체 장치를 제공한다. 리드는 유전체-유전체 본딩, 유리 프릿(glass frit) 본딩, 접착제(예, 열 계면 재료(TIM) 또는 기타 접착제) 등을 통해 패키징된 반도체 장치의 다양한 집적 회로 다이에 커플링될 수 있다. 리드는 실리콘, 유리, 금속, 중합체 등과 같은 재료로 형성될 수 있으며, 이는 종래의 반도체 처리 장치와 적합할 수 있다.
상기 리드에 포함된 마이크로 채널은 서로 평행한 복수의 마이크로 채널 또는 서로 평행한 제1 마이크로 채널들 및 서로 평행하고 제1 마이크로 채널들에 수직한 제2 마이크로 채널들을 포함할 수 있다. 마이크로 채널은 횡단면이 직사각형, 삼각형, U-형 등일 수 있다. 패키징된 반도체 장치의 집적 회로 다이는 봉지재에 의해 봉지되어 기판에 부착될 수 있다. 리드의 면적은 집적 회로 다이 중 하나의 면적; 기판의 면적; 봉지재와 집적 회로 다이의 결합된 면적 등과 동일할 수 있다. 마이크로 채널은 리드 또는 리드의 일부를 덮을 수 있다. 예를 들어, 마이크로 채널은 집적 회로 다이 중 하나의 면적과 동일한 리드 면적; 집적 회로 다이 중 하나의 면적보다 작은 면적; 집적 회로 다이와 봉지재의 개재 부분의 결합된 면적 등을 덮을 수 있다. 마이크로 채널은 집적 회로 다이 반대편의 리드의 표면 상에 배치될 수 있고, 액체 냉매는 집적 회로 다이 반대편의 리드의 표면에 커플링된 냉각 커버를 통해 마이크로 채널로 공급될 수 있다.
리드에 마이크로 채널을 형성하고 리드를 액체 냉매로 냉각시키면 리드의 냉각 능력이 향상된다. 직접 유전체-유전체 본딩을 통해 리드를 집적 회로 다이에 커플링하면 리드와 집적 회로 다이 사이의 열전도도가 향상되어 리드의 냉각 용량이 더욱 향상된다. 리드를 실리콘 등으로 형성하면 다이 소잉(die sawing), 습식 에칭 등과 같은 공정을 이용하여 마이크로 채널을 형성할 수 있으며, 이를 통해 리드를 저렴한 비용으로 형성할 수 있다.
도 1a 및 도 1b는 일부 실시예에 따라 웨이퍼(102)에 본딩된 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)의 단면도 및 상면도를 예시한다. 도 1a 및 도 1b는 각각 2개의 장치 영역(100A-100B) 및 4개의 장치 영역(100A-100D)을 포함하는 웨이퍼(102)를 도시하며, 웨이퍼는 후속 단계에서 복수의 반도체 장치(100)를 형성하기 위해 개별화될 수 있다. 그러나, 웨이퍼(102)는 임의의 수의 장치 영역을 포함할 수 있다.
웨이퍼(102)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판 또는 반도체-온-절연체(SOI) 기판의 활성층을 포함할 수 있다. 웨이퍼(102)는 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합과 같은 다른 반도체 재료를 포함한다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 웨이퍼(102)는 인터포저(interposer) 웨이퍼일 수 있으며, 각각의 장치 영역(100A-100B)이 후속으로 개별화되어 인터포저를 형성한다. 웨이퍼(102)가 인터포저 웨이퍼인 실시예에서, 웨이퍼(102)는 능동 소자가 없을 수 있고, 제1 집적 회로 다이(118)와 제2 집적 회로 다이(120) 사이의 상호 접속을 제공할 수 있다. 인터포저 웨이퍼는 선택적인 수동 소자를 포함할 수 있다. 웨이퍼(102)는 전면(예, 도 1a에서 상향 표면) 및 후면(예, 도 1a에서 하향 표면)을 포함한다.
장치는 웨이퍼(102)의 전면(예, 활성 표면) 상에 형성될 수 있다. 장치는 선택적 능동 소자(예, 트랜지스터, 다이오드 등), 커패시터, 저항 등을 포함할 수 있다. 일부 실시예에서, 후면(예, 비활성 표면)에는 장치가 없을 수 있다. 층간 유전체(ILD)가 웨이퍼(102)의 전면 위에 형성될 수 있다. ILD는 장치를 둘러싸고 덮을 수 있다. ILD는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG), 비도핑 실리케이트 유리(USG) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
상호 접속 구조체(106)가 웨이퍼(102)의 전면 위에 형성될 수 있다. 상호 접속 구조체(106)는 웨이퍼(102)의 전면에서 장치들을 상호 연결할 수 있고, 각각의 장치 영역(100A-100D)에서 웨이퍼(102)에 본딩된 제1 집적 회로 다이(118)와 제2 집적 회로 다이(120) 사이에 상호 접속부를 제공할 수 있다. 상호 접속 구조체(106)는 하나 이상의 적층된 제1 유전체 층(108)에 형성된 하나 이상의 층의 제1 도전부(110)를 포함할 수 있다. 적층된 제1 유전체 층(108) 각각은 로우-k, d엑스트라 로우-k(ELK) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 제1 유전체 층(108)은 화학적 기상 증착(CVD), 원자층 증착(ALD), 물리적 기상 증착(PVD), 플라즈마 강화 화학적 기상 증착(PECVD) 등과 같은 적절한 공정을 이용하여 증착될 수 있다.
제1 도전부(110)는 도전 라인과 도전 라인의 층을 상호 연결하는 도전 비아를 포함할 수 있다. 도전 비아는 도전 라인의 층 사이에 수직 연결을 제공하기 위해 제1 유전체 층(108) 각각을 통해 연장될 수 있다. 제1 도전부(110)는 다마신 공정, 이중 다마신 공정 등과 같은 임의의 허용 가능한 공정을 통해 형성될 수 있다.
일부 실시예에서, 제1 도전부(110)는 제1 도전부(110)의 원하는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 및 에칭 기술의 조합을 이용하여 각각의 제1 유전체 층(108)이 패턴화되는 다마신 공정을 이용하여 형성될 수 있다. 선택적인 확산 장벽 및/또는 선택적인 접착층이 증착된 다음 트렌치가 도전 재료로 채워질 수 있다. 장벽층에 적절한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈, 탄탈 질화물, 티타늄 산화물, 이들의 조합 등을 포함하고, 도전 재료에 적절한 재료는 구리, 은, 금, 텅스텐, 알루미늄, 루테늄, 코발트, 몰리브덴, 이들의 조합 등을 포함한다. 일부 실시예에서, 제1 도전부는 도전 재료에 고온 재료가 사용될 수 있도록 하는 전공정(FEOL 공정)에 의해 증착될 수 있다. 일 실시예에서, 제1 도전부(110)는 구리 또는 구리 합금의 시드층을 증착하고 전기 도금에 의해 트렌치를 채움으로써 형성될 수 있다. 화학적 기계적 평탄화(CMP) 공정 등을 이용하여 각각의 제1 유전체 층(108)의 표면으로부터 과잉의 도전 재료를 제거하고 후속 처리를 위해 제1 유전체 층(108) 및 제1 도전부(110)의 표면을 평탄화할 수 있다.
도 1a에서 상호 접속 구조체(106)는 웨이퍼(102)의 표면을 가로질러 연장되는 것으로 예시되어 있지만, 일부 실시예에서, 개별 상호 접속 구조체(106)는 장치 영역(100A-100D) 각각에 형성될 수 있고, 개별 상호 접속 구조체(106)는 서로 분리될 수 있다. 예를 들어, 도 1a의 제1 유전체 층(108)에서 점선으로 예시된 바와 같이, 상호 접속 구조체(106)는 각각의 장치 영역(100A-100B)에서 개별 상호 접속 구조체(106)로 분리될 수 있다. 상호 접속 구조체(106)는 등방성 에칭 공정(예, 습식 에칭 공정), 이방성 에칭 공정(예, 건식 에칭 공정), 다중 공정 또는 이들의 조합 등과 같은 적절한 에칭 공정을 이용하여 분리될 수 있다.
도전 비아(104)가 웨이퍼(102) 내로 연장되도록 형성될 수 있다. 도전 비아(104)는 상호 접속 구조체(106)의 제1 도전부(110)에 전기적으로 커플링될 수 있다. 예로서, 도전 비아(104)는 예를 들어, 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해 웨이퍼(102)에 리세스를 형성하는 것에 의해 형성될 수 있다. 예컨대 산화 기술을 이용하여 얇은 유전체 재료가 리세스에 형성될 수 있다. CVD, ALD, PVD, 열산화, 이들의 조합 등에 의해 장벽층이 개구에 동형으로(conformally) 증착될 수 있다. 장벽층은 티타늄 질화물, 티타늄 산질화물, 탄탈 질화물, 탄탈 산질화물, 텅스텐 질화물, 이들의 조합 등과 같은 산화물, 질화물, 또는 산질화물로 형성될 수 있다. 장벽층 위에 그리고 개구에 도전 재료가 증착될 수 있다. 도전 재료는 전기 화학 도금 공정, CVD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 도전 재료의 예로는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등이 있다. 과잉의 도전 재료 및 장벽층은 예를 들어 CMP 등에 의해 웨이퍼(102)의 표면으로부터 제거된다. 장벽층 및 도전 재료의 나머지 부분은 도전 비아(104)를 형성한다.
예시된 실시예에서, 도전 비아(104)는 웨이퍼(102)의 후면에서 아직 노출되어 있지 않다. 오히려, 도전 비아(104)는 웨이퍼(102)에 매립된다. 아래에서 더 상세히 논의되는 바와 같이, 도전 비아(104)는 후속 처리에서 웨이퍼(102)의 후면에서 노출될 것이다. 노출 후, 도전 비아(104)는 실리콘 관통 비아 또는 기판 관통 비아(TSV)로 지칭될 수 있다.
또한 도 1a에서, 본드 패드(112)가 상호 접속 구조체(106)에 대한 외부 연결을 위해 형성된다. 본드 패드(112)는 제1 유전체 층(108)의 최상층의 주 표면 상에 이를 따라 연장되는 범프 부분을 포함한다. 본드 패드(112)는 제1 유전체 층(108)의 최상층을 통해 연장되는 비아 부분을 더 포함한다. 비아 부분은 제1 도전부(110)에 물리적으로 접촉하고 전기적으로 커플링될 수 있다. 그 결과, 본드 패드(112)는 웨이퍼(102)에 형성된 소자와 도전 비아(104)에 전기적으로 커플링될 수 있다. 본드 패드(112)는 제1 도전부(110)와 동일한 재료 및 동일한 공정으로 형성될 수 있다.
본드 패드(112) 위에 도전 커넥터(114)가 형성된다. 도전 커넥터(114)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필러(pillar), C4(cntrolled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG) 형성 범프 등일 수 있다. 도전 커넥터(114)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등등 또는 이들의 조합과 같은 도전 재료를 포함할 수 있다. 일부 실시예에서, 도전 커넥터(114)는 증발, 전기 도금, 인쇄, 땜납 전사, 볼 배치 등을 통해 초기에 땜납층을 형성함으로써 형성된다. 땜납층이 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 일부 실시예에서, 도전 커넥터(114)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수 있는 금속 필러(예, 구리 필러)를 포함한다. 금속 필러는 땜납이 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층은 금속 필러의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다.
제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)는 웨이퍼(102)에 커플링된다. 도 1b에 예시된 바와 같이, 제1 집적 회로 다이(118) 중 하나와 제2 집적 회로 다이(120) 중 4개가 각각의 장치 영역(100A-100D)에 커플링될 수 있다. 그러나, 임의의 수의 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)가 각각의 장치 영역(100A-100D)에 형성될 수 있다. 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)는 동일한 높이를 갖는 것으로 예시되었지만, 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)는 각각 다양한 높이를 가질 수 있다.
제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)는 각각 그 전면(예, 활성 표면)에 형성된 본드 패드(116)를 포함할 수 있다. 본드 패드(116)는 본드 패드(112)와 동일하거나 유사할 수 있다. 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)는 본드 패드(116), 커넥터(114) 및 본드 패드(112)를 통해 웨이퍼(102)에 기계적 및 전기적으로 본딩될 수 있다. 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)는 웨이퍼(102) 위에 배치될 수 있고, 리플로우 공정이 수행되어 도전 커넥터(114)를 재유동시켜 본드 패드(112)를 도전 커넥터(114)를 통해 본드 패드(116)에 접합할 수 있다.
제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)는 각각 로직 다이(예, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템-온-칩(SoC), 애플리케이션 프로세서(AP), 마이크로컨트롤러 등), 메모리 다이(예, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 고 대역폭 메모리(HBM) 다이 등), 전력 관리 다이(예, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(MEMS) 다이, 신호 처리 다이(예, 디지털 신호 처리(DSP) 다이 등), 프론트-엔드 다이(예, 아날로그 프론트-엔드(AFE) 다이) 등등, 또는 이들의 조합일 수 있다. 일부 실시예에서, 제1 집적 회로 다이(118)는 SoC일 수 있고, 제2 집적 회로 다이(120)는 HBM 다이일 수 있다.
도 2에서, 언더필(122)이 본드 패드(112), 본드 패드(116) 및 도전 커넥터(114)를 둘러싸도록 제1 집적 회로 다이(118)와 제2 집적 회로 다이(120)와 상호 접속 구조체(106) 사이에 형성된다. 언더필(122)은 응력을 감소시켜, 도전 커넥터(114)의 재유동으로 인한 접합부를 보호할 수 있다. 언더필(122)은 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)가 부착된 후 모세관 유동 공정에 의해 형성될 수 있거나, 또는 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)가 부착되기 전에 적절한 증착 방법에 의해 형성될 수 있다.
도 3에서, 봉지재(124)가 다양한 부품 상부와 주위에 형성된다. 형성 후, 봉지재(124)는 제1 집적 회로 다이(118), 제2 집적 회로 다이(120) 및 언더필(122)을 봉지한다. 개별 상호 접속 구조체(106)가 각각의 장치 영역(100A-100B)에 포함되는 실시예에서, 봉지재는 추가로 상호 접속 구조체(106)를 봉지한다. 봉지재(124)는 성형 화합물, 에폭시 등일 수 있다. 봉지재(124)는 압축 성형, 전사 성형 등에 의해 제공될 수 있고, 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120)가 매립되거나 덮일 수 있도록 웨이퍼(102) 위에 형성된다. 봉지재(124)는 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120) 사이의 갭 영역에 추가로 형성될 수 있다. 봉지재(124)는 액체 또는 반 액체 형태로 제공된 다음 후속으로 경화될 수 있다.
도 4에서, 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)를 노출시키기 위해 봉지재(124)에 대해 평탄화 공정이 수행된다. 평탄화 공정은 또한 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)가 노출될 때까지 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120)의 재료를 제거할 수 있다. 제1 집적 회로 다이(118), 제2 집적 회로 다이(120) 및 봉지재(124)의 상부 표면은 평탄화 공정 후에 공정 변동 내에서 실질적으로 동일 평면(예, 평탄)일 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시예에서, 예를 들어, 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120)가 이미 노출된 경우라면 평탄화가 생략될 수 있다.
도 5에서, 캐리어 기판(130)이 이형층(132)을 통해 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 접합된다. 캐리어 기판(130)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(130)은 캐리어 기판(130) 상에 복수의 패키지가 동시에 형성될 수 있는 웨이퍼일 수 있다.
이형층(132)은 중합체-기반 재료로 형성될 수 있으며, 이는 후속 단계에서 형성될 상부의 구조체로부터 캐리어 기판(130)과 함께 제거될 수 있다. 일부 실시예에서, 이형층(132)은 가열시 접착 특성을 잃는 에폭시-기반 열-방출 재료, 예컨대 광열변환(LTHC) 이형 코팅이다. 다른 실시예에서, 이형층(132)은 자외선(UV) 접착제일 수 있으며, 이는 자외선에 노출될 때 접착 특성을 잃는다. 이형층(132)은 액체로 분배되어 경화될 수 있거나, 캐리어 기판(130) 상에 적층된 라미네이트 필름일 수 있거나, 유사한 것일 수 있다. 이형층(132)의 상부 표면은 평탄화될 수 있고, 높은 평탄도를 가질 수 있다. 또한 도 5에서, 캐리어 기판(130)이 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 본딩된 후, 장치는 웨이퍼(102)의 후면이 위로 향하도록 뒤집힐 수 있다.
도 6에서, 웨이퍼(102)는 박형화된다. 박형화는 CMP 공정, 연삭 공정, 에치백 공정, 이들의 조합 등에 의해 이루어질 수 있다. 박형화는 웨이퍼(102)의 후면 표면에 대해 수행된다. 박형화는 도전 비아(104)를 노출시킨다. 박형화 후, 도전 비아(104)의 표면과 웨이퍼(102)의 후면 표면은 공정 변동 내에서 동일 평면(예, 수평)이다. 노출된 도전 비아(104)는 기판 관통 기판 비아 또는 실리콘 관통 비아(TSV)로 지칭될 수 있다. 웨이퍼(102)가 박형화된 후, 도전 비아(104)는 웨이퍼(102)의 기판을 통해 전기적 연결을 제공할 수 있다.
도 7에서, 다이 커넥터(134)가 웨이퍼(102)의 후면에 형성된다. 다이 커넥터는 도전 비아(104)와 물리적으로 접촉하고 전기적으로 커플링될 수 있다. 다이 커넥터(134)는 외부 연결이 이루어지는 도전 필러(pillar), 패드 등일 수 있다. 다이 커넥터(134)는 구리, 알루미늄 등과 같은 금속으로 형성될 수 있고, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(134)는 웨이퍼(102) 및 상호 접속 구조체(106)에 형성된 소자에 전기적으로 연결된다.
도 8에서, 예를 들어, 장치 영역(100A-100B) 사이의 스크라이브 라인 영역을 따른 절단에 의해 개별화 공정이 수행된다(도 7 참조). 절단은 개별 반도체 장치(100)를 서로 개별화한다. 이로부터 얻어지는 개별화된 반도체 장치(100)는 장치 영역(100A-100B) 중 임의의 것으로부터 얻어질 수 있다. 개별화 공정은 기판(103)을 형성하기 위해 웨이퍼(102)를 개별화한다. 개별화 공정은 또한 봉지재(124) 및 상호 접속 구조체(106)를 통해 절단을 행할 수 있다.
또한 도 8에서, 캐리어 기판 분리가 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)로부터 캐리어 기판(130)을 분리(또는 "디본딩(debonding)")하기 위해 수행된다. 일부 실시예에서, 디본딩은 레이저 광 또는 UV 광과 같은 광을 이형층(132) 상에 투사하는 것을 포함하며, 이에 따라 이형층(132)이 광으로부터의 열에 의해 분해되어 캐리어 기판(130)이 제거될 수 있다. 캐리어 기판 분리는 개별화 공정이 수행되기 이전 또는 이후에 수행될 수 있다.
도 9a에서, 반도체 장치(100)에 리드(140)가 부착된다. 도 9a에 예시된 바와 같이, 리드(140)는 봉지재(124) 및 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)의 후면에 부착될 수 있다. 일부 실시예에서, 리드(140)는 실리콘, 유리, 금속, 중합체 등과 같은 재료를 포함할 수 있다. 리드(140)는 약 10 ㎛ 내지 약 10,000 ㎛ 범위의 두께를 가질 수 있다. 반도체 장치(100)는 용융 접합 등에 의해 리드(140)에 본딩될 수 있다. 일부 실시예에서, 반도체 장치(100)는 임의의 접착 재료(예, 다이 부착 필름)를 사용하지 않고 유전체-유전체 본딩을 통해 리드(140)에 본딩될 수 있다. 본딩은 사전 본딩 및 어닐링을 포함할 수 있다. 사전 본딩 중에, 반도체 장치(100)를 리드(140)에 대해 가압하기 위해 작은 가압력이 인가된다. 사전 본딩은 실온과 같은 저온(예, 약 15 ℃ 내지 약 30 ℃ 범위의 온도)에서 수행된다. 일부 실시예에서, 천연 산화물과 같은 산화물이 리드(140)의 후면에 형성되고 본딩을 위해 사용된다. 이어서, 반도체 장치(100) 및 리드(140)가 약 100 ℃ 내지 약 400 ℃ 범위의 온도와 같은 고온에서 어닐링되는 후속 어닐링 단계에서 접합 강도가 향상된다. 어닐링 후, 융합 접합과 같은 접합이 형성되어 반도체 장치(100)를 리드(140)에 접합한다. 예를 들어, 본딩은 반도체 장치(100)와 리드(140) 사이의 공유 결합일 수 있다. 용융 접합을 통해 리드(140)를 직접 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 접합하면, 리드와 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120) 사이의 열 저항이 감소될 수 있으며, 이는 리드(140)의 냉각 용량을 향상시킬 수 있다.
일부 실시예에서, 리드(140)는 접착제를 통해 반도체 장치에 커플링될 수 있다. 리드(140)는 유전체-유전체 본딩과 조합하여 또는 유전체-유전체 본딩 대신 접착제를 통해 반도체 장치(100)에 커플링될 수 있다. 접착제는 열 계면 재료(TIM) 또는 기타 접착제일 수 있다. TIM은 열전도성이 좋은 접착제 재료일 수 있다. 접착제는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(DAF) 등일 수 있다. 접착제는 봉지재(124), 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120) 중 임의의 것과 리드(140) 사이에 부착될 수 있다.
일부 실시예에서, 리드(140)는 유리 프릿 본딩을 통해 반도체 장치(100)에 커플링될 수 있다. 리드(140)는 유전체-유전체 본딩과 조합하여 또는 유전체-유전체 본딩 대신에 유리 프릿 본딩을 통해 반도체 장치(100)에 커플링될 수 있다. 유리 프릿 본딩은 리드(140)와 반도체 장치(100) 사이에 유리 페이스트, 유리 땜납 등과 같은 유리 재료를 부착하고, 해당 유리 재료를 가열하여 유리 재료를 재유동시키는 것을 포함할 수 있다. 유리 재료는 봉지재(124), 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120) 중 임의의 것과 리드(140) 사이에 부착될 수 있다.
도 9a 및 도 9b에 예시된 바와 같이, 리드(140)는 반도체 장치(100)가 접착되는 면과 반대되는 리드(140)의 표면에 형성된 채널(142)을 포함할 수 있다. 도 9b-9l은 일부 실시예에 따른 다양한 채널(142-142F)을 포함하는 리드(140)의 다양한 도면을 보여준다. 제1 집적 회로 다이(118), 제2 집적 회로 다이(120) 및 반도체 장치(100)의 위치는 도 9b, 도 9i, 도 9k 및 도 9l에 제공된 리드(140)의 평면도에서 점선으로 예시된다. 도 9b에서, 각각의 채널(142)은 서로 평행하다. 도 9b에 예시된 실시예에서, 채널(142)에 의해 커버되는 면적은 반도체 장치(100) 각각의 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 의해 커버되는 면적과 동일할 수 있다. 이로써, 채널(142)의 외주는 각각의 반도체 다이(100)에서 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)를 포함하는 외주와 정렬될 수 있다. 채널(142)의 최외측 측벽은 각각의 제1 집적 회로 다이(118)와 제2 집적 회로 다이(120) 각각의 2개의 측벽과 정렬될 수 있다.
도 9c, 도 9d, 도 9f 및 도 9g는 도 9a의 영역(144)의 상세한 단면도를 보여준다. 도 9e 및 도 9h는 리드(140)의 절단 부분의 사시도를 예시한다. 도 9c 내지 도 9h는 일부 실시예에 따른 채널(142)의 다양한 프로파일을 예시한다. 도 9c에서, 채널(142A)은 실질적으로 수직인 측벽 및 둥근 엣지를 갖는 실질적으로 직사각형인 단면을 가진다. 채널(142A)은 U-형일 수 있다. 도 9d 및 도 9e에서, 채널(142B)은 실질적으로 수직인 측벽을 가지며 실질적으로 직사각형이다. 채널(142A) 및 채널(142B)은 기계식 다이 절단 등과 같은 기계적 공정에 의해 형성될 수 있다. 채널(142A) 및 채널(142B)의 형상은 기계적 다이 절단의 파라미터를 제어하고 기계식 다이 절단을 위한 적절한 블레이드를 선택함으로써 조절될 수 있다. 도 9f에서, 채널(142C)은 단면이 U-형이고, 반도체 장치(100)가 커플링되는 리드(140)의 표면을 향하는 방향으로 폭이 테이퍼질 수 있다. 채널(142C)은 레이저 절단 등에 의해 형성될 수 있다. 채널(142D)은 단면이 삼각형 형상일 수 있고, 반도체 장치(100)가 커플링되는 리드(140)의 표면을 향하는 방향으로 폭이 테이퍼질 수 있다. 채널(142D)은 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 일부 실시예에서, 에칭 기술은 습식 에칭 등과 같은 등방성 에칭을 포함할 수 있다. 일부 실시예에서, 채널(142D)을 형성하기 위해 사용되는 에칭액은 수산화 칼륨(KOH)을 포함할 수 있다. 채널(142)은 약 1 ㎛ 내지 약 2,000 ㎛의 폭(W), 약 1 ㎛ 내지 약 10,000 ㎛의 깊이(D) 및 약 1.1 ㎛ 내지 약 10,000 ㎛의 피치(P)를 가질 수 있다.
도 9i 및 도 9j는 리드(140)의 저면도 및 리드(140)의 절개 부분의 사시도를 예시한다. 도 9i 및 도 9j에서, 리드(140)에 형성된 채널(142E)은 각각 서로 평행한 제1 채널 (142E.i)과 각각 서로 평행하고 제1 채널(142E.i)에 수직인 제2 채널(142E.ii)을 포함한다. 채널(142E)은 채널(142-142D)을 형성하기 위해 사용되는 임의의 방법에 의해 형성될 수 있으며, 도 9c-9h와 관련하여 전술한 프로파일 중 임의의 프로파일을 포함할 수 있다.
도 9k 및 도 9l에서, 채널(142F, 142G)은 전술한 실시예와 달리 리드(140)의 다른 영역에 형성된다. 도 9k에서, 채널(142F)은 제1 집적 회로 다이(118) 중 하나에 의해 커버되는 영역과 동일한 리드(140)의 영역을 커버할 수 있다. 채널(142F)의 외부 측벽은 제1 집적 회로 다이(118)의 측벽과 정렬될 수 있다. 채널(142F)의 외주는 제1 집적 회로 다이(118)의 외주와 정렬될 수 있고, 채널(142)에 의해 커버되는 영역은 제1 집적 회로 다이(118)의 영역과 동일할 수 있다. 일부 실시예에서, 리드140)에 형성된 채널(142)은 제1 집적 회로 다이(118) 또는 제2 집적 회로 다이(120) 중 임의의 것과 정렬될 수 있다.
도 9l에서, 채널(142G)은 제1 집적 회로 다이(118)의 일부 위의 리드(140)의 직사각형 영역을 덮을 수 있다. 일부 실시예에서, 채널(142G)은 제1 집적 회로 다이(118)의 핫 스폿 영역 위에 형성될 수 있다. 일부 실시예에서, 채널(142G)의 일부 측벽은 제1 집적 회로 다이(118)의 측벽과 정렬될 수 있고, 채널(142G)의 다른 측벽은 제1 집적 회로 다이(118)의 외주 내에 있을 수 있다. 채널(142G)은 제1 집적 회로 다이(118) 또는 제2 집적 회로 다이(120) 중 임의의 것의 일부 위에 형성될 수 있다.
도 9a-9l과 관련하여 예시되고 설명된 임의의 실시예에 따른 채널(142)은 반도체 장치(100)에 냉각을 제공하기 위해 사용될 수 있다. 아래에서 논의되는 바와 같이, 냉각 커버(예, 도 13a 및 도 13b와 관룐하여 후술되는 냉각 커버(168))가 리드(140)에 후속으로 부착될 수 있고, 액체 냉매와 같은 냉매를 채널(142)에 제공할 수 있다. 채널(142)의 제공은 리드(140)의 냉각 능력을 향상시키고, 이는 구리 등의 재료 대신에 실리콘 등의 재료를 리드(140)에 사용하여 비용을 절감할 수 있게 한다. 일부 실시예에서, 채널(142)을 포함하는 리드(140)는 약 4 W/mm2보다 큰 냉각 능력을 가질 수 있고, 약 22 mm2·K/W 미만의 단열성을 가질 수 있다. 리드(140)의 재료는 반도체 공정 장치와 호환될 수 있으며, 반도체 장치 제조 공정에 쉽게 통합될 수 있다.
도 10에서, 도전 커넥터(146)가 다이 커넥터(134) 상에 형성된다. 도전 커넥터(146)는 볼 그리드 어레이(BGA) 커넥터, 땜납 볼, 금속 필러, C4 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG) 형성 범프 등일 수 있다. 도전 커넥터(146)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등등 또는 이들의 조합과 같은 도전 재료를 포함할 수 있다. 일부 실시예에서, 도전 커넥터(146)는 증발, 전기 도금, 인쇄, 땜납 전사, 볼 배치 등을 통해 초기에 땜납층을 형성함으로써 형성된다. 땜납층이 기판에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전 커넥터(146)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수 있는 금속 필러(예, 구리 필러)를 포함한다. 도전 커넥터가 금속 필러를 포함하는 실시예에서, 금속 필러는 땜납이 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층이 금속 필러의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다.
도 11에서, 예를 들어, 반도체 장치(100) 사이의 스크라이브 라인 영역을 따라 절단함으로써 리드(140)에 대해 개별화 공정이 수행된다. 절단은 리드(140)에서 개별 반도체 장치(100)가 서로 본딩되는 리드(140)의 부분을 개별화한다.
도 12에서, 기판(150)이 각각의 반도체 장치(100) 및 리드(140)의 각 부분에 커플링된다. 기판(150)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 형성될 수 있다. 일부 실시예에서, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료가 또한 사용될 수 있다. 또한, 기판(150)은 실리콘-온-절연체(SOI) 기판일 수 있다. 일반적으로 SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 절연체상의 실리콘 게르마늄-온-절연체(SGOI) 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 일부 실시예에서, 기판(150)은 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 할 수 있다. 일부 실시예에서, 코어 재료는 FR4와 같은 유리 섬유 수지일 수 있다. 일부 실시예에서, 코어 재료는 비스말레이미드-트리아진(BT) 수지, 다른 인쇄 회로 기판(PCB) 재료 또는 다른 필름을 포함할 수 있다. 아지노모터 빌드-업 필름(ABF) 또는 다른 라미네이트와 같은 빌드-업 필름이 기판(150)에 사용될 수 있다.
기판(150)은 능동 및 수동 소자(별도로 예시되지 않음)를 포함할 수 있다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 다양한 소자가 포함될 수 있다. 소자는 임의의 적절한 방법을 이용하여 형성될 수 있다. 기판(150)은 또한 배선층(미도시) 및 도전 비아(156)를 포함할 수 있다. 배선층은 능동 및 수동 소자 위에 형성될 수 있고, 다양한 소자를 연결하여 기능 회로를 형성하도록 설계된다. 배선층은 유전체 재료(예, 로우-k 유전체 재료) 및 도전 재료(예, 구리)가 교대층으로 형성되고 도전 재료층이 비아에 의해 상호 연결되도록 형성될 수 있다. 배선층은 임의의 적절한 공정(증착, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판(150)에는 능동 및 수동 소자가 실질적으로 제공되는 않는다.
기판(150)은 기판(150)의 제1 측면에 형성된 본드 패드(152) 및 기판(150)의 제1 측면과 반대되는 기판(150)의 제2 측면의 본드 패드(154)를 포함할 수 있다. 본드 패드(152)는 도전 커넥터(246)에 커플링될 수 있다. 일부 실시예에서, 본드 패드(152) 및 본드 패드(154)는 기판(150)의 제1 및 제2 측면 상의 유전체 층(별도로 도시되지 않음)에 리세스(별도 도시되지 않음)를 형성함으로써 형성될 수 있다. 본드 패드(152) 및 본드 패드(154)가 유전체 층에 매립될 수 있도록 리세스가 형성된다. 일부 실시예에서, 리세스가 생략되고 본드 패드(152) 및 본드 패드(154)가 유전체 층 상에 형성될 수 있다. 일부 실시예에서, 본드 패드(152) 및 본드 패드(154)는 구리, 티타늄, 니켈, 금, 팔라듐 등등 또는 이들의 조합으로 형성된 얇은 시드층(별도로 도시되지 않음)을 포함한다. 본드 패드(152) 및 본드 패드(154)의 도전 재료는 얇은 시드층 위에 부착될 수 있다. 도전 재료는 전기 화학 도금 공정, 무전해 도금 공정, CVD, 원자층 증착(ALD), PVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 일 실시예에서, 본드 패드(152) 및 본드 패드(154)의 도전 재료는 구리, 텅스텐, 알루미늄, 은, 금 등등 또는 이들의 조합을 포함한다.
일부 실시예에서, 본드 패드(152) 및 본드 패드(154)는 티타늄 층, 구리층 및 니켈층과 같은 3개의 도전 재료층을 포함하는 UBM이다. 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열 또는 구리/니켈/금의 배열과 같은 재료와 층의 다른 배열이 본드 패드(152) 및 본드 패드(154)의 형성에 적용될 수 있다. 본드 패드(152) 및 본드 패드(154)에 사용될 수 있는 임의의 적절한 재료 또는 재료층은 전적으로 본 출원의 범위 내에 포함되도록 의도된다. 일부 실시예에서, 도전 비아(156)는 기판(150)을 통해 연장되고, 본드 패드(152) 중 적어도 하나를 본드 패드(154) 중 적어도 하나에 커플링시킨다.
기판(150)은 본드 패드(152), 도전 커넥터(146) 및 다이 커넥터(134)를 통해 반도체 장치(100)에 기계적 및 전기적으로 접합될 수 있다. 기판(150)은 반도체 장치(100) 위에 배치될 수 있고, 도전 커넥터(146)를 재유동시키고 도전 커넥터(146)를 통해 다이 커넥터(134)에 본드 패드(152)를 본딩하기 위해 리플로우 공정이 수행될 수 있다.
이후, 언더필(158)이 반도체 장치(100)와 기판(150) 사이에 형성되어 본드 패드(152), 다이 커넥터(134) 및 도전 커넥터(146)를 둘러쌀 수 있다. 언더필(158)은 응력을 줄이고 도전 커넥터(146)의 재유동으로부터 얻어진 접합부를 보호할 수 있다. 언더필(158)은 기판(150)이 반도체 장치(100)에 부착된 후 모세관 유동 공정에 의해 형성될 수 있거나, 기판(150)이 부착되기 전에 적절한 부착 방법에 의해 형성될 수 있다.
또한 도 12에서, 링 구조체(166)가 리드(140) 및 기판(150)에 부착될 수 있다. 링 구조체(166)는 먼저 리드(140) 또는 기판(150) 중 하나에 부착된 다음 리드(140) 또는 기판(150) 중 다른 하나에 부착될 수 있다. 링 구조체(166)는 반도체 장치(100)를 보호하고, 기판(150)에 안정성을 부가하고 및/또는 반도체 장치(100) 및 기판(150)으로부터 열을 방출하기 위해 부착될 수 있다. 링 구조체(166)는 강, 스테인리스 강, 구리, 알루미늄, 이들의 조합 등과 같이 높은 열전 도성을 갖는 재료로 형성될 수 있다. 일부 실시예에서, 링 구조체(166)는 금과 같은 다른 금속으로 코팅된 금속일 수 있다.
링 구조체(166)를 리드(140)에 부착하기 위해 접착제(164)가 사용될 수 있고, 링 구조체(166)를 기판(150)에 부착하기 위해 접착제(162)가 사용될 수 있다. 접착제(164)와 접착제(162)는 열 계면 재료(TIM) 또는 다른 접착제일 수 있다. TIM은 열전도율이 좋은 접착제 재료일 수 있다. 접착제는 임의의 적절한 접착제, 에폭시, 다이 부착 필름(DAF) 등일 수 있다. 일부 실시예에서, 접착제(164)는 TIM 일 수 있고, 접착제(162)는 상대적으로 낮은 열전도율을 갖는 접착제일 수 있다. 링 구조체(166)는 반도체 장치(100)를 둘러쌀 수 있다. 도 12에 예시된 바와 같이, 리드(140), 접착제(164), 링 구조체(166), 접착제(162) 및 기판(150)의 측면은 서로 정렬될 수 있다.
도 13a 및 도 13b에서, 냉각 커버(168)가 리드(140)에 부착된다. 도 13a에 예시된 실시예와 같은 일부 실시예에서 냉각 커버(168)는 접착제(164) 및 접착제(162)와 동일하거나 유사한 접착제를 사용하여 리드(140)에 부착될 수 있다. 도 13b에 예시된 실시예와 같은 추가의 실시예에서, 냉각 커버(168)는 나사형 패스너(170)를 사용하여 리드(140)에 부착될 수 있다. 냉각 커버(168)가 나사형 패스너(170)를 사용하여 리드(140)에 부착되는 실시예에서, 제1 스페이서(172)가 기판(150)과 리드(140) 사이에 배치될 수 있고, 제2 스페이서(174)가 리드(140)와 나사형 패스너(170) 사이에 배치될 수 있다. 제1 스페이서(172) 및 제2 스페이서(174)는 냉각 커버(168), 리드(140) 및 기판(150)의 적절한 정렬 및 간격을 제공하기 위해 사용될 수 있다. 나사형 패스너(170)는 냉각 커버(168), 리드(140) 및 기판(150)를 통해 형성된 구멍을 통과할 수 있다. 일부 실시예에서, O-링 또는 다른 개스킷이 나사형 패스너(170), 제1 스페이서(172) 및 제2 스페이서(174)와 냉각 커버(168), 리드(140) 및 기판(150) 중 임의의 것 사이에 개재되어 기판(103), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)를 포함하는 공간을 밀봉할 수 있다.
냉각 커버(168)는 리드(140)의 채널(142)에 액체 냉매와 같은 냉매를 제공하도록 구성될 수 있다. 따라서, 냉각 커버는 리드(140)의 채널(142)과 유체 연통될 수 있다. 일부 실시예에서, 냉매는 물, 유전체 냉매, 프로필렌 글리콜-계 냉매, 상변화 재료, 다른 통상적인 냉매 등을 포함할 수 있다. 채널(142)이 서로 평행한 실시예에서, 냉매는 도 13a 및 도 13b에서 화살표로 표시된 바와 같이 채널(142)의 종축에 수직인 방향으로 채널(142)을 통해 흐를 수 있다. 일부 실시예에서, 냉매는 채널(142)의 종축에 평행한 방향으로 채널(142)을 통해 흐를 수 있다. 냉각 커버(168)는 기판(150)의 폭과 동일한 폭을 가질 수 있고, 도 21에 도시된 바와 같이, 냉각 커버(168), 리드(140), 접착제(164), 링 구조체(166), 접착제(162) 및 기판(150)의 측면은 서로 정렬될 수 있다.
냉매는 냉각기, 펌프 또는 이들의 조합 등을 포함할 수 있는 열전달 유닛(180)에 의해 냉각 커버(168)에 제공될 수 있다. 열전달 유닛(180)은 파이프 장착구(182)에 의해 냉각 커버(168)에 연결될 수 있으며, 파이프 장착구(182)는 접착제 또는 다른 접착제, 나사형 장착구, 퀵 커넥션 등을 통해 냉각 커버(168)에 연결될 수 있다. 하나 이상의 냉각 커버(168)에는 하나의 열전달 유닛(180)이 부착될 수 있다. 열전달 유닛(180)은 분당 약 0.01 내지 1,000 리터 범위의 유량으로 냉각 커버(168)에 냉매를 공급할 수 있다. 일부 실시예에서, 열전달 유닛(180)은 냉각수를 냉각 커버(168)로 펌핑하는 펌프를 포함할 수 있다. 일부 실시예에서, 열전달 유닛(180) 및 냉각 커버(168)는 작동 중 냉매를 채널(142)로만 공급할 수 있고, 냉매는 작동 중에 리드(140)의 채널(142)을 채울 수 있다.
채널(142)을 제공하고 채널(142)을 통해 냉매를 유동시킴으로써 리드(140)의 냉각 능력이 향상된다. 이는 리드(140)에서 구리와 같은 재료를 실리콘 등과 같은 재료로 대체할 수 있게 하여 비용을 절감할 수 있다. 채널(142)은 습식 에칭, 다이 절단, 레이저 절단 등과 같은 저비용 방법에 의해 형성될 수 있다. 리드(140)의 재료는 반도체 공정 장치와 호환될 수 있으며, 반도체 장치 제조 공정에 쉽게 통합될 수 있다.
도 14a 내지 도 17b는 웨이퍼(102)를 개별화하기 전에 리드(240)가 웨이퍼(102)에 결합되는 실시예를 예시한다. 도 1-4와 관련하여 수행되고 논의된 단계는 도 14a-14c에 예시된 단계 이전에 수행될 수 있다. 도 14a-14c에서, 리드(240)가 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 본딩된다. 일부 실시예에서, 리드(240)는 실리콘, 유리, 금속, 중합체 등과 같은 재료를 포함할 수 있다. 리드(240)는 약 10 ㎛ 내지 약 10,000 ㎛ 범위의 두께를 가질 수 있다.
도 14a에 예시된 실시예에서, 리드(240)는 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 융합 접합 등을 통해 접합될 수 있다. 구체적으로, 리드(240)는 임의의 접착 재료(예, 다이 부착 필름)를 사용하지 않고 유전체-유전체 본딩을 통해 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 본딩될 수 있다. 본딩은 사전 본딩 및 어닐링을 포함할 수 있다. 사전 본딩 중에, 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 대해 리드(240)를 가압하도록 작은 가압력이 인가된다. 사전 본딩은 실온과 같은 저온(예, 약 15 ℃ 내지 약 30 ℃ 범위의 온도)에서 수행된다. 일부 실시예에서, 천연 산화물과 같은 산화물이 리드(240)의 바닥 표면 및 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)의 상부 표면에 형성되어 본딩에 사용된다. 이어서, 리드(240)와 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)가 약 100 ℃ 내지 약 400 ℃ 범위의 온도와 같은 고온에서 어닐링되는 후속 어닐링 단계에서 본딩 강도가 향상된다. 어닐링 후에, 용융 접합과 같은 접합이 형성되어 리드(240)를 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 접합한다. 예를 들어, 접합은 리드(240), 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120) 사이의 공유 결합일 수 있다. 도 14a는 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)가 동평면을 가지는 것을 예시하고 있지만, 일부 실시예에서, 봉지재(124), 제1 집적 회로 다이(118) 또는 제2 집적 회로 다이(120) 중 임의의 것의 표면이 오목화될 수 있다. 상기 실시예에서, 리드(240)는 봉지재(124), 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120)가 웨이퍼(102)로부터 가장 멀리 배치되는 표면에 접합될 수 있다.
도 14b에서, 제2 집적 회로 다이(120)의 상부 표면은 봉지재(124) 및 제1 집적 회로 다이(118)의 상부 표면 아래로 오목화되고, 리드(240)는 용융 접합 및 접착제(202)의 조합을 통해 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 접합된다. 접착제(202)는 도 12와 관련하여 전술한 접착제(164) 및 접착제(162)와 동일하거나 유사할 수 있다. 봉지재(124) 및 제1 집적 회로 다이(118)의 표면은 도 14b에 예시된 실시예에 대해 전술한 바와 같이 용융 접합을 통해 리드(240)에 접합될 수 있다. 도 14b는 접착제(202)가 리드(240)를 제2 집적 회로 다이(120)에 접합하기 위해 제2 집적 회로 다이(120)의 표면에 도포되는 것을 예시한다. 그러나, 접착제(202)는 봉지재(124), 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120)를 리드(240)에 접합하기 위해 봉지재(124), 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120)중 임의의 것에 도포될 수 있으며, 리드(240)를 봉지재(124), 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120) 중 나머지에 접합하기 위해 용융 접합이 적용될 수 있다.
도 14c에서, 유리 프릿 본딩을 이용하여 리드(240)를 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 본딩할 수 있다. 봉지재(124), 제1 집적 회로 회로 다이(118) 및/또는 제2 집적 회로 다이(120) 중 임의의 것의 상부 표면은 오목화될 수 있다. 도 14c에 예시된 실시예에서, 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)의 상부 표면이 오목화된다. 유리 페이스트, 유리 땜납 등과 같은 유리 재료(204)가 예컨대, 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120)와 같이, 봉지재(124), 제1 집적 회로 다이(118) 및/또는 제2 집적 회로 다이(120)에 사용될 수 있다. 유리 재료(204)는 스크린 인쇄, 스핀 코팅 등에 의해 부착될 수 있다. 리드(240)는 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)와 정렬될 수 있으며, 유리 재료(204)는 유리 재료를 재유동시켜 리드를 봉지재(124)에 접합하기 위해 가열될 수 있다. 일부 실시예에서, 유리 프릿 본딩 및 용융 접합의 조합을 이용하여 리드(240)를 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 본딩할 수 있다. 유리 프릿 본딩을 통해 리드(240)를 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 본딩하는 것은 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)에 걸쳐 평탄면을 제공하는 데 도움이 될 수 있다.
도 15에서, 도 14의 구조체는 뒤집혀 있고 다이 커넥터(134) 및 도전 커넥터(146)가 웨이퍼(102)의 후면 위에 형성된다. 다이 커넥터는 도전 비아(104)와 물리적으로 접촉하고 전기적으로 커플링될 수 있다. 다이 커넥터(134)는 외부 연결이 이루어지는 도전 필러, 패드 등일 수 있다. 다이 커넥터(134)는 구리, 알루미늄 등과 같은 금속으로 형성될 수 있고, 예를 들어, 도금 등에 의해 형성될 수 있다. 다이 커넥터(134)는 웨이퍼(102)의 형성된 소자 및 상호 접속 구조체(106)에 전기적으로 연결된다.
도전 커넥터(146)는 볼 그리드 어레이(BGA) 커넥터, 땜납 볼, 금속 필러, C4 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG) 형성 범프 등일 수 있다. 도전 커넥터(146)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등등 또는 이들의 조합과 같은 도전 재료를 포함할 수 있다. 일부 실시예에서, 도전 커넥터(146)는 증발, 전기 도금, 인쇄, 땜납 전사, 볼 배치 등을 통해 초기에 땜납층을 형성함으로써 형성된다. 땜납층이 기판에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전 커넥터(146)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수 있는 금속 필러(예, 구리 필러)를 포함한다. 도전 커넥터가 금속 필러를 포함하는 실시예에서, 금속 필러는 땜납이 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층이 금속 필러의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다.
도 16에서, 스크라이브 라인 영역을 따른 절단에 의해 반도체 장치(200)를 형성함으로써 개별화 공정이 수행된다. 절단은 개별 반도체 장치(200)를 서로 개별화한다. 개별화 중에 리드(240), 봉지재(124), 상호 접속 구조체(106) 및 웨이퍼(102)가 절단될 수 있다. 개별화 공정은 웨이퍼(102)를 개별화하여 기판(103)을 형성한다. 각각의 반도체 장치(200)는 하나의 제1 집적 회로 다이(118) 및 4개의 제2 집적 회로 다이(120)를 포함할 수 있지만, 각각의 반도체 장치(200)에는 임의의 수의 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)가 포함될 수 있다. 도 16에 예시된 바와 같이, 리드(240), 봉지재(124), 상호 접속 구조체(106) 및 기판(103)의 측면은 서로 정렬될 수 있다.
또한 도 16에서, 채널(242)이 리드(240)에 형성될 수 있다. 채널(242)은 개별화 공정을 수행하기 이전 또는 이후에 리드(240)에 형성될 수 있다. 채널(242)은 채널(142)과 동일하거나 유사할 수 있으며, 도 9a-9l과 관련하여 전술한 프로세스 중 임의의 프로세스에 의해 형성될 수 있다. 또한, 채널(242)은 도 9a-9l과 관련하여 전술한 영역 중 임의의 영역을 커버할 수 있다(예, 채널(242)은 제1 집적 회로 다이(118), 제2 집적 회로 다이(120) 및 봉지재(124)의 개재 부분의 영역의 결합된 면적과 동일한 면적; 제1 집적 회로 다이(118)의 면적과 동일한 면적; 제1 집적 회로 다이(118)의 면적보다 작은 면적 등을 커버할 수 있다).
도 17a 및 도 17b에서, 기판(150)이 기판(103)에 커플링되고, 냉각 커버(168)가 리드(240)에 커플링된다. 기판(150)은 도 12에 대해 전술한 기판(150)과 동일하거나 유사할 수 있다. 기판(150)의 본드 패드(152)가 도전 커넥터(146)를 리플로우함으로써 기판(103)의 다이 커넥터(134)에 본딩될 수 있고, 언더필(158)이 도전 커넥터(146), 다이 커넥터(134) 및 본드 패드(152)를 둘러쌀 수 있다. 본드 패드(152) 및 언더필(158)은 도 12와 관련하여 전술한 본드 패드(152) 및 언더필(158)과 동일하거나 유사할 수 있다.
냉각 커버(168)가 리드(240)에 부착될 수 있다. 냉각 커버(168)는 도 13a 및 도 13b와 관련하여 전술한 냉각 커버(168)와 동일하거나 유사할 수 있다. 도 17b에 예시된 실시예와 같은 일부 실시예에서, 냉각 커버(168)는 나사형 패스너(270)를 사용하여 리드(240)에 부착될 수 있다. 냉각 커버(168)가 나사형 패스너(270)를 사용하여 리드(240)에 부착되는 실시예에서, 제1 스페이서(272)가 기판(150)과 냉각 커버(168) 사이에 배치될 수 있다. 제1 스페이서(272)는 냉각 커버(168)와 기판(150)의 적절한 정렬 및 간격을 제공하기 위해 사용될 수 있다. 나사형 패스너(270)는 냉각 커버(168)와 기판(150)을 통해 형성되는 구멍을 통과할 수 있다. 일부 실시예에서, 나사형 패스너(270)와 제1 스페이서(272)와 냉각 커버(168) 또는 기판(150) 중 하나 사이에 O-링 또는 다른 개스킷이 개재되어, 기판(103), 제1 집적 회로 다이(118), 제2 집적 회로 다이(120) 및 리드(240)를 포함하는 공간을 밀봉할 수 있다.
전술한 바와 같이, 냉각 커버(168)는 액체 냉매와 같은 냉매를 리드(240)의 채널(242)에 공급할 수 있다. 채널(242)을 제공하고 채널(242)을 통해 냉매를 유동시키면 리드의 냉각 능력이 향상된다. 이것은 리드(240)에서 실리콘 등과 같은 재료가 구리와 같은 재료를 대체할 수 있게 하여 비용을 감소시킨다. 채널(242)은 습식 에칭, 다이 절단, 레이저 절단 등과 같은 저비용 방법에 의해 형성될 수 있다. 리드(240)의 재료는 반도체 공정 장치와 호환될 수 있으며, 반도체 장치 제조 공정에 쉽게 통합될 수 있다.
링 구조체(266)가 냉각 커버(168)와 기판(150)에 부착될 수 있다. 접착제(264)를 사용하여 링 구조체(266)를 냉각 커버(168)에 부착할 수 있고, 접착제(262)를 사용하여 링 구조체(266)를 기판(150)에 부착할 수 있다. 링 구조체(266), 접착제(264) 및 접착제(262)는 도 12와 관련하여 전술한 링 구조체(166), 접착제(164) 및 접착제(162)와 동일하거나 유사할 수 있다. 링 구조체(266)는 링 구조체(166)의 높이보다 더 큰 높이를 가질 수 있다. 따라서, 링 구조체(266)는 리드(240), 봉지재(124), 상호 접속 구조체(106) 및 기판(103)을 포함하는 반도체 장치(200)를 둘러쌀 수 있다. 접착제(264) 및 접착제(262)는 열 계면 재료(TIM) 또는 다른 접착제일 수 있다.
도 18-21은 도전 커넥터(146)가 웨이퍼(102) 위에 형성되고 웨이퍼(102)가 후속으로 개별화되어 반도체 장치(300)를 형성하는 실시예를 예시한다. 도 1-7과 관련하여 수행되고 논의된 단계는 도 18에 예시된 단계 이전에 수행될 수 있다. 도 18에서, 도전 커넥터(146)가 다이 커넥터(134) 상에 형성된다. 도전 커넥터(146)는 도 10과 관련하여 전술한 도전 커넥터(146)와 동일하거나 유사할 수 있다.
도 19에서, 예를 들어 웨이퍼(102)의 장치 영역 사이의 스크라이브 라인 영역을 따른 절단을 통해 개별화 공정이 수행된다. 절단은 개별 반도체 장치(300)를 서로 개별화한다. 이에 따라 얻어지는 개별화된 반도체 장치(300)는 임의의 장치 영역으로부터 얻어질 수 있다. 개별화 공정은 기판(303)을 형성하기 위해 웨이퍼(102)를 개별화한다. 개별화 공정은 또한 봉지재(124) 및 상호 접속 구조체(106)를 통해 절단이 이루어질 수 있다.
또한 도 19에서, 캐리어 기판 분리가 봉지재(124), 제1 집적 회로 다이(118) 및 제2 집적 회로 다이(120)로부터 캐리어 기판(130)을 분리(또는 "디본딩")하기 위해 수행된다. 일부 실시예에서, 디본딩은 레이저 광 또는 UV 광과 같은 광을 이형층(132) 상에 투사하여 이형층(132)이 광으로부터의 열에 의해 분해되고 캐리어 기판(130)이 제거될 수 있도록 하는 것을 포함한다. 캐리어 기판 분리는 개별화 공정이 수행되기 이전 또는 이후에 수행될 수 있다.
도 20에서, 기판(150)이 기판(303)에 커플링된다. 기판(150)은 도 12와 관련하여 전술한 기판(150)과 동일하거나 유사할 수 있다. 기판(150)의 본드 패드(152)가 도전 커넥터(146)의 리플로우를 통해 기판(303)의 다이 커넥터(134)에 본딩될 수 있으며, 언더필(158)은 도전 커넥터(146), 다이 커넥터(134) 및 본드 패드(152)를 둘러쌀 수 있다. 본드 패드(152) 및 언더필(158)은 도 12와 관련하여 전술한 본드 패드(152) 및 언더필(158)과 동일하거나 유사할 수 있다.
도 21에서, 리드(140)가 봉지재(124), 제1 집적 회로 다이(118), 제2 집적 회로 다이(120)에 커플링되고, 냉각 커버(168)가 리드(140)에 커플링된다. 리드(140)는 도 11과 관련하여 전술한 바와 같이 개별화 후의 리드(140)와 동일하거나 유사할 수 있다. 리드(140)는 용융 접합(예, 유전체-유전체 본딩), 유리 프릿 본딩, 접착제, 이들의 조합 등과 같은 임의의 전술한 방법에 의해 반도체 장치(300)에 부착될 수 있다. 도 21에 예시된 바와 같이, 리드(140)는 기판(150)의 폭과 동일한 폭을 가질 수 있다. 리드(140)는 도 9a-9l과 관련하여 전술한 임의의 채널(142)을 포함할 수 있고, 채널(142)은 리드(140)의 전술한 영역 중 임의의 영역을 커버할 수 있다.
또한, 리드(140)와 기판(150)에 링 구조체(166)가 부착될 수 있다. 접착제(164)를 사용하여 링 구조체(166)를 리드(140)에 부착할 수 있고, 접착제(162)를 사용하여 링 구조체(166)를 기판(150)에 부착할 수 있다. 링 구조체(166), 접착제(164) 및 접착제(162)는 도 12와 관련하여 전술한 링 구조체(166), 접착제(164) 및 접착제(162)와 동일하거나 유사할 수 있다. 링 구조체(166), 접착제(164) 및 접착제(162)는 열 계면 재료(TIM) 또는 다른 접착제일 수 있다.
냉각 커버(168)가 리드(140)에 부착될 수 있다. 냉각 커버(168)는 도 13a 및 도 13b와 관련하여 전술한 냉각 커버(168)와 동일하거나 유사할 수 있다. 냉각 커버(168)는 기판(150)의 폭과 동일한 폭을 가질 수 있으며, 도 21에 예시된 바와 같이, 냉각 커버(168), 리드(140), 접착제(164), 링 구조체(166), 접착제(162) 및 기판(150)의 측면은 서로 정렬될 수 있다. 전술한 바와 같이, 냉각 커버(168)는 액체 냉매와 같은 냉매를 리드(140)의 채널(142)에 공급할 수 있다. 채널(142)을 제공하고 채널(142)을 통해 냉매를 유동시키면 리드(140)의 냉각 능력이 향상된다. 이것은 리드(140)에서 실리콘 등과 같은 재료가 구리와 같은 재료를 대체할 수 있게 하여 비용을 절감할 수 있다. 채널(142)은 습식 에칭, 다이 절단, 레이저 절단 등과 같은 저비용 방법에 의해 형성될 수 있다. 리드(140)의 재료는 반도체 공정 장치와 호환될 수 있으며, 반도체 장치 제조 공정에 쉽게 통합될 수 있다.
도 22a-23은 반도체 장치(300)의 폭보다 작은 폭을 갖는 리드(440)가 반도체 장치(300)에 커플링되는 실시예를 예시한다. 도 1-7 및 도 18-20과 관련하여 수행되고 논의되는 단계는 도 22a에 예시된 단계 이전에 수행될 수 있다. 도 22a-22c에서, 리드(440)가 반도체 장치(300)의 제1 집적 회로 다이(118)에 커플링된다. 리드(440)는 반도체 장치(300)의 폭보다 작은 폭을 가지며, 반도체 장치(300)에 커플링되기 전에 개별화되는 것을 제외하고, 도 9a-11과 관련하여 전술한 리드(140)와 유사한 재료 및 공정에 의해 형성될 수 있다.
일부 실시예에서, 리드(440)는 실리콘, 유리, 금속, 중합체 등과 같은 재료를 포함할 수 있다. 리드(440)는 약 10 ㎛ 내지 약 10,000 ㎛ 범위의 두께를 가질 수 있다. 리드(440)는 용융 접합(예, 유전체-유전체 본딩), 유리 프릿 본딩, 접착제, 이들의 조합을 통한 등의 임의의 전술한 방법에 의해 반도체 장치(300)에 부착될 수 있다. 리드(440)는 웨이퍼로 형성될 수 있고, 개별 리드(440)를 형성하기 위해 웨이퍼에 대해 개별화 공정이 수행될 수 있다. 개별화 공정은 스크라이브 라인 영역 등을 따라 절단함으로써 수행될 수 있다. 채널(442)은 개별화 공정이 수행되기 이전 또는 이후에 리드(440)에 형성될 수 있다. 도 22a-22c에 예시된 바와 같이, 리드(440)는 제1 집적 회로 다이(118)의 폭 및 면적과 동일한 폭 및 면적을 가질 수 있다. 그러나, 다른 실시예에서, 리드(440)는 제1 집적 회로 다이(118) 또는 제2 집적 회로 다이(120) 또는 제1 집적 회로 다이(118), 제2 집적 회로 다이(120) 및 봉지재(124)의 개재 부분의 면적의 조합 면적 중 임의의 것의 폭 및 면적과 동일한 폭 및 면적을 가질 수 있다.
도 22a-22c에 예시된 바와 같이, 리드(440)는 반도체 장치(300)가 본딩되는 표면과 반대되는 리드(440)의 표면에 형성된 채널(444/442A)을 포함할 수 있다. 도 22a-22c에서, 각각의 채널(442/442A)은 서로 평행하지만, 도 9a-9j와 관련하여 전술한 임의의 채널 프로파일이 채널(442/442A)에 대해 사용될 수 있다. 도 22a 및 도 22b에 예시된 실시예에서, 채널(442)에 의해 커버되는 덮개(440)의 면적은 반도체 장치(300)의 제1 집적 회로 다이(118)의 면적과 동일할 수 있다. 채널(442)의 최외부 측벽은 제1 집적 회로 다이(118)의 측벽과 정렬되거나 측벽 바로 내부에 있을 수 있다. 도 22c에 예시된 실시예에서, 채널(442A)은 반도체 장치(300)의 제1 집적 회로 다이(118)의 면적보다 작은 리드(440)의 면적에 형성된다. 일부 실시예에서, 채널(442A)은 제1 집적 회로 다이(118)의 핫 스폿 영역 위에 형성될 수 있다.
도 23에서, 냉각 커버(168)가 리드(440)에 커플링되고, 링 구조체가 냉각 커버(168) 및 기판(150)에 부착된다. 접착제(264)를 사용하여 링 구조체(266)를 냉각 커버(168)에 부착할 수 있고, 접착제(262)를 사용하여 링 구조체(266)를 기판(150)에 부착할 수 있다. 링 구조체(266), 접착제(264) 및 접착제(262)는 링 구조체(266)가 링 구조체(166)의 높이보다 더 큰 높이를 가질 수 있다는 점을 제외하고 도 12와 관련하여 전술한 링 구조체(166), 접착제(164) 및 접착제(164)와 동일하거나 유사할 수 있다. 이로써, 링 구조체(266)는 봉지재(124), 상호 접속 구조체(106) 및 기판(303)을 포함하여 리드(440) 및 반도체 장치(300)를 둘러쌀 수 있다. 접착제(264) 및 접착제(262)는 열 계면 재료(TIM) 또는 다른 접착제일 수 있다.
냉각 커버(168)는 뚜껑(440)에 부착될 수 있다. 냉각 커버(168)는 도 13a 및 도 13b와 관련하여 전술한 냉각 커버(168)와 동일하거나 유사할 수 있다. 냉각 커버(168)는 기판(150)의 폭과 동일한 폭을 가질 수 있으며, 도 21에 예시된 바와 같이, 냉각 커버(168), 접착제(264), 링 구조체(266), 접착제(262) 및 기판(150)의 측면은 서로 정렬된다. 전술한 바와 같이, 냉각 커버(168)는 액체 냉매와 같은 냉매를 리드(440)의 채널(442)에 공급할 수 있다. 채널(442)을 제공하고 채널(442)을 통해 냉매를 유동시키면 리드(440)의 냉각 능력이 향상된다. 이것은 리드(440)에서 실리콘 등과 같은 재료가 구리와 같은 재료를 대체하게 하여 비용을 절감할 수 있다. 채널(442)은 습식 에칭, 다이 절단, 레이저 절단 등과 같은 저비용 방법에 의해 형성될 수 있다. 리드(440)의 재료는 반도체 공정 장치와 호환될 수 있으며, 반도체 장치 제조 공정에 쉽게 통합될 수 있다.
다른 특징 및 공정이 역시 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 장치의 검증 테스트를 지원하기 위해 테스트 구조체가 포함될 수 있다. 테스트 구조체는 예를 들어, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 상호 접속 구조체 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조체는 물론 중간 구조체에 대해 수행될 수 있다. 추가로, 본 명세서에 개시된 구조체 및 방법은 수율을 증가시키고 비용을 절감하기 위해 공지된 양호한 다이의 중간 검증을 포함하는 시험 방법론과 함께 사용될 수 있다.
실시예는 다양한 장점을 달성할 수 있다. 예를 들어, 리드를 다양한 반도체 장치에 커플링하고 리드에 형성된 채널에 액체 냉매를 공급하면, 기존의 반도체 공정 장치와 호환되는 비용 효율적인 공정에 의해 형성되는 동안 반도체 장치에 대한 냉각 용량을 증가시킬 수 있다. 리드는 용융 접합 등에 의해 반도체 장치의 집적 회로 다이에 직접 커플링될 수 있으며, 이는 열 저항을 감소시키고 반도체 장치에 대한 냉각 용량을 더욱 향상시킬 수 있다. 따라서, 비용을 줄이면서 냉각 용량을 증가시킬 수 있다.
일 실시예에 따르면, 반도체 장치는: 제1 집적 회로 다이; 상기 제1 집적 회로 다이에 커플링되는 리드 - 상기 리드는 상기 제1 집적 회로 다이의 반대편에 있는 리드의 표면에 복수의 채널을 포함함 -; 상기 제1 집적 회로 다이의 반대편에서 상기 리드에 커플링된 냉각 커버; 및 파이프 장착구를 통해 상기 냉각 커버에 커플링되는 열전달 유닛 - 상기 열전달 유닛은 상기 냉각 커버를 통해 상기 복수의 채널에 액체 냉매를 공급하도록 구성됨 - 을 포함한다. 일 실시예에서, 상기 리드는 유전체-유전체 본딩에 의해 상기 제1 집적 회로 다이에 커플링된다. 일 실시예에서, 반도체 장치는 상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드는 유전체-유전체 본딩에 의해 상기 봉지재에 커플링된다. 일 실시예에서, 반도체 장치는 상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드의 폭은 상기 제1 집적 회로 다이의 폭과 동일하다. 일 실시예에서, 반도체 장치는 상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드의 폭은 상기 냉각 커버의 폭과 동일하고 상기 봉지재의 폭보다 크다. 일 실시예에서, 반도체 장치는 상기 봉지재를 둘러싸는 링 구조체를 더 포함하고, 상기 제1 집적 회로 다이 및 상기 링 구조체는 기판에 커플링되고, 상기 기판의 폭은 상기 리드의 폭과 동일하다. 일 실시예에서, 상기 복수의 채널은 상기 제1 집적 회로 다이의 제1 평면의 제1 면적 - 상기 제1 면적은 상기 제1 평면에 평행한 제2 평면의 상기 제1 집적 회로 다이의 제2 면적보다 작음 - 을 가지는 외주 내에 배치된다. 일 실시예에서, 상기 제1 집적 회로 다이 및 복수의 제2 집적 회로 다이가 봉지재에 의해 측면으로 둘러싸이고, 상기 리드의 외부 측면은 상기 봉지재의 외부 측면과 정렬되고, 상기 복수의 채널의 측벽은 상기 제2 집적 회로 다이의 측면과 정렬된다. 일 실시예에서, 상기 복수의 채널은 제1의 복수의 채널 및 제2의 복수의 채널을 포함하고, 상기 제1의 복수의 채널은 각각 서로 평행한 제1 방향으로 연장되고, 상기 제2 복수의 채널은 각각 상기 제1 방향에 수직하고 서로 평행한 방향으로 연장된다.
다른 실시예에 따르면, 반도체 패키지는: 기판; 상기 기판에 커플링된 인터포저; 상기 기판의 반대편에 있는 상기 인터포저의 측면에 커플링된 제1 집적 회로 다이; 상기 인터포저의 반대편에 있는 상기 제1 집적 회로 다이의 측면에 커플링된 리드 - 상기 리드는 상기 인터포저의 반대편에 있는 상기 리드의 표면에 복수의 채널을 포함하고, 상기 리드는 유전체-유전체 본딩에 의해 상기 제1 집적 회로 다이에 커플링됨 -; 및 상기 리드에 커플링되고 상기 채널과 유체 연통하는 냉각 커버를 포함한다. 일 실시예에서, 반도체 패키지는 링 구조체를 더 포함하고, 상기 링 구조체는 상기 냉각 커버와 접촉하는 제1 접착제에 의해 상기 냉각 커버에 커플링되고, 상기 링 구조체는 제2 접착제에 의해 상기 기판에 커플링된다. 일 실시예에서, 반도체 패키지는 링 구조체를 더 포함하고, 상기 링 구조체는 상기 리드와 접촉하는 제1 접착제에 의해 상기 리드에 커플링되고, 상기 링 구조체는 제2 접착제에 의해 상기 기판에 커플링된다. 일 실시예에서, 반도체 패키지는 상기 제1 집적 회로 다이를 측면으로 둘러싸는 봉지재; 및 상기 봉지재 내의 4개의 제2 집적 회로 다이를 더 포함하고, 상기 복수의 채널의 외주는 상기 제1 집적 회로 다이의 2개의 측벽 및 각각의 제2 집적 회로 다이의 2개의 측벽과 정렬된다. 일 실시예에서, 상기 복수의 채널의 외주는 상기 제1 집적 회로 다이의 외주와 정렬된다. 일 실시예에서, 상기 복수의 채널 중의 채널은 단면이 삼각형이다.
또 다른 실시예에 따르면, 방법은: 집적 회로 다이를 기판에 본딩하는 단계; 상기 기판 위에 봉지재를 형성하여 상기 집적 회로 다이를 측면으로 둘러싸는 단계; 리드를 상기 집적 회로 다이 및 상기 봉지재에 본딩하는 단계 - 상기 본딩은 유전체-유전체 본딩을 형성하는 것을 포함하고, 상기 리드는 상기 집적 회로 다이 및 상기 봉지재의 반대편에 복수의 채널을 포함함 -; 상기 리드를 개별화하는 단계; 냉각 커버를 상기 리드에 본딩하는 단계; 및 상기 냉각 커버로부터 상기 복수의 채널을 통해 액체 냉매를 유동시키는 단계를 포함한다. 일 실시예에서, 방법은 습식 에칭 공정을 이용하여 상기 리드에 상기 복수의 채널을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은 다이 절단 공정을 이용하여 상기 리드에 상기 복수의 채널을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은 상기 기판과 상기 봉지재를 상기 리드와 동시에 개별화하는 단계를 더 포함한다. 일 실시예에서, 상기 리드를 상기 집적 회로 다이 및 상기 봉지재에 본딩하는 단계는 상기 집적 회로 다이 위에 접착제를 성막하는 단계를 더 포함하고, 상기 유전체-유전체 본딩은 상기 봉지재와 상기 리드 사이에 형성된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 장치로서,
제1 집적 회로 다이;
상기 제1 집적 회로 다이에 커플링되는 리드 - 상기 리드는 상기 제1 집적 회로 다이의 반대편에 있는 리드의 표면에 복수의 채널을 포함함 -;
상기 제1 집적 회로 다이의 반대편에서 상기 리드에 커플링된 냉각 커버; 및
파이프 장착구를 통해 상기 냉각 커버에 커플링되는 열전달 유닛 - 상기 열전달 유닛은 상기 냉각 커버를 통해 상기 복수의 채널에 액체 냉매를 공급하도록 구성됨 -
을 포함하는, 반도체 장치.
[실시예 2]
실시예 1에 있어서,
상기 리드는 유전체-유전체 본딩에 의해 상기 제1 집적 회로 다이에 커플링되는 것인, 반도체 장치.
[실시예 3]
실시예 1에 있어서,
상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드는 유전체-유전체 본딩에 의해 상기 봉지재에 커플링되는 것인, 반도체 장치.
[실시예 4]
실시예 1에 있어서,
상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드의 폭은 상기 제1 집적 회로 다이의 폭과 동일한 것인, 반도체 장치.
[실시예 5]
실시예 1에 있어서,
상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드의 폭은 상기 냉각 커버의 폭과 동일하고 상기 봉지재의 폭보다 큰 것인, 반도체 장치.
[실시예 6]
실시예 5에 있어서,
상기 봉지재를 둘러싸는 링 구조체를 더 포함하고, 상기 제1 집적 회로 다이 및 상기 링 구조체는 기판에 커플링되고, 상기 기판의 폭은 상기 리드의 폭과 동일한 것인, 반도체 장치.
[실시예 7]
실시예 1에 있어서,
상기 복수의 채널은 상기 제1 집적 회로 다이의 제1 평면의 제1 면적 - 상기 제1 면적은 상기 제1 평면에 평행한 제2 평면의 상기 제1 집적 회로 다이의 제2 면적보다 작음 - 을 가지는 외주 내에 배치되는 것인, 반도체 장치.
[실시예 8]
실시예 1에 있어서,
상기 제1 집적 회로 다이 및 복수의 제2 집적 회로 다이가 봉지재에 의해 측면으로 둘러싸이고, 상기 리드의 외부 측면은 상기 봉지재의 외부 측면과 정렬되고, 상기 복수의 채널 중의 채널의 측벽은 상기 제2 집적 회로 다이의 측면과 정렬되는 것인, 반도체 장치.
[실시예 9]
실시예 1에 있어서,
상기 복수의 채널은 제1의 복수의 채널 및 제2의 복수의 채널을 포함하고, 상기 제1의 복수의 채널은 각각 서로 평행한 제1 방향으로 연장되고, 상기 제2 복수의 채널은 각각 상기 제1 방향에 수직이고 서로 평행한 제2 방향으로 연장되는 것인, 반도체 장치.
[실시예 10]
반도체 패키지로서,
기판;
상기 기판에 커플링된 인터포저;
상기 기판의 반대편에 있는 상기 인터포저의 측면에 커플링된 제1 집적 회로 다이;
상기 인터포저의 반대편에 있는 상기 제1 집적 회로 다이의 측면에 커플링된 리드 - 상기 리드는 상기 인터포저의 반대편에 있는 상기 리드의 표면에 복수의 채널을 포함하고, 상기 리드는 유전체-유전체 본딩에 의해 상기 제1 집적 회로 다이에 커플링됨 -; 및
상기 리드에 커플링되고 상기 채널과 유체 연통하는 냉각 커버
를 포함하는, 반도체 패키지.
[실시예 11]
실시예 10에 있어서,
링 구조체를 더 포함하고, 상기 링 구조체는 상기 냉각 커버와 접촉하는 제1 접착제에 의해 상기 냉각 커버에 커플링되고, 상기 링 구조체는 제2 접착제에 의해 상기 기판에 커플링되는 것인, 반도체 패키지.
[실시예 12]
실시예 10에 있어서,
링 구조체를 더 포함하고, 상기 링 구조체는 상기 리드와 접촉하는 제1 접착제에 의해 상기 리드에 커플링되고, 상기 링 구조체는 제2 접착제에 의해 상기 기판에 커플링되는 것인, 반도체 패키지.
[실시예 13]
실시예 10에 있어서,
상기 제1 집적 회로 다이를 측면으로 둘러싸는 봉지재; 및
상기 봉지재 내의 4개의 제2 집적 회로 다이
를 더 포함하고, 상기 복수의 채널의 외주는 상기 제1 집적 회로 다이의 2개의 측벽 및 각각의 제2 집적 회로 다이의 2개의 측벽과 정렬되는 것인, 반도체 패키지.
[실시예 14]
실시예 10에 있어서,
상기 복수의 채널의 외주는 상기 제1 집적 회로 다이의 외주와 정렬되는 것인, 반도체 패키지.
[실시예 15]
실시예 10에 있어서,
상기 복수의 채널 중의 채널은 단면이 삼각형인 것인, 반도체 패키지.
[실시예 16]
방법으로서,
집적 회로 다이를 기판에 본딩하는 단계;
상기 기판 위에 봉지재를 형성하여 상기 집적 회로 다이를 측면으로 둘러싸는 단계;
리드를 상기 집적 회로 다이 및 상기 봉지재에 본딩하는 단계 - 상기 본딩은 유전체-유전체 본딩을 형성하는 것을 포함하고, 상기 리드는 상기 집적 회로 다이 및 상기 봉지재의 반대편에 복수의 채널을 포함함 -;
상기 리드를 개별화하는 단계;
냉각 커버를 상기 리드에 본딩하는 단계; 및
상기 냉각 커버로부터 상기 복수의 채널을 통해 액체 냉매를 유동시키는 단계
를 포함하는, 방법.
[실시예 17]
실시예 16에 있어서,
습식 에칭 공정을 이용하여 상기 리드에 상기 복수의 채널을 형성하는 단계를 더 포함하는, 방법.
[실시예 18]
실시예 16에 있어서,
다이 절단 공정을 이용하여 상기 리드에 상기 복수의 채널을 형성하는 단계를 더 포함하는, 방법.
[실시예 19]
실시예 16에 있어서,
상기 기판과 상기 봉지재를 상기 리드와 동시에 개별화하는 단계를 더 포함하는, 방법.
[실시예 20]
실시예 16에 있어서,
상기 리드를 상기 집적 회로 다이 및 상기 봉지재에 본딩하는 단계는 상기 집적 회로 다이 위에 접착제를 성막하는 단계를 더 포함하고, 상기 유전체-유전체 본딩은 상기 봉지재와 상기 리드 사이에 형성되는 것인, 방법.

Claims (10)

  1. 반도체 장치로서,
    제1 집적 회로 다이;
    상기 제1 집적 회로 다이에 커플링되는 리드 - 상기 리드는 상기 제1 집적 회로 다이의 반대편에 있는 리드의 표면에 복수의 채널을 포함함 -;
    상기 제1 집적 회로 다이의 반대편에서 상기 리드에 커플링된 냉각 커버; 및
    파이프 장착구를 통해 상기 냉각 커버에 커플링되는 열전달 유닛 - 상기 열전달 유닛은 상기 냉각 커버를 통해 상기 복수의 채널에 액체 냉매를 공급하도록 구성됨 -
    을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 리드는 유전체-유전체 본딩에 의해 상기 제1 집적 회로 다이에 커플링되는 것인, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드는 유전체-유전체 본딩에 의해 상기 봉지재에 커플링되는 것인, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드의 폭은 상기 제1 집적 회로 다이의 폭과 동일한 것인, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 집적 회로 다이를 측방향으로 둘러싸는 봉지재를 더 포함하고, 상기 리드의 폭은 상기 냉각 커버의 폭과 동일하고 상기 봉지재의 폭보다 큰 것인, 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 채널은 상기 제1 집적 회로 다이의 제1 평면의 제1 면적 - 상기 제1 면적은 상기 제1 평면에 평행한 제2 평면의 상기 제1 집적 회로 다이의 제2 면적보다 작음 - 을 가지는 외주 내에 배치되는 것인, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 집적 회로 다이 및 복수의 제2 집적 회로 다이가 봉지재에 의해 측면으로 둘러싸이고, 상기 리드의 외부 측면은 상기 봉지재의 외부 측면과 정렬되고, 상기 복수의 채널 중의 채널의 측벽은 상기 제2 집적 회로 다이의 측면과 정렬되는 것인, 반도체 장치.
  8. 제1항에 있어서,
    상기 복수의 채널은 제1의 복수의 채널 및 제2의 복수의 채널을 포함하고, 상기 제1의 복수의 채널은 각각 서로 평행한 제1 방향으로 연장되고, 상기 제2 복수의 채널은 각각 상기 제1 방향에 수직이고 서로 평행한 제2 방향으로 연장되는 것인, 반도체 장치.
  9. 반도체 패키지로서,
    기판;
    상기 기판에 커플링된 인터포저;
    상기 기판의 반대편에 있는 상기 인터포저의 측면에 커플링된 제1 집적 회로 다이;
    상기 인터포저의 반대편에 있는 상기 제1 집적 회로 다이의 측면에 커플링된 리드 - 상기 리드는 상기 인터포저의 반대편에 있는 상기 리드의 표면에 복수의 채널을 포함하고, 상기 리드는 유전체-유전체 본딩에 의해 상기 제1 집적 회로 다이에 커플링됨 -; 및
    상기 리드에 커플링되고 상기 채널과 유체 연통하는 냉각 커버
    를 포함하는, 반도체 패키지.
  10. 방법으로서,
    집적 회로 다이를 기판에 본딩하는 단계;
    상기 기판 위에 봉지재를 형성하여 상기 집적 회로 다이를 측면으로 둘러싸는 단계;
    리드를 상기 집적 회로 다이 및 상기 봉지재에 본딩하는 단계 - 상기 본딩은 유전체-유전체 본딩을 형성하는 것을 포함하고, 상기 리드는 상기 집적 회로 다이 및 상기 봉지재의 반대편에 복수의 채널을 포함함 -;
    상기 리드를 개별화하는 단계;
    냉각 커버를 상기 리드에 본딩하는 단계; 및
    상기 냉각 커버로부터 상기 복수의 채널을 통해 액체 냉매를 유동시키는 단계
    를 포함하는, 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11574891B2 (en) * 2021-01-26 2023-02-07 Nanya Technology Corporation Semiconductor device with heat dissipation unit and method for fabricating the same
US11682602B2 (en) * 2021-02-04 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US20240038633A1 (en) * 2022-07-28 2024-02-01 Invensas Bonding Technologies, Inc. Embedded cooling systems and methods of manufacturing embedded cooling systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5403783A (en) * 1992-12-28 1995-04-04 Hitachi, Ltd. Integrated circuit substrate with cooling accelerator substrate
JP2008124430A (ja) * 2006-10-18 2008-05-29 Hitachi Ltd パワー半導体モジュール
US20200091113A1 (en) * 2017-06-15 2020-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packages Formed Using RDL-Last Process
US20200105644A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method of the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5520244A (en) 1992-12-16 1996-05-28 Sdl, Inc. Micropost waste heat removal system
US6983792B2 (en) * 2002-11-27 2006-01-10 The Aerospace Corporation High density electronic cooling triangular shaped microchannel device
US7272006B2 (en) * 2005-09-30 2007-09-18 Intel Corporation IC coolant microchannel assembly with integrated attachment hardware
JP2008159619A (ja) * 2006-12-20 2008-07-10 Shinko Electric Ind Co Ltd 半導体装置
US7731079B2 (en) * 2008-06-20 2010-06-08 International Business Machines Corporation Cooling apparatus and method of fabrication thereof with a cold plate formed in situ on a surface to be cooled
US8519532B2 (en) * 2011-09-12 2013-08-27 Infineon Technologies Ag Semiconductor device including cladded base plate
US9391000B2 (en) * 2012-04-11 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming silicon-based hermetic thermal solutions
US9224673B2 (en) 2013-03-08 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Packages for semiconductor devices, packaged semiconductor devices, and methods of cooling packaged semiconductor devices
US9449896B2 (en) * 2014-01-13 2016-09-20 Stmicroelectronics Sa Device comprising a three-dimensional integrated structure with simplified thermal dissipation, and corresponding fabrication method
US10461014B2 (en) * 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
US11177201B2 (en) * 2017-11-15 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages including routing dies and methods of forming same
WO2019132957A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
US20190326257A1 (en) * 2018-04-24 2019-10-24 Rahul Agarwal High density fan-out packaging
US11075133B2 (en) * 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill structure for semiconductor packages and methods of forming the same
DK3620741T3 (da) * 2018-09-04 2021-03-01 Ovh Termisk overførselsindretning med en fluidledning
US11139223B2 (en) * 2018-11-29 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10964625B2 (en) * 2019-02-26 2021-03-30 Google Llc Device and method for direct liquid cooling via metal channels
US11011448B2 (en) * 2019-08-01 2021-05-18 Intel Corporation IC package including multi-chip unit with bonded integrated heat spreader

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5403783A (en) * 1992-12-28 1995-04-04 Hitachi, Ltd. Integrated circuit substrate with cooling accelerator substrate
JP2008124430A (ja) * 2006-10-18 2008-05-29 Hitachi Ltd パワー半導体モジュール
US20200091113A1 (en) * 2017-06-15 2020-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packages Formed Using RDL-Last Process
US20200105644A1 (en) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabricating method of the same

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