WO2018135708A1 - 반도체 패키지의 제조 방법 - Google Patents

반도체 패키지의 제조 방법 Download PDF

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WO2018135708A1
WO2018135708A1 PCT/KR2017/004830 KR2017004830W WO2018135708A1 WO 2018135708 A1 WO2018135708 A1 WO 2018135708A1 KR 2017004830 W KR2017004830 W KR 2017004830W WO 2018135708 A1 WO2018135708 A1 WO 2018135708A1
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WO
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wafers
tray
wafer
forming
insulating layer
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PCT/KR2017/004830
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김남철
여용운
권용태
이영석
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주식회사 네패스
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body

Definitions

  • the wafer level package According to the wafer level package, a printed circuit board is unnecessary, so that the overall thickness of the semiconductor package can be made thin, and the semiconductor package can be manufactured with a low heat dissipation effect.
  • a method that can further reduce the cost of the semiconductor package process and improve the productivity of the semiconductor package process in using the wafer level package technology.
  • An object of the present invention is to provide a method for manufacturing a semiconductor package that can improve the productivity of the semiconductor package process.
  • the technical idea of the present invention is to arrange the plurality of wafers in a tray, to form an interconnection structure on the tray and the plurality of wafers, and to transfer the plurality of wafers to the tray.
  • the semiconductor package can be manufactured by using a wafer level package technology, so that a semiconductor package can be manufactured compact and excellent in heat dissipation efficiency.
  • the semiconductor package process can be performed at the panel level by placing a plurality of wafers in the tray, it is possible to reduce the cost of the semiconductor package process and The productivity of the process can be improved.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor package in accordance with some embodiments of the inventive concept.
  • FIG. 2A is a perspective view of a tray in accordance with some embodiments of the present invention.
  • FIG. 2B is a cross-sectional view of the tray taken along the line IIB-IIB ′ of FIG. 2A, illustrating a plurality of wafers arranged on the tray.
  • a method of manufacturing a semiconductor package may include preparing a plurality of wafers (S100), placing a plurality of wafers in a tray (S200), and placing a plurality of wafers on a plurality of wafers. Forming an interconnection structure (S300), separating the plurality of wafers from the tray (S400), and cutting each of the plurality of wafers in package units (S500) may be sequentially performed.
  • the semiconductor substrate may include, for example, silicon (Si).
  • the semiconductor substrate may include a semiconductor element such as germanium (Ge, germanium) or a compound semiconductor such as silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), and indium phosphide (InP).
  • the semiconductor substrate may have a silicon on insulator (SOI) structure.
  • the semiconductor substrate may include a buried oxide layer (BOX).
  • the semiconductor substrate may include a conductive region, for example, a well doped with impurities.
  • the semiconductor substrate may have various device isolation structures such as a shallow trench isolation (STI) structure.
  • STI shallow trench isolation
  • a tray having a structure suitable for placing the plurality of wafers (for example, see 100 of FIG. 2A) is prepared, and the plurality of wafers are disposed at a predetermined position of the tray. Wafers are placed.
  • the tray may have a plurality of cavities that can accommodate the plurality of wafers to facilitate placement of the plurality of wafers.
  • the top surface of the padded wafer may face upwards and the bottom surface opposite the top surface of the wafer may contact the surface of the tray.
  • the interconnection structure is simultaneously formed for the plurality of wafers arranged in the tray.
  • the interconnection structure may mean a structure formed on the wafer to electrically connect the pad of the semiconductor element formed on the wafer and the external device. Forming an interconnection structure on the wafers will be described in more detail in the following description of FIGS. 6B-6H.
  • the plurality of wafers are separated from the tray.
  • Each of the plurality of wafers separated from the tray may be a semiconductor package in the form of a wafer level package including an interconnection structure formed thereon. Separating the plurality of wafers from the tray will be described in more detail in the following description of FIG. 6I.
  • each of the plurality of wafers is cut in a package unit, and a sawing process is performed on a wafer-level semiconductor package separated from a tray, thereby cutting the wafer-level semiconductor package into a plurality of package units. Can be singulated into semiconductor packages.
  • the semiconductor package can be manufactured by using a wafer level package technology, so that a semiconductor package can be manufactured compact and excellent in heat dissipation efficiency.
  • At least a portion of the unit processes of the semiconductor package process may be performed at a panel level by placing a plurality of wafers in a tray. Therefore, since the semiconductor package process can be performed on a plurality of wafers at the same time, the semiconductor package process can be simplified and productivity can be improved.
  • FIG. 2A is a perspective view of a tray 100 in accordance with some embodiments of the present invention.
  • FIG. 2B is a cross-sectional view of the tray 100 taken along line IIB-IIB ′ of FIG. 2A, and illustrates a state in which a plurality of wafers 10 are disposed on the tray 100.
  • the tray 100 has a plate shape and may include a body 110 and a plurality of cavities 120.
  • the tray 100 may have a sufficient horizontal area so that the plurality of wafers 10 may be disposed at the same time.
  • the tray 100 may support the plurality of wafers 10 during the semiconductor package process of the plurality of wafers 10.
  • the outer edge of the tray 100 may have a rectangular shape as shown in FIG. 2A, but the shape of the outer edge of the tray 100 is not limited thereto.
  • the tray 100 may include a notch 130.
  • the notch 130 may be disposed in each of the plurality of cavities 120, and for example, may be disposed on the sidewall of the cavity 120.
  • the notch 130 may be provided to position the wafer 10 at a predetermined position of the tray 100. Through the notch 130, the wafer 10 may be aligned in a predetermined direction in the cavity 120. In some embodiments, notch 130 may contact the notch of wafer 10 to secure wafer 10 within cavity 120.
  • the tray 100 may include an align mark 140.
  • the alignment mark 140 may be disposed around each of the plurality of cavities 120 on the upper surface 111 of the body 110.
  • the alignment mark 140 may be provided to position the wafer 10 at a predetermined position of the tray 100.
  • semiconductor manufacturing equipment for performing a plurality of unit processes during the semiconductor package process may use the alignment mark 140 to recognize the position of the wafer 120 and / or the wafer 10 disposed in the cavity 120. Can be.
  • the distance 190 between the sidewall of the cavity 120 and the edge of the wafer 10 may be an insulating layer (eg, a lamination method) on the surface of the plurality of wafers 10 and the tray 100.
  • insulating layer eg, a lamination method
  • 211 of FIG. 6B may be appropriately adjusted so that the space 120S between the sidewall of the cavity 120 and the edge of the wafer 10 is not filled by the insulating layer.
  • the depth 120h of the cavity 120 may be substantially the same as the thickness 10h of the wafer 10.
  • the upper surface 111 of the body 110 may have the same level as the upper surface 11 of the wafer 10. That is, the upper surface 111 of the body 110 may be located on the same plane as the upper surface 11 of the wafer 10.
  • FIG. 3 is a perspective view of a tray 100a according to some embodiments of the inventive concept.
  • the tray 100a illustrated in FIG. 3 may have a configuration substantially the same as that of the tray 100 illustrated in FIGS. 2A and 2B except that the plurality of cavities 120a and 120b have different horizontal widths. have.
  • the same reference numerals as in Figs. 2A and 2B denote the same members, and detailed description thereof will be omitted or simplified here.
  • the tray 100b may include a notch portion (see 130 of FIG. 2A) disposed on the sidewall of the cavity 120a and / or an alignment mark disposed on the upper surface 111a of the body 110a (FIG. 2A). 140).
  • the insulating layer (for example, see 211 of FIG. 6B) to be formed may be formed to have a step at a portion adjacent to the edge of the wafer 10. In addition, the insulating layer may be formed to cover a portion of the side surface of the wafer 10.
  • FIG. 5 is a cross-sectional view illustrating a plurality of wafers 10 disposed on a tray 100c according to some embodiments of the inventive concept.
  • the tray 100c illustrated in FIG. 5 may have a configuration substantially the same as that of the tray 100 illustrated in FIGS. 2A and 2B except that the cavity is not formed.
  • the same reference numerals as in Figs. 2A and 2B denote the same members, and detailed description thereof will be omitted or simplified here.
  • the tray 100c may provide a flat upper surface 111b on which a plurality of wafers 10 may be disposed.
  • the plurality of wafers 10 may be located at predetermined positions on the upper surface 111b of the body 110b, respectively.
  • the tray 100c may include an alignment mark (see 140 of FIG. 2A) disposed on the top surface 111b of the body 110b.
  • an insulating layer formed along the surface of the tray 100c and the surface of the wafer 10 may be formed of the tray 100c.
  • the upper surface 111b may be covered and at least a portion of the upper surface 11 and the side surfaces of the wafer 10 may be covered.
  • the wafer 10 disposed in the tray 100c may be fixed during the semiconductor package process.
  • 6A through 6J are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with some embodiments of the inventive concepts, in a process sequence. 6A to 6J, a method of manufacturing a semiconductor package using the tray 100 shown in FIGS. 2A and 2B will be described.
  • a plurality of wafers 10 are disposed in the tray 100.
  • Each of the plurality of wafers 10 may be arranged to be accommodated in different cavities 120 provided in the tray 100.
  • the wafer 10 may be disposed in the cavity 120 so that the top surface 11 of the wafer 10 on which the pad 13 is formed is exposed upward.
  • the wafer 10 may be disposed in the cavity 120 so that the bottom surface opposite to the top surface 11 faces the bottom surface of the cavity 120.
  • the active surface of the wafer 10 may be exposed and the inactive surface of the wafer 10 may be in contact with the surface of the tray 100.
  • the wafer 10 may be disposed in the cavity 120 to be spaced apart from the sidewall of the cavity 120. As the side surface of the wafer 10 and the side wall of the cavity 120 are spaced apart from each other, a space 120S may be formed between the side surface of the wafer 10 and the side wall of the cavity 120.
  • the depth of the cavity 120 may be substantially the same as the thickness of the wafer 10, thus the top surface 11 and the body 110 of the wafer 10 disposed in the cavity 120.
  • the top surface 111 of) may have the same height level.
  • the present invention is not limited thereto, and when the wafer 10 is disposed in the cavity 120, the upper surface of the body 110 may have a height level different from that of the upper surface 11 of the wafer 10.
  • the upper surface of the body 110 may have a lower level than the upper surface 11 of the wafer 10.
  • a first insulating layer 211 is formed on the tray 100 and the plurality of wafers 10.
  • the first insulating layer 211 may be formed to have an opening 211H through which at least a portion of the pad 13 may be exposed.
  • the first insulating layer 211 may cover the upper surface 111 of the body 110 and the upper surface 11 of the plurality of wafers 10.
  • the first insulating layer 211 may function to fix the wafer 10 disposed in the cavity 120 during the subsequent process.
  • the first insulating layer 211 may cover the space 120S between the wafer 10 and the sidewall of the cavity 120.
  • the space 120S between the wafer 10 and the sidewall of the cavity 120 may be sealed by the first insulating layer 211.
  • the first insulating layer 211 may cover the space 120S between the sidewalls of the wafer 10 and the cavity 120 while the interconnection structure is formed, thereby preventing foreign matter from entering the space 120S. .
  • the first insulating layer 211 is formed to cover the top of the space 120S between the side of the wafer 10 and the sidewall of the cavity 120, wherein the side and the cavity of the wafer 10 are covered.
  • the material constituting the first insulating layer 211 may not be filled in the space 120S between the sidewalls of the 120. Since the material constituting the first insulating layer 211 is not filled in the space 120S between the side surface of the wafer 10 and the side wall of the cavity 120, the wafer 10 may be easily separated from the tray 100 in the future. Can be.
  • the first insulating layer 211 may be formed through a film process using an insulating film. More specifically, in order to form the first insulating layer 211, the photosensitive film is attached to the upper surface 111 of the body 110 and the upper surface 11 of the plurality of wafers 10 by a laminating method. A portion of the photosensitive film may be removed to expose the pad of the wafer 10 through the exposure and development processes.
  • the first insulating layer 211 may include a non-photosensitive material.
  • the non-photosensitive film is attached to the upper surface 111 of the body 110 and the upper surface 11 of the plurality of wafers 10, and then the wafer is processed with a laser cutting device. A portion of the non-photosensitive film can be removed so that the pad of (10) is exposed.
  • the first insulating layer 211 may be made of a polymer material such as, for example, polyimide.
  • the first insulating layer 211 may be formed by a spin-coating method.
  • the seed metal layer 221a covering the surface of the pad 13 exposed through the opening 211H of the first insulating layer 211 and the opening of the first insulating layer 211 is formed.
  • the seed metal layer 221a may be deposited by, for example, a sputtering method, but a method of forming the seed metal layer 221a is not limited thereto.
  • the seed metal layer 221a may include, for example, any one of Ti, Cu, Ni, Al, Pt, Au, Ag, W, Ta, Co, or a combination thereof.
  • a first mask pattern 290 having a first mask opening 290H is formed on the seed metal layer 221a. A portion of the seed metal layer 221a may be exposed by the first mask opening 290H.
  • the first mask pattern 290 may be formed by, for example, forming a photosensitive material layer on the seed metal layer 221a and then patterning the photosensitive material layer using photolithography.
  • a photolithography process an exposure mask having a predetermined pattern may be used, and a laser light source such as KrF or ArF may be used.
  • the first mask pattern 290 may be formed by a film process. For example, after attaching the photosensitive film on the seed metal layer 221a to cover the seed metal layer 221a, a first mask opening 290H exposing a portion of the seed metal layer 221a through an exposure and development process may be formed. Can be.
  • a first metal layer 223 filling at least a portion of the first mask opening 290H is formed.
  • the first metal layer 223 may be formed to cover the surface of the seed metal layer 221a exposed through the first mask opening 290H.
  • the first metal layer 223 may be formed by, for example, a plating method.
  • the first metal layer 223 may be made of copper.
  • the first metal layer 223 may be formed by a plating method using the seed metal layer 221a as a seed.
  • the first metal layer 223 may be formed by immersion plating, electroless plating, electroplating, or a combination thereof.
  • the seed metal layer 221a formed on the upper surface 111 and the plurality of wafers 10 of the tray 100 may be formed to have a substantially uniform thickness as a whole.
  • the space between the sidewall of the cavity 120 and the wafer 10 accommodated in the cavity 120 (FIG. Seed metal layer 221a in the vicinity of reference numeral 120 of 6b may be formed without a step.
  • the seed metal layer 211a may be parallel to the upper surface 111 of the tray 100 in the vicinity of the space between the sidewall of the cavity 120 and the wafer 10 accommodated in the cavity 120.
  • the thickness of the portion of the seed metal layer 221a on the space between the sidewall of the cavity 120 and the wafer 10 accommodated in the cavity 120 may be equal to the thickness of the portion of the seed metal layer 221a on the plurality of wafers 10. May be substantially the same. Accordingly, in a plating process in which power is applied to the seed metal layer 221a using a plating jig (not shown), the power may be more uniformly transmitted to the entire seed metal layer 221a. For example, even when the plating jig is brought into contact with a point of the seed metal layer 221a near the edge of the upper surface 111 of the tray 100, the power applied through the plating jig has the seed metal layer 211a having a uniform thickness. Can be uniformly delivered throughout.
  • portions of the seed mask layer 221a of FIG. 6E under the first mask pattern 290 and the first mask pattern 290 are removed from the resultant of FIG. 6E. do.
  • An ashing or strip process may be used to remove the first mask pattern 290.
  • a chemical etching method may be used to remove a portion of the seed metal layer 221a of FIG. 6E under the first mask pattern 290.
  • the first metal layer 223 and the seed metal layer 221 may be integrally coupled to each other, and may constitute a distribution layer 220.
  • a second insulating layer 213 covering the first metal layer 223 is formed, and then a second metal layer 225 penetrating the second insulating layer 213 and connected to the first metal layer 223.
  • the first insulating layer 211, the wiring layer 220, the second insulating layer 213, and the second metal layer 225 may constitute the interconnection structure 200a.
  • the second insulating layer 213 may be formed by a film process similar to the first insulating layer 211 described with reference to FIG. 6B.
  • the second insulating layer 213 may include a photosensitive material or may include a non-photosensitive material.
  • the second metal layer 225 may be an under bump metal (UBM). In other embodiments, the second metal layer 225 may be omitted.
  • UBM under bump metal
  • an external connection terminal 400 is formed on the second metal layer 225.
  • the external connection terminal 400 may be, for example, solder balls or solder bumps.
  • the external connection terminal 400 may be configured to electrically connect the semiconductor package and the external device.
  • the external connection terminal 400 may be electrically connected to the pad 13 of the wafer 10 through the seed metal layer 221, the first metal layer 223, and the second metal layer 225. Meanwhile, when the second metal layer 225 is omitted, the external connection terminal 400 may be attached to the first metal layer 223 exposed by the second insulating layer 213.
  • a portion of a structure stacked on the tray 100 and / or the plurality of wafers 10 may be removed to separate the plurality of wafers 10 from the tray 100.
  • the material remaining between the sidewall and the wafer 10 accommodated in the cavity 120 may be removed.
  • a separation lane 250 may be formed in the interconnection structure 200.
  • the separation lane 250 may vertically penetrate the first insulating layer 211 and the second insulating layer 213, and may be formed along an edge portion of each of the plurality of wafers 10.
  • the separation lane 250 may have a ring shape when viewed from the top.
  • the separation lane 250 the space 120S between the sidewall of the cavity 120 and the edge of the wafer 10 may be exposed upward.
  • a portion of the edge region of the wafer 10 and / or a portion of the surface of the tray 100 may be exposed.
  • the separation lane 250 the wafer-level semiconductor packages including the wafer 10 and the interconnection structure 200 on the wafer 10 may be separated from each other.
  • the separation lane 250 may be formed through, for example, a laser drilling method.
  • the wafer-level semiconductor package 1 is separated from the tray, and the wafer-level semiconductor package 1 is singulated into semiconductor packages in a plurality of package units through a sawing process.
  • the sawing blade BL may be cut along the scribe lane SL to separate the wafer-level semiconductor package 1.
  • the semiconductor package 1 at the wafer level can be individualized into semiconductor packages of multiple package units.
  • 7A to 7D are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with some embodiments of the inventive concepts.
  • 7A to 7D a method of manufacturing a semiconductor package using the tray 100c shown in FIG. 5 will be described, and descriptions overlapping with those described with reference to FIGS. 6A to 6J will be omitted or simplified.
  • a plurality of wafers 10 are disposed on the tray 100c.
  • Each of the wafers 10 may have an upper surface 11 on which a pad 13 is formed, and a lower surface opposite to the upper surface 11 may face the surface of the tray 100c.
  • an alignment mark (see 140 of FIG. 2A) provided on the tray 100c may be used.
  • a first insulating layer 311 is formed to cover the surface of the tray 100c and the surface of the wafer 10 and have an opening 311H exposing the pad 13 of the wafer 10. . Since the upper surface 11 of the wafer 10 has a higher level than the surface of the tray 100c, the first insulating layer 311 may be formed to have a stepped shape. The first insulating layer 311 may fix the plurality of wafers 10 at a predetermined position on the tray 100c during a subsequent process.
  • the interconnection structure 300a is formed on the plurality of wafers 10 and the tray 100c by substantially the same process as described with reference to FIGS. 6C to 6G, and the second metal layer 325 To form an external connection terminal 400.
  • the first insulating layer 311 and the second insulating layer 313 are formed along edges of the plurality of wafers 10. You can remove part of it.
  • a separation lane 350 may be formed in the interconnection structure 300.
  • the semiconductor package of the wafer level including the wafer 10 and the interconnection structure 300 on the wafer 10 may be separated from each other by the separation lane 350.
  • the wafer-level semiconductor packages may be separated from the tray 100c.
  • Each of the separated wafer-level semiconductor packages may be individualized into semiconductor packages in a plurality of package units through a sawing process.
  • a plurality of unit processes of the semiconductor package process may be performed using a tray capable of supporting a plurality of wafers. That is, the semiconductor package process is performed by placing a plurality of wafers in a tray, so that a plurality of wafer-level semiconductor packages can be manufactured at the panel level. Therefore, according to the technical concept of the present invention, since the semiconductor package process for a plurality of wafers can be performed at the same time, productivity can be improved.

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Abstract

본 발명의 기술적 사상은 트레이에 상기 복수개의 웨이퍼들을 배치하는 단계, 상기 트레이 및 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계, 및 상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계를 포함하고, 상기 인터커넥션 구조를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.

Description

반도체 패키지의 제조 방법
본 발명의 기술적 사상은 반도체 패키지의 제조 방법에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지(wafer level package) 기술을 이용한 반도체 패키지의 제조 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 반도체 칩으로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
웨이퍼 레벨 패키지에 의하면, 인쇄회로기판(printed circuit board)이 필요 없으므로 반도체 패키지의 전체 두께가 얇아질 수 있고, 낮은 두께를 가지므로 우수한 방열효과를 가지는 반도체 패키지를 제조할 수 있다. 하지만, 웨이퍼 레벨 패키지 기술을 이용함에 있어서, 반도체 패키지 공정의 비용을 보다 더 절감시키고, 반도체 패키지 공정의 생산성을 향상시킬 수 있는 방안에 대한 요구가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 공정의 생산성을 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 트레이에 상기 복수개의 웨이퍼들을 배치하는 단계, 상기 트레이 및 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계, 및 상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계를 포함하고, 상기 인터커넥션 구조를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 면에 배치된 패드를 가지는 복수개의 웨이퍼들을 준비하는 단계, 복수개의 캐비티들이 형성된 트레이를 준비하고, 상기 제1 면이 노출되도록 상기 복수개의 캐비티들 내에 상기 복수개의 웨이퍼들을 배치하는 단계, 상기 트레이 및 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계, 및 상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계를 포함하고, 상기 인터커넥션 구조를 형성하는 단계는, 상기 트레이 및 상기 캐비티에 수용된 상기 복수개의 웨이퍼들 상에, 상기 복수개의 웨이퍼들의 패드를 노출시키는 개구부를 가지는 제1 절연층, 상기 복수개의 웨이퍼들의 패드와 전기적으로 연결된 배선층, 및 상기 배선층을 덮는 제2 절연층을 순차적으로 형성하는 단계를 포함하고, 상기 인터커넥션 구조가 형성되는 동안, 캐비티의 측벽과 상기 캐비티에 수용된 상기 웨이퍼 사이의 공간은 상기 제1 절연층에 의하여 덮이는 것을 특징으로 하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 의하면, 웨이퍼 레벨 패키지 기술을 이용하여 반도체 패키지를 제조할 수 있으므로, 소형화되고 방열 효율이 우수한 반도체 패키지를 제조할 수 있다.
나아가, 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 의하면, 트레이에 복수개의 웨이퍼들을 배치하여 패널 레벨로 반도체 패키지 공정을 수행할 수 있으므로, 반도체 패키지 공정의 비용을 절감할 수 있고 반도체 패키지 공정의 생산성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 2a는 본 발명의 일부 실시예들에 따른 트레이의 사시도이다.
도 2b는 도 2a의 ⅡB-ⅡB’선에 따른 트레이의 단면도로서, 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 3은 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이의 사시도이다.
도 4는 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 5는 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 6a 내지 도 6j는 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 7a 내지 도 7d는 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
본 발명에 따른 반도체 패키지의 제조 방법은 트레이에 상기 복수개의 웨이퍼들을 배치하는 단계, 상기 트레이 및 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계, 및 상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계를 포함하고, 상기 인터커넥션 구조를 형성하는 단계를 포함한다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 복수개의 웨이퍼들을 준비하는 단계(S100), 트레이에 복수개의 웨이퍼들을 배치하는 단계(S200), 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계(S300), 복수개의 웨이퍼들을 트레이로부터 분리하는 단계(S400), 및 복수개의 웨이퍼들 각각을 패키지 단위로 절단하는 단계(S500)를 순차적으로 진행할 수 있다.
좀 더 구체적으로, 복수개의 웨이퍼들을 준비하는 단계(S100)는, 각각 반도체 기판 및 상기 반도체 기판 상에 형성된 반도체 소자를 포함하는 복수개의 웨이퍼들을 준비한다.
상기 반도체 기판은, 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 상기 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 상기 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 또한, 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 반도체 소자는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 예컨대, 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 상기 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
이어서, 트레이에 복수개의 웨이퍼들을 배치하는 단계(S200)는, 복수개의 웨이퍼들이 배치되기에 적절한 구조를 가진 트레이(예를 들어, 도 2a의 100 참조)를 준비하고, 상기 트레이의 정해진 위치에 복수개의 웨이퍼들을 배치한다. 일부 실시예들에서, 상기 트레이에는 복수개의 웨이퍼들의 배치를 용이하게 하기 위하여, 복수개의 웨이퍼들을 수용할 수 있는 복수개의 캐비티가 형성되어 있을 수 있다. 웨이퍼가 트레이의 상기 캐비티에 배치될 때, 패드가 형성된 웨이퍼의 상면은 상부를 향하고, 웨이퍼의 상면과 반대되는 하면은 트레이의 표면에 접촉할 수 있다.
다음으로, 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계(S300)는, 트레이에 배치된 복수개의 웨이퍼들에 대하여 동시에 인터커넥션 구조를 형성한다. 여기서, 인터커넥션 구조(도 6i의 200 참조)는 웨이퍼에 형성된 반도체 소자의 패드와 외부 장치를 전기적으로 연결하기 위하여 웨이퍼 상에 형성되는 구조물을 의미할 수 있다. 상기 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계는 후술되는 도 6b 내지 도 6h의 설명 부분에서 보다 상세하게 설명하기로 한다.
계속하여, 복수개의 웨이퍼들을 트레이로부터 분리하는 단계(S400)는, 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계를 통하여 형성된 구조물의 일부를 제거한 후, 트레이로부터 복수개의 웨이퍼들을 분리한다. 상기 트레이로부터 분리된 복수개의 웨이퍼들 각각은, 그 상부에 형성된 인터커넥션 구조를 포함하는 웨이퍼 레벨 패키지 형태의 반도체 패키지일 수 있다. 상기 복수개의 웨이퍼들을 트레이로부터 분리하는 단계는 후술되는 도 6i의 설명 부분에서 보다 상세하게 설명하기로 한다.
이후, 복수개의 웨이퍼들 각각을 패키지 단위로 절단하는 단계(S500)는, 트레이로부터 분리된 웨이퍼 레벨의 반도체 패키지에 대하여 쏘잉(sawing) 공정을 수행하여, 상기 웨이퍼 레벨의 반도체 패키지를 다수의 패키지 단위의 반도체 패키지들로 개별화(singulation)할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 의하면, 웨이퍼 레벨 패키지 기술을 이용하여 반도체 패키지를 제조할 수 있으므로, 소형화되고 방열 효율이 우수한 반도체 패키지를 제조할 수 있다.
나아가, 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 의하면, 복수개의 웨이퍼를 트레이에 배치하여 반도체 패키지 공정의 단위 공정들의 적어도 일부분을 패널 레벨로 진행할 수 있다. 따라서, 복수개의 웨이퍼에 대하여 동시에 반도체 패키지 공정을 수행할 수 있으므로 반도체 패키지 공정을 단순화할 수 있고 생산성을 향상시킬 수 있다.
도 2a는 본 발명의 일부 실시예들에 따른 트레이(100)의 사시도이다. 도 2b는 도 2a의 ⅡB-ⅡB’선에 따른 트레이(100)의 단면도로서, 트레이(100)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다.
도 2a 및 도 2b를 참조하면, 트레이(100)는 평판(plate) 형상을 가지며, 몸체(110) 및 복수개의 캐비티들(120)를 포함할 수 있다.
트레이(100)는 복수개의 웨이퍼들(10)이 동시에 배치될 수 있도록 충분한 수평 면적을 가질 수 있다. 트레이(100)는 복수개의 웨이퍼들(10)에 대한 반도체 패키지 공정이 진행되는 동안 복수개의 웨이퍼들(10)을 지지할 수 있다. 트레이(100)의 외연은 도 2a에 도시된 것과 같이 직사각형 형태를 가질 수 있으나, 트레이(100)의 외연의 형태가 이에 한정되는 것은 아니다.
몸체(110)는 트레이(100)의 전체적인 외관을 구성하며, 트레이(100)와 마찬가지로 복수개의 웨이퍼(10)가 동시에 배치되기에 충분한 평면적을 가질 수 있다.
복수개의 캐비티들(120)은 복수개의 웨이퍼들(10)이 각각 수용될 수 있는 공간을 제공할 수 있다. 즉, 캐비티(120)는 몸체(110)에 마련된 리세스(recess) 영역을 의미할 수 있으며, 웨이퍼(10)의 하면과 마주하는 바닥면 및 웨이퍼(10)의 측부와 마주하는 측벽을 포함할 수 있다.
복수개의 캐비티들(120)은 웨이퍼(10)에 대응하는 형상을 가질 수 있으며, 예컨대 트레이(100)를 상부에서 보았을 때 캐비티(120)는 원 모양을 가질 수 있다. 도 2a 및 도 2b에서는 복수개의 캐비티들(120)이 대체로 동일한 치수(dimensions)를 가지는 것으로 도시되었으나, 복수개의 캐비티들(120)의 치수, 예컨대 복수개의 캐비티들(120) 각각의 수평 면적 및/또는 깊이(120h)는 서로 상이할 수 있다. 나아가, 도 2a에서는 4 개의 캐비티(120)가 트레이(100)에 형성된 것으로 도시되었으나, 하나의 트레이(100)에 형성된 캐비티(120)의 수는 2 개, 3개, 또는 5 개 이상일 수도 있다.
일부 실시예들에서, 트레이(100)는 노치부(130)를 포함할 수 있다. 노치부(130)는 복수개의 캐비티들(120) 각각에 배치될 수 있으며, 예컨대 캐비티(120)의 측벽에 배치될 수 있다. 노치부(130)는 트레이(100)의 소정의 위치에 웨이퍼(10)를 위치시키기 위하여 마련될 수 있다. 노치부(130)를 통해, 웨이퍼(10)는 캐비티(120) 내에서 소정 방향으로 정렬되어 위치될 수 있다. 일부 실시예들에서, 노치부(130)는 웨이퍼(10)의 노치(notch)와 접촉하여 캐비티(120) 내에 웨이퍼(10)를 고정시킬 수 있다.
일부 실시예들에서, 트레이(100)는 얼라인 마크(140)를 포함할 수 있다. 얼라인 마크(140)는 몸체(110)의 상면(111)에서 복수개의 캐비티들(120) 각각의 주변에 배치될 수 있다. 얼라인 마크(140)는 트레이(100)의 소정의 위치에 웨이퍼(10)를 위치시키기 위하여 마련될 수 있다. 또한, 반도체 패키지 공정 동안 다수의 단위 공정들을 수행하기 위한 반도체 제조 장비들은 얼라인 마크(140)를 이용하여 캐비티(120) 및/또는 캐비티(120)에 배치된 웨이퍼(10)의 위치를 인식할 수 있다.
도 2b에 도시된 것과 같이, 웨이퍼(10)는 패드(13)가 형성된 상면(11)이 상부를 향하고 상기 상면(11)과 반대되는 하면이 캐비티(120)의 바닥면과 마주하도록 캐비티(120) 내에 배치될 수 있다. 바꿔 말해서, 웨이퍼(10)가 캐비티(120)에 배치될 때, 웨이퍼(10)의 활성면은 외부에 노출되고, 웨이퍼(10)의 비활성면은 캐비티(120)의 바닥면과 대면할 수 있다. 캐비티(120)의 수평 폭, 예컨대 캐비티(120)의 지름을 가로지르는 수평 폭은 웨이퍼(10)의 수평 폭보다 클 수 있으며, 그에 따라 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리는 소정 거리(190) 이격될 수 있다. 상기 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 거리(190)는, 예를 들어 라미네이팅 방법에 의하여 복수개의 웨이퍼들(10) 및 트레이(100)의 표면 상에 절연층(예를 들어, 도 6b의 211 참조)이 형성될 때, 상기 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 공간(120S)이 상기 절연층에 의하여 채워지지 않도록 적절하게 조절될 수 있다.
일부 실시예들에서, 캐비티(120)의 깊이(120h)는 웨이퍼(10)의 두께(10h)와 실질적으로 동일할 수 있다. 바꿔 말해서, 웨이퍼(10)가 캐비티(120)에 배치되었을 때, 몸체(110)의 상면(111)은 웨이퍼(10)의 상면(11)과 동일한 레벨을 가질 수 있다. 즉, 몸체(110)의 상면(111)은 웨이퍼(10)의 상면(11)은 동일 평면 상에 위치할 수 있다. 몸체(110)의 상면(111)이 웨이퍼(10)의 상면(11)과 동일한 레벨을 가지는 경우, 몸체(110)의 상면(111) 및 웨이퍼(10)의 상면(11)을 덮도록 형성된 절연층은 거의 단차(stepped portion)를 가지지 않도록 형성될 수 있다.
본 발명의 실시예들에서, 반도체 패키지의 제조 과정의 적어도 일부는 복수개의 웨이퍼들(10)을 트레이(100)에 배치한 상태로 이루어지므로, 트레이(100)는 내화학성 및 내열성을 가지는 물질로 이루어질 수 있다.
일부 실시예들에서, 트레이(100)는 금속 소재, 예컨대 철, 니켈, 코발트, 티타늄, 또는 이들이 포함된 합금으로 구성될 수 있다.
일부 실시예들에서, 트레이(100)는 세라믹 소재, 예컨대 알루미나 또는 탄화 규소로 구성될 수 있다.
일부 실시예들에서, 트레이(100)는 탄소 섬유로 구성될 수 있다. 또는, 트레이(100)는 절연체인 프리프레그(prepreg)로 구성될 수 있으며, 예를 들어 트레이(100)는 성형 되기 전의 강화 섬유 등에 열경화성 수지를 침투시켜 B-stage(수지의 반경화 상태)까지 경화시킨 재료로 구성될 수 있다.
도 3은 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이(100a)의 사시도이다. 도 3에 도시된 트레이(100a)는 복수개의 캐비티들(120a, 120b)이 서로 다른 수평 폭을 가지는 점을 제외하고는 도 2a 및 도 2b에 도시된 트레이(100)와 대체로 동일한 구성을 가질 수 있다. 도 3에 있어서, 도 2a 및 도 2b와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 3을 참조하면, 트레이(100a)는 수평 폭이 서로 다른 제1 캐비티(120a) 및 제2 캐비티(120b)를 포함할 수 있다. 예컨대, 제1 캐비티(120a)의 지름은 제2 캐비티(120b)의 지름보다 클 수 있다. 트레이(100a)가 수평 폭이 서로 다른 제1 캐비티(120a) 및 제2 캐비티(120b)를 포함함으로써, 지름이 상이한 웨이퍼들이 동시에 트레이(100a)에 탑재될 수 있다. 따라서, 트레이(100a)를 이용하면, 지름이 서로 다른 웨이퍼들에 대하여 동시에 반도체 패키지 공정을 수행할 수 있다.
도면에서는 트레이(100a)는 2가지의 수평 폭을 가지는 캐비티들을 포함하는 것으로 도시되었으나, 3가지 이상의 수평 폭을 가지는 캐비티들을 포함할 수도 있다.
도 4는 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이(100b)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다. 도 4에 도시된 트레이(100b)는 캐비티(120a)의 깊이(120ha)를 제외하고는 도 2a 및 도 2b에 도시된 트레이(100)와 대체로 동일한 구성을 가질 수 있다. 도 4에 있어서, 도 2a 및 도 2b와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 4를 참조하면, 트레이(100b)에 구비된 캐비티(120a)의 깊이(120ha)는 웨이퍼(10)의 두께(10h)보다 작을 수 있다. 따라서, 웨이퍼(10)가 캐비티(120a) 내에 배치되었을 때, 웨이퍼(10)의 적어도 일부분은 몸체(110a)의 상면(111a)으로부터 돌출될 수 있다. 즉, 웨이퍼(10)가 캐비티(120a) 내에 배치되었을 때, 몸체(110a)의 상면(111a)은 웨이퍼(10)의 상면(11)보다 낮은 레벨에 위치할 수 있다. 다시 말해서, 캐비티(120a)의 바닥면으로부터 몸체(110a)의 상면(111a) 간의 수직 거리는, 캐비티(120a)의 바닥면으로부터 캐비티(120a)에 수용된 웨이퍼(10)의 상면(11) 간의 수직 거리보다 작을 수 있다.
도면에는 도시되지 않았으나, 트레이(100b)는 캐비티(120a)의 측벽에 배치된 노치부(도 2a의 130 참조) 및/또는 몸체(110a)의 상면(111a)에 배치된 얼라인 마크(도 2a의 140 참조)를 포함할 수 있다.
몸체(110a)의 상면(111a)이 웨이퍼(10)의 상면(11)보다 낮은 레벨에 위치하는 경우에, 몸체(110a)의 상면(111a) 및 웨이퍼(10)의 상면(11)을 덮도록 형성되는 절연층(예를 들어, 도 6b의 211 참조)은 웨이퍼(10)의 가장자리와 인접한 부분에서 단차를 가지도록 형성될 수 있다. 또한, 상기 절연층은 웨이퍼(10)의 측면의 일부분을 덮도록 형성될 수 있다.
도 5는 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이(100c)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다. 도 5에 도시된 트레이(100c)는 캐비티가 형성되지 않은 점을 제외하고는 도 2a 및 도 2b에 도시된 트레이(100)와 대체로 동일한 구성을 가질 수 있다. 도 5에 있어서, 도 2a 및 도 2b와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 5를 참조하면, 트레이(100c)는 복수개의 웨이퍼들(10)이 배치될 수 있는 평평한(flat) 상면(111b)을 제공할 수 있다. 복수개의 웨이퍼들(10)은 몸체(110b)의 상면(111b)에서 정해진 위치에 각각 위치될 수 있다.
도면에는 도시되지 않았으나, 트레이(100c)는 몸체(110b)의 상면(111b)에 배치된 얼라인 마크(도 2a의 140 참조)를 포함할 수 있다.
트레이(100c)가 평평한 상면(111b)을 가지는 경우에, 트레이(100c)의 표면 및 웨이퍼(10)의 표면을 따라 형성된 절연층(예를 들어, 도 6b의 211 참조)은 트레이(100c)의 상면(111b)을 덮고, 웨이퍼(10)의 상면(11) 및 측면의 적어도 일부를 덮을 수 있다. 상기 절연층에 의하여, 트레이(100c)에 배치된 웨이퍼(10)는 반도체 패키지 공정 동안 고정될 수 있다.
도 6a 내지 도 6j는 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 도 6a 내지 도 6j에서는, 도 2a 및 도 2b에 도시된 트레이(100)를 이용한 반도체 패키지의 제조 방법을 설명하기로 한다.
도 6a를 참조하면, 복수개의 웨이퍼들(10)을 트레이(100)에 배치한다. 복수개의 웨이퍼들(10) 각각은 트레이(100)에 마련된 서로 다른 캐비티(120)에 수용되도록 배치될 수 있다. 웨이퍼(10)는 패드(13)가 형성된 웨이퍼(10)의 상면(11)이 위로 노출되도록 캐비티(120) 내에 배치될 수 있다. 바꿔 말해서, 웨이퍼(10)는 상기 상면(11)과 반대되는 하면이 캐비티(120)의 바닥면과 마주하도록 캐비티(120) 내에 배치될 수 있다. 바꿔 말해서, 웨이퍼(10)의 활성면은 노출되고, 웨이퍼(10)의 비활성면은 트레이(100)의 표면과 접촉할 수 있다.
웨이퍼(10)는 캐비티(120)의 측벽과 이격되도록 캐비티(120) 내에 배치될 수 있다. 웨이퍼(10)의 측면과 캐비티(120)의 측벽이 이격됨에 따라, 웨이퍼(10)의 측면과 캐비티(120)의 측벽 사이에는 상부가 노출된 공간(120S)이 형성될 수 있다.
도 6a에 도시된 것과 같이, 캐비티(120)의 깊이는 웨이퍼(10)의 두께와 대체로 동일할 수 있으며, 이에 따라 캐비티(120) 내에 배치된 웨이퍼(10)의 상면(11)과 몸체(110)의 상면(111)은 동일한 높이 레벨을 가질 수 있다.
다만, 이에 한정되는 것은 아니며, 캐비티(120) 내에 웨이퍼(10)가 배치되었을 때, 몸체(110)의 상면은 웨이퍼(10)의 상면(11)과 다른 높이 레벨을 가질 수도 있다. 예를 들어, 몸체(110)의 상면은 웨이퍼(10)의 상면(11)보다 낮은 레벨을 가질 수 있다.
도 6b를 참조하면, 트레이(100) 및 복수개의 웨이퍼들(10) 상에 제1 절연층(211)을 형성한다. 상기 제1 절연층(211)은 패드(13)의 적어도 일부분을 노출시킬 수 있는 개구부(211H)를 가지도록 형성될 수 있다. 제1 절연층(211)은 몸체(110)의 상면(111) 및 복수개의 웨이퍼들(10)의 상면(11)을 덮을 수 있다.
제1 절연층(211)은 후속 공정 동안 캐비티(120) 내에 배치된 웨이퍼(10)를 고정시키는 기능을 수행할 수 있다. 또한, 제1 절연층(211)은 웨이퍼(10)와 캐비티(120)의 측벽 사이의 공간(120S)을 덮을 수 있다. 예컨대, 웨이퍼(10)와 캐비티(120)의 측벽 사이의 공간(120S)은 제1 절연층(211)에 의하여 밀봉될 수 있다. 제1 절연층(211)은 인터커넥션 구조가 형성되는 동안 웨이퍼(10)와 캐비티(120)의 측벽 사이의 공간(120S)을 덮어, 상기 공간(120S)으로 이물질이 유입되는 것을 방지할 수 있다.
일부 실시예들에서, 제1 절연층(211)은 웨이퍼(10)의 측면과 캐비티(120)의 측벽 사이의 상기 공간(120S)의 상부를 덮도록 형성되되, 웨이퍼(10)의 측면과 캐비티(120)의 측벽 사이의 공간(120S)에는 제1 절연층(211)을 이루는 물질이 채워지지 않을 수 있다. 제1 절연층(211)을 이루는 물질이 웨이퍼(10)의 측면과 캐비티(120)의 측벽 사이의 공간(120S)에는 채워지지 않으므로, 향후 웨이퍼(10)를 트레이(100)로부터 용이하게 분리할 수 있다.
일부 실시예들에서 제1 절연층(211)은 절연 필름을 이용한 필름 공정을 통하여 형성될 수 있다. 좀 더 구체적으로, 제1 절연층(211)을 형성하기 위하여, 라미네이팅 방법에 의하여 감광성 필름을 몸체(110)의 상면(111) 및 복수개의 웨이퍼들(10)의 상면(11)에 부착시킨 후, 노광 및 현상 공정을 통하여 웨이퍼(10)의 패드가 노출되도록 상기 감광성 필름의 일부를 제거할 수 있다.
또한, 일부 실시예들에서, 제1 절연층(211)은 비감광성 물질을 포함할 수 있다. 예컨대, 제1 절연층(211)을 형성하기 위하여, 비광감성 필름을 몸체(110)의 상면(111) 및 복수개의 웨이퍼들(10)의 상면(11)에 부착시킨 후, 레이저 커팅 장치로 웨이퍼(10)의 패드가 노출되도록 상기 비감광성 필름의 일부를 제거할 수 있다.
제1 절연층(211)은, 예를 들어 폴리이미드(polyimide)와 같은 폴리머 물질로 구성될 수 있다.
한편, 다른 실시예들에서, 제1 절연층(211)은 스핀-코팅(spin-coating) 방법에 의하여 형성될 수도 있다.
도 6c를 참조하면, 제1 절연층(211)의 표면 및 제1 절연층(211)의 개구부(211H)를 통해 노출된 패드(13)의 표면을 덮는 시드 금속층(221a)을 형성한다. 상기 시드 금속층(221a)은, 예를 들어 스퍼터링 방법에 의하여 증착될 수 있으나, 시드 금속층(221a)의 형성 방법이 이에 한정되는 것은 아니다. 시드 금속층(221a)은, 예컨대 Ti, Cu, Ni, Al, Pt, Au, Ag, W, Ta, Co 또는 이들의 조합 중 어느 하나를 포함할 수 있다.
도 6d를 참조하면, 시드 금속층(221a) 상에 제1 마스크 개구부(290H)를 가지는 제1 마스크 패턴(290)을 형성한다. 시드 금속층(221a)의 일부는 제1 마스크 개구부(290H)에 의하여 노출될 수 있다.
제1 마스크 패턴(290)은, 예를 들어, 시드 금속층(221a) 상에 감광성 물질막을 형성한 후, 상기 감광성 물질막에 대하여 포토 리소그래피 기술을 이용한 패터닝 공정을 통하여 형성될 수 있다. 포토 리소그래피 공정을 위하여, 소정의 패턴이 형성된 노광 마스크를 사용할 수 있고, KrF 또는 ArF와 같은 레이저 광원이 사용될 수 있다.
일부 실시예들에서, 제1 마스크 패턴(290)은 필름 공정에 의하여 형성될 수 있다. 예컨대, 시드 금속층(221a)을 덮도록 감광성 필름을 시드 금속층(221a) 상에 부착시킨 후, 노광 및 현상 공정을 통하여 시드 금속층(221a)의 일부를 노출시키는 제1 마스크 개구부(290H)을 형성할 수 있다.
도 6e를 참조하면, 제1 마스크 개구부(290H)의 적어도 일부분을 채우는 제1 금속층(223)을 형성한다. 제1 금속층(223)은 제1 마스크 개구부(290H)를 통하여 노출된 시드 금속층(221a) 부분의 표면을 덮도록 형성될 수 있다.
제1 금속층(223)은 예를 들면, 도금 방법을 통하여 형성할 수 있다. 예를 들면, 제1 금속층(223)은 구리로 이루어질 수 있다. 일부 실시예들에서, 제1 금속층(223)은 시드 금속층(221a)을 시드(seed)로 하여 도금 방법으로 형성할 수 있다. 예를 들면, 제1 금속층(223)은 이머젼 도금(immersion plating), 무전해 도금(electroless plating), 전기도금(electroplating) 또는 이들의 조합에 의하여 형성될 수 있다.
일부 실시예들에서, 트레이(100)의 상면(111) 및 복수개의 웨이퍼들(10) 상에 형성된 시드 금속층(221a)은 전체적으로 대체로 균일한 두께를 가지도록 형성될 수 있다. 특히, 캐비티(120)의 깊이가 캐비티(120)에 수용된 웨이퍼(10)의 두께와 실질적으로 동일한 경우에, 캐비티(120)의 측벽과 캐비티(120)에 수용된 웨이퍼(10) 사이의 공간(도 6b의 120 참조) 부근의 시드 금속층(221a)은 단차없이 형성될 수 있다. 이 경우, 캐비티(120)의 측벽과 캐비티(120)에 수용된 웨이퍼(10) 사이의 공간 부근에서, 시드 금속층(211a)은 트레이(100)의 상면(111)과 평행할 수 있다. 또한, 캐비티(120)의 측벽과 캐비티(120)에 수용된 웨이퍼(10) 사이의 공간 상의 시드 금속층(221a) 부분의 두께는, 복수개의 웨이퍼들(10) 상의 시드 금속층(221a) 부분의 두께와 실질적으로 동일할 수 있다. 그에 따라, 도금 지그(도시 생략)를 이용하여 시드 금속층(221a)에 전원을 인가하는 방식의 도금 공정에서, 상기 전원은 시드 금속층(221a) 전체에 좀 더 균일하게 전달될 수 있다. 예컨대, 트레이(100)의 상면(111)의 가장자리 부근의 시드 금속층(221a)의 일 지점에 상기 도금 지그를 접촉시키더라도, 상기 도금 지그를 통하여 인가된 전원은 균일한 두께를 가지는 시드 금속층(211a) 전체에 균일하게 전달될 수 있다.
도 6f를 참조하면, 제1 금속층(223)을 형성한 후, 도 6e의 결과물에서 제1 마스크 패턴(290) 및 제1 마스크 패턴(290) 아래의 시드 금속층(도 6e의 221a) 부분을 제거한다.
제1 마스크 패턴(290)을 제거하기 위하여 애싱(ashing) 또는 스트립(strip) 공정을 이용할 수 있다. 또한, 제1 마스크 패턴(290)을 제거한 후, 제1 마스크 패턴(290) 아래의 시드 금속층(도 6e의 221a) 부분을 제거하기 위하여, 화학적 식각 방법이 이용될 수 있다.
일부 실시예들에서, 상기 제1 금속층(223) 및 시드 금속층(221)은 일체로 결합될 수 있으며, 배선층(distribution layer, 220)를 구성할 수 있다.
도 6g를 참조하면, 제1 금속층(223)을 덮는 제2 절연층(213)을 형성하고, 이어서 제2 절연층(213)을 관통하여 제1 금속층(223)에 연결되는 제2 금속층(225)을 차례로 형성한다. 일부 실시예들에서, 제1 절연층(211), 배선층(220), 제2 절연층(213), 및 제2 금속층(225)은 인터커넥션 구조(200a)를 구성할 수 있다.
일부 실시예들에서, 제2 절연층(213)은 도 6b를 참조하여 설명된 제1 절연층(211)과 유사하게 필름 공정에 의하여 형성될 수 있다. 제2 절연층(213)은 감광성 물질을 포함할 수 있고, 또는 비감광성 물질을 포함할 수도 있다.
일부 실시예들에서, 제2 금속층(225)은 언더 범프 메탈(under bump metal, UBM)일 수 있다. 다른 실시예들에서, 제2 금속층(225)은 생략될 수도 있다.
도 6h를 참조하면, 제2 금속층(225) 상에 외부 연결 단자(400)를 형성한다. 외부 연결 단자(400)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(400)는 반도체 패키지와 외부 장치를 전기적으로 연결하도록 구성될 수 있다. 외부 연결 단자(400)는 시드 금속층(221), 제1 금속층(223), 및 제2 금속층(225)을 통하여 웨이퍼(10)의 패드(13)에 전기적으로 연결될 수 있다. 한편, 제2 금속층(225)이 생략된 경우에는, 외부 연결 단자(400)는 제2 절연층(213)에 의해 노출된 제1 금속층(223)에 부착될 수 있다.
도 6i를 참조하면, 복수개의 웨이퍼들(10)을 트레이(100)로부터 분리하기 위하여, 트레이(100) 및/또는 복수개의 웨이퍼들(10) 상에 적층된 구조물의 일부분을 제거할 수 있다. 이때, 캐비티(120)이 측벽과 캐비티(120)에 수용된 웨이퍼(10) 사이에 남아있는 물질이 제거될 수도 있다.
예컨대, 트레이(100) 및/또는 복수개의 웨이퍼들(10) 상에 적층된 구조물의 일부분을 제거됨에 따라, 인터커넥션 구조(200)에는 분리 레인(separation lane, 250)이 형성될 수 있다. 상기 분리 레인(250)은 제1 절연층(211) 및 제2 절연층(213)을 수직으로 관통할 수 있으며, 복수개의 웨이퍼들(10) 각각의 가장자리 부분을 따라서 형성될 수 있다. 상기 분리 레인(250)은 상부에서 보았을 때 링 형상을 가질 수 있다. 분리 레인(250)에 의하여, 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 공간(120S)은 상부로 노출될 수 있다. 나아가, 웨이퍼(10)의 가장자리 영역의 일부 및/또는 트레이(100)의 표면의 일부도 노출될 수 있다. 분리 레인(250)에 의하여 웨이퍼(10) 및 웨이퍼(10) 상부의 인터커넥션 구조(200)를 포함하는 웨이퍼 레벨의 반도체 패키지들은 서로 분리될 수 있다.
분리 레인(250)은, 예를 들면, 레이저 드릴링 방법을 통하여 형성될 수 있다.
도 6j를 참조하면, 웨이퍼 레벨의 반도체 패키지(1)를 트레이로부터 분리하며, 쏘잉 공정을 통하여 웨이퍼 레벨의 반도체 패키지(1)를 다수의 패키지 단위의 반도체 패키지들로 개별화(singulation)한다. 다시 말해서, 쏘잉 블레이드(BL)가 스크라이브 레인(scribe lane, SL)을 따라 절단하여 웨이퍼 레벨의 반도체 패키지(1)를 분리할 수 있다. 그 결과, 웨이퍼 레벨의 반도체 패키지(1)는 다수의 패키지 단위의 반도체 패키지들로 개별화될 수 있다.
도 7a 내지 도 7d는 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 도 7a 내지 도 7d에서는, 도 5에 도시된 트레이(100c)를 이용한 반도체 패키지의 제조 방법을 설명하기로 하며, 도 6a 내지 도 6j를 참조하여 설명된 것과 중복되는 설명은 생략하거나 간단히 한다.
도 7a를 참조하면, 복수개의 웨이퍼들(10)을 트레이(100c) 상에 배치한다. 복수개의 웨이퍼들(10) 각각은 패드(13)가 형성된 상면(11)이 상부로 노출되고, 상기 상면(11)에 반대되는 하면이 트레이(100c)의 표면과 마주할 수 있다. 복수개의 웨이퍼들(10)을 트레이(100c) 상의 소정의 위치들에 배치하기 위하여, 트레이(100c) 상에 마련된 얼라인 마크(도 2a의 140 참조)를 이용할 수 있다.
도 7b를 참조하면, 트레이(100c)의 표면 및 웨이퍼(10)의 표면을 덮고, 웨이퍼(10)의 패드(13)를 노출시키는 개구부(311H)를 갖는 제1 절연층(311)을 형성한다. 웨이퍼(10)의 상면(11)이 트레이(100c)의 표면 보다 높은 레벨을 가지므로, 제1 절연층(311)은 단차 형상을 가지도록 형성될 수 있다. 제1 절연층(311)은 후속 공정 동안 복수개의 웨이퍼들(10)을 트레이(100c) 상의 소정 위치에 고정시킬 수 있다.
도 7c를 참조하면, 도 6c 내지 도 6g에 설명된 것과 실질적으로 동일한 과정을 거쳐 복수개의 웨이퍼들(10) 및 트레이(100c) 상에 인터커넥션 구조(300a)를 형성하고, 제2 금속층(325)에 연결되는 외부 연결 단자(400)를 형성한다.
도 7d를 참조하면, 복수개의 웨이퍼들(10)을 트레이(100c)로부터 분리하기 위하여, 복수개의 웨이퍼들(10)의 가장자리를 따라서 제1 절연층(311) 및 제2 절연층(313)의 일부분을 제거할 수 있다.
복수개의 웨이퍼들(10)의 가장자리를 따라서 제1 절연층(311) 및 제2 절연층(313)의 일부분이 제거됨에 따라, 인터커넥션 구조(300)에는 분리 레인(350)이 형성될 수 있다. 분리 레인(350)에 의하여 웨이퍼(10) 및 웨이퍼(10) 상부의 인터커넥션 구조(300)를 포함하는 웨이퍼 레벨의 반도체 패키지들은 서로 분리될 수 있다.
분리 레인(350)을 형성한 후, 상기 웨이퍼 레벨의 반도체 패키지들을 트레이(100c)로부터 분리할 수 있다. 분리된 웨이퍼 레벨의 반도체 패키지들 각각은 쏘잉 공정을 통하여 다수의 패키지 단위의 반도체 패키지들로 개별화될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 의하면, 반도체 패키지 공정의 다수의 단위 공정들은 복수개의 웨이퍼들을 지지할 수 있는 트레이를 이용하여 수행될 수 있다. 즉, 반도체 패키지 공정은 복수개의 웨이퍼들을 트레이에 배치하여 진행되므로, 패널 레벨로 다수의 웨이퍼 레벨의 반도체 패키지들을 제조할 수 있다. 따라서, 본 발명의 기술적 사상에 의하면, 복수개의 웨이퍼들에 대한 반도체 패키지 공정을 동시에 수행할 수 있으므로 생산성을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (13)

  1. 트레이에 복수개의 웨이퍼들을 배치하는 단계;
    상기 트레이 및 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계; 및
    상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계를 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 트레이는 상기 복수개의 웨이퍼들이 수용될 수 있는 복수개의 캐비티들을 가지며,
    상기 인터커넥션 구조가 형성되는 동안, 상기 복수개의 웨이퍼들은 상기 트레이의 상기 복수개의 캐비티들 각각에 수용된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 복수개의 웨이퍼들을 배치하는 단계에서, 상기 캐비티에 수용된 복수개의 웨이퍼들의 상면의 레벨은 상기 트레이의 상면의 레벨과 같거나 보다 낮은 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 인터커넥션 구조를 형성하는 단계는, 상기 트레이에 배치된 상기 복수개의 웨이퍼들이 고정되도록 상기 트레이의 표면 및 상기 복수개의 웨이퍼들의 표면을 덮는 제1 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 4 항에 있어서,
    상기 인터커넥션 구조를 형성하는 단계는,
    상기 제1 절연층을 형성하는 단계 이후에, 상기 제1 절연층의 일부를 제거하여 상기 웨이퍼의 패드를 노출시키는 단계와,
    상기 제1 절연층 및 상기 제1 절연층을 통해 노출된 상기 웨이퍼의 패드 상에 배선층을 형성하는 단계와,
    상기 배선층을 덮는 제2 절연층을 형성하는 단계와,
    상기 배선층의 일부가 노출되도록 상기 제2 절연층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 5 항에 있어서,
    상기 배선층을 형성하는 단계는,
    상기 제1 절연층의 표면 및 상기 웨이퍼의 패드의 표면 상에 시드 금속층을 형성하는 단계와,
    도금 방법으로 상기 시드 금속층의 일부 상에 제1 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 4 항에 있어서,
    상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계는 상기 복수개의 웨이퍼들의 가장자리가 노출되도록 상기 제1 절연층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 트레이는 상기 복수개의 웨이퍼들을 상기 트레이 상의 소정의 위치에 위치시키기 위하여 상기 트레이의 상면에 배치된 얼라인 마크를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제1 면에 배치된 패드를 가지는 복수개의 웨이퍼들을 준비하는 단계;
    복수개의 캐비티들이 형성된 트레이를 준비하고, 상기 제1 면이 노출되도록 상기 복수개의 캐비티들 내에 상기 복수개의 웨이퍼들을 배치하는 단계;
    상기 트레이 및 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계; 및
    상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계를 포함하고,
    상기 인터커넥션 구조를 형성하는 단계는,
    상기 트레이 및 상기 캐비티에 수용된 상기 복수개의 웨이퍼들 상에, 상기 복수개의 웨이퍼들의 패드를 노출시키는 개구부를 가지는 제1 절연층, 상기 복수개의 웨이퍼들의 패드와 전기적으로 연결된 배선층, 및 상기 배선층을 덮는 제2 절연층을 순차적으로 형성하는 단계를 포함하고,
    상기 인터커넥션 구조가 형성되는 동안, 상기 캐비티의 측벽과 상기 캐비티에 수용된 상기 웨이퍼 사이의 공간은 상기 제1 절연층에 의하여 덮이는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1 절연층을 형성하는 단계는, 상기 트레이 및 상기 캐비티에 수용된 웨이퍼들 상에 감광성 필름을 부착시키고, 노광 및 현상 공정을 통해 상기 복수개의 웨이퍼들의 패드가 노출되도록 상기 감광성 필름의 일부를 제거하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 9 항에 있어서,
    상기 복수개의 웨이퍼들을 상기 트레이로부터 분리하는 단계는, 상기 캐비티의 측벽과 상기 캐비티에 수용된 상기 웨이퍼 사이의 공간이 노출되도록 상기 복수개의 웨이퍼들의 가장자리를 따라서 상기 제1 절연층의 일부 및 상기 제2 절연층의 일부를 제거하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 9 항에 있어서,
    상기 배선층을 형성하는 단계는,
    상기 제1 절연층을 덮고, 상기 제1 절연층을 통해 노출된 상기 웨이퍼의 패드에 접촉하는 시드 금속층을 형성하는 단계와,
    상기 시드 금속층 상에, 상기 시드 금속층의 일부를 노출시키는 마스크 개구부를 가지는 마스크 패턴을 형성하는 단계와,
    상기 마스크 개구부의 적어도 일부를 채우도록 상기 시드 금속층 상에 제1 금속층을 형성하는 단계와,
    상기 마스크 패턴 및 상기 마스크 패턴 아래의 상기 시드 금속층 부분을 제거하는 단계를 포함하되,
    상기 시드 금속층을 형성하는 단계에서, 상기 캐비티의 측벽과 상기 캐비티에 수용된 상기 웨이퍼 사이의 공간을 덮는 상기 시드 금속층 부분은 상기 트레이의 상면과 평행한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 9 항에 있어서,
    상기 트레이는 상기 캐비티의 측벽에 배치된 노치부를 포함하며,
    상기 복수개의 웨이퍼들을 배치하는 단계는, 상기 노치부를 이용하여 상기 복수개의 웨이퍼들이 소정 방향으로 정렬되도록 복수개의 웨이퍼들을 상기 캐비티 내에 배치하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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