WO2017159954A1 - 반도체 패키지 기판 및 그 제조 방법 - Google Patents

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WO2017159954A1
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lead
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bonding
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배인섭
강성일
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해성디에스 주식회사
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    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector

Definitions

  • Embodiments of the present invention relate to a semiconductor package substrate and a method of manufacturing the same.
  • the semiconductor device is packaged and used in a semiconductor package substrate, and the semiconductor package substrate used for such packaging has a fine circuit pattern and / or I / O terminals.
  • the semiconductor package substrate used for such packaging has a fine circuit pattern and / or I / O terminals.
  • High performance and / or high integration of semiconductor devices, and electronic devices using the same As the miniaturization and / or high performance of the semiconductor package is progressing, the fine circuit pattern of the semiconductor package substrate has a narrower line width and a higher complexity.
  • through holes are formed by using copper clad laminate (CCL) in which copper foils are stacked, and the inner surface of the through holes is plated to electrically connect the upper and lower copper foils. Copper foil was manufactured through the process of patterning using a photoresist, respectively.
  • CCL copper clad laminate
  • such a conventional method for manufacturing a semiconductor package substrate may have a complicated manufacturing process and low precision.
  • Embodiments of the present invention are to provide a semiconductor package substrate and a method of manufacturing the same, the process is simple, the pattern accuracy is improved, and can eliminate the defects caused by wire bonding.
  • An embodiment of the present invention is a semiconductor package substrate having an upper surface and a lower surface and filled with a resin made of an insulating material on a base substrate made of a conductive material, comprising: a die pad made of the conductive material on the upper surface; And a lead disposed on the top surface of the die pad to be electrically spaced apart from the die pad, the lead pad including a bonding pad, which is a wire bonding region, wherein the bonding pad protrudes toward the bottom surface. And a protruding portion, wherein the protruding portion is surrounded by the resin.
  • Embodiments of the present invention adopts a structure in which a resin is filled in a base substrate and a resin surrounds a lower portion of the bonding pad, so that the process is simple and the pattern accuracy is improved and wire bonding is performed when the wire bonding is performed on the bonding pad. Defects can be eliminated.
  • FIG. 1 is a plan view schematically illustrating a top surface of a semiconductor package substrate according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line III-III ′ of FIG. 1.
  • FIG. 3 is a cross-sectional view illustrating a semiconductor package substrate in which semiconductor chips are mounted.
  • FIG. 4 is a cross-sectional view illustrating a semiconductor package substrate according to another exemplary embodiment of the present invention.
  • 5A through 5E are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package substrate according to an exemplary embodiment of the present invention.
  • a semiconductor package substrate having an upper surface and a lower surface and filled with a resin made of an insulating material on a base substrate made of a conductive material,
  • a lead disposed on the top surface of the die pad and electrically spaced apart from the die pad and including a bonding pad, which is a wire bonding region.
  • the bonding pads include protrusions protruding toward the bottom surface, wherein the protrusions have a central thickness of the bonding pads greater than the peripheral thickness of the bonding pads.
  • the lead may further include a connection pattern connected to the bonding pad, and a center thickness of the bonding pad may be greater than a thickness of the connection pattern.
  • the resin may be filled in the lower portion of the connection pattern and the bonding pad.
  • the lead may further include a lead pad connected to the bonding pad, and the lower surface may include a die land integrally formed with the die pad, and a lead land integrally formed with the lead pad. lead land may be provided.
  • a portion of the resin may be exposed between the die pad and the bonding pad, and the die pad, the bonding pad, and the exposed resin may have the same height level.
  • a semiconductor chip mounted on the die pad; And a wire bonded to the semiconductor chip and the bonding pad.
  • the lead includes a bonding pad having a flat surface and a connection pattern connected to the bonding pad,
  • At least a portion of the trench is formed in an area corresponding to the lead, wherein the trench has a first depth of an area corresponding to the bonding pad and a second depth of an area corresponding to the connection pattern, wherein the first depth is Shallower than the second depth,
  • the bonding pad includes a protrusion protruding toward the bottom surface to a region where wires are bonded, and a center thickness of the bonding pad is larger than a peripheral thickness of the bonding pad.
  • the method may further include roughening an inner surface of the trench.
  • the trench may be performed by a half-tone mask process.
  • the method may further include forming a plating layer on the lead.
  • a semiconductor package substrate having an upper surface and a lower surface and filled with a resin made of an insulating material on a base substrate made of a conductive material,
  • a lead disposed on the top surface of the die pad and electrically spaced apart from the die pad, the lead including a bonding pad, a connection pattern, and a lead pad as a wire bonding region;
  • the bonding pad includes a protrusion protruding toward the bottom surface, the protrusion being surrounded by the resin,
  • connection pattern connects the bonding pad and the lead pad
  • a semiconductor package substrate is disclosed, wherein a center thickness of the bonding pad is greater than a thickness of the connection pattern.
  • the center thickness of the bonding pad has a value between 50 ⁇ 90um
  • the thickness of the connection pattern may have a value between 10 ⁇ 40um.
  • the resin may be filled in the lower portion of the connection pattern and the bonding pad.
  • the protrusion may be surrounded by the resin.
  • the lead further includes a lead pad connected to the bonding pad, a die land integrally formed with the die pad, and a lead land integrally formed with the lead pad. ) May be provided.
  • the term "include” or “having” means that a feature or component described in the specification is present and does not preclude the possibility of adding one or more other features or components.
  • FIG. 1 is a plan view schematically illustrating a top surface 100a of a semiconductor package substrate 10 according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line III-III ′ of FIG. 1.
  • a semiconductor package substrate 10 according to an embodiment of the present invention has an upper surface 100a and a lower surface 100b and is formed of an insulating material on a base substrate 100 made of a conductive material.
  • the resin 150 is filled, and a lead 110 including a die pad 130 and a bonding pad 111 is provided on the top surface 100a.
  • the upper surface 100a of the base substrate 100 may refer to a side where a semiconductor chip is provided when the semiconductor package is manufactured using the semiconductor package substrate 10, and the lower surface 100b is relatively upper surface. It may refer to the opposite side of (100a).
  • the base substrate 100 is made of a conductive material, and may have a flat phenomenon.
  • the base substrate 100 may be formed of a Fe alloy such as Fe, Fe-Ni, Fe-Ni-Co, Cu, Cu, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn, or the like. It may include.
  • the resin 150 may be made of an insulating material that is not electrically conductive.
  • the resin 150 may serve to electrically insulate the wiring patterns of the semiconductor package substrate 10 later.
  • the resin 150 may be disposed therebetween to insulate the die pad 130 and the lid 110.
  • At least a portion of the resin 150 may be disposed under the bonding pad 111 and the connection pattern 113 of the lead 110.
  • the height of the resin 150 disposed below the area around the bonding pad 111 may be higher than the height of the resin 150 disposed below the bonding pad 111. Accordingly, the resin 150 surrounds the lower portion of the bonding pad 111 and may serve to hold the bonding pad 111.
  • the die pad 130 is a portion where the semiconductor chip is to be mounted.
  • the die pad 130 may be located at the center of the semiconductor package substrate 10, but is not limited thereto.
  • the die pad 130 may be formed by patterning the base substrate 100, and may be formed of the same conductive material as the base substrate 100.
  • the lead 110 is disposed around the die pad 130 while being electrically spaced from the die pad 130.
  • the lead 110 may be configured in plural and may have a predetermined pattern.
  • the lead 110 may be electrically connected to the semiconductor chip and may be electrically connected to an external circuit.
  • the lead 110 may be formed by patterning the base substrate 100, and may be formed of the same conductive material as the base substrate 100.
  • the die pad 130 and the lead 110 may be formed from the base substrate 100, and may be made of the same conductive material.
  • the lead 110 includes a bonding pad 111 that is a wire bonding region.
  • the lead 110 may further include a connection pattern 113 and a lead pad 115 connected to the bonding pad 111.
  • the bonding pad 111 is an area where wires are connected by wire bonding when the semiconductor chip (not shown) and the lead 110 are connected to each other, and may have a flat surface.
  • the lower portion of the bonding pad 111 includes a protrusion 111a protruding toward the bottom surface 100b of the base substrate 100, and the protrusion 111a is surrounded by the resin 150. In other words, the protrusion 111a is embedded in the resin 150. Accordingly, the center thickness t1 of the bonding pad 111 is formed to be larger than the peripheral thickness of the bonding pad 111 and the thicknesses of other patterns around the bonding pad 111.
  • the center thickness t1 of the bonding pad 111 on which the protrusion 111a is disposed is greater than the peripheral thickness of the bonding pad 111.
  • the center thickness t1 of the bonding pad 111 is greater than the thickness t2 of the connection pattern 113.
  • the central thickness t1 of the bonding pad 111 may have a thickness of about 1.5 to 10 times the thickness of the peripheral. In some embodiments, the center thickness t1 of the bonding pad 111 may be about 50 to 90 um, and the thickness t2 of the connection pattern 113 may be about 10 to 40 um.
  • the thickness of the bonding pad 111 may be determined in consideration of the pressure by wire bonding, the bonding force with the resin 150, the etching time when the pattern is etched, and the like.
  • the thickness of the connection pattern 113 may be determined in consideration of process conditions and handling properties.
  • the bonding pad 111 has a large contact area with the resin 150, and thus the bonding force between the bonding pad 111 and the resin 150 may be stronger. Accordingly, when wire bonding is performed on the bonding pad 111, defects due to wire bonding can be eliminated.
  • the bonding pads 111 may be connected to the lead pads 115 by the connection patterns 113.
  • the lead pads 115 are connected to lead lands 117 disposed on the bottom surface 100b of the base substrate 100. Since the lead land 117 is formed integrally with the lead pad 115, the lead land 117 may be made of the same conductive material as the lead pad 115.
  • the lead land 117 may be electrically and physically connected to an external circuit through a solder ball to serve to connect the semiconductor package substrate 10 to an external circuit.
  • the die pad 130 is connected to a die land 137 disposed on the bottom surface 100b of the base substrate 100. Since the die land 137 is formed integrally with the die pad 130, the die land 137 may be made of the same conductive material as the die pad 130. The die land 137 may be electrically and physically connected to an external circuit through a solder ball to serve to connect the semiconductor package substrate 10 to an external circuit.
  • FIG. 3 is a cross-sectional view illustrating a semiconductor package substrate 20 on which semiconductor chips are mounted.
  • the same reference numerals as in FIG. 2 denote the same members, and redundant description is omitted here for the sake of simplicity.
  • the semiconductor package substrate 20 is filled with a resin 150 made of an insulating material on a base substrate 100 made of a conductive material, and a die pad 130 and a bonding pad on the top surface 100a of the base substrate 100.
  • the lid 110 including the 111 is provided.
  • the semiconductor chip 300 is mounted on a flat upper surface of the die pad 130.
  • the die pad 130 and the lead 110 may be electrically and physically connected by the wire 200.
  • the wire 200 may be connected to the semiconductor chip 300 and the lead 130 by wire bonding. One side of the wire 200 is attached to the bonding pad 111 of the lead 130, and the other side of the wire 200 is connected to the semiconductor chip 300.
  • the bonding pad 111 is an area where wires are connected by wire bonding when the semiconductor chip 300 and the lead 110 are connected to each other, and may have a flat surface.
  • the lower portion of the bonding pad 111 includes a protrusion 111a protruding toward the bottom surface 100b of the base substrate 100, and the protrusion 111a is surrounded by the resin 150. In other words, the protrusion 111a is embedded in the resin 150. Accordingly, the center thickness t1 of the bonding pad 111 is formed to be larger than the thicknesses of the other patterns in the surroundings.
  • the bonding pad 111 has a large contact area with the resin 150, and thus the bonding force between the bonding pad 111 and the resin 150 may be stronger. Accordingly, when wire bonding is performed on the bonding pad 111, defects due to wire bonding can be eliminated.
  • FIG. 4 is a cross-sectional view illustrating a semiconductor package substrate 30 according to another exemplary embodiment of the present invention.
  • the same reference numerals as those in Fig. 2 denote the same members, and redundant description is omitted here for the sake of simplicity.
  • the semiconductor package substrate 30 is filled with a resin 150 made of an insulating material on a base substrate 100 made of a conductive material, and a die pad 130 and a bonding pad on the top surface 100a of the base substrate 100.
  • the lid 110 including the 111 is provided.
  • the bonding pad 111 is an area where wires are connected by wire bonding when the semiconductor chip (not shown) and the lead 110 are connected to each other, and may have a flat surface.
  • the lower portion of the bonding pad 111 includes a protrusion 111a protruding toward the bottom surface 100b of the base substrate 100, and the protrusion 111a is surrounded by the resin 150. In other words, the protrusion 111a is embedded in the resin 150. Accordingly, the center thickness t1 of the bonding pad 111 is formed to be larger than the thicknesses of the other patterns in the surroundings.
  • the height of the resin 150 around the bonding pad 111 may be variously formed.
  • the height of the resin 150 disposed between the lead 110 and the die pad 130 may be higher than the height of the resin 150 disposed under the connection pattern 113. This can be variously modified.
  • the die pad 130 may have the same height level as the bonding pad 111.
  • the die pad 130 may have the same height level as the resin 150 exposed to the upper surface 100a of the base substrate 100. This may mean that when the die pad 130 is formed, the base substrate 100 may be formed by etching.
  • the height of the die pad 130 may be variously modified. For example, the die pad 130 may be formed lower than the height level of the bonding pad 111.
  • 5A through 5E are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package substrate 10 according to an exemplary embodiment of the present invention.
  • a base substrate 100 of a conductive material is prepared.
  • the base substrate 100 may have a flat plate shape including a conductive material.
  • the base substrate 100 may include Fe alloys such as Fe, Fe-Ni, Fe-Ni-Co, Cu, Cu alloys such as Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn, and the like. have
  • trenches 100c are formed in the bottom surface 100b of the base substrate 100.
  • the trench 10c means that the base substrate 100 is not completely penetrated.
  • a photoresist (PR) of a photosensitive material is coated on the lower surface 100b of the base substrate 100, and exposure and development using a half-tone mask is performed. Through this process, only the portion where the trench 100c of the base substrate 100 is to be formed is exposed. Subsequently, a portion of the lower surface 100b of the base substrate 100 which is not covered with PR is etched using an etching solution such as copper chloride or iron chloride so as not to penetrate the base substrate 100 as shown in FIG. 5B (100b). The trench 100c formed in the trench 100c may be formed.
  • PR photoresist
  • the trenches 100c may have different depths d1 and d2. At least a portion of the trench 100c is formed in a region corresponding to the lead 110 (see FIG. 5E) to be formed later.
  • an area corresponding to the bonding pad 111 (see FIG. 5E) has a first depth d1
  • an area corresponding to the connection pattern 113 (see FIG. 5E) has a second depth d2.
  • the first depth d1 is formed to be shallower than the second depth d2. (d1 ⁇ d2)
  • the second depth d2 of the trench 100c may be about 80% to 90% of the thickness of the base substrate 100.
  • the remaining thickness of the portion where the second depth d2 of the trench 100c of the base substrate 100 is formed may be about 10 ⁇ m to 40 ⁇ m.
  • the second depth d2 of the trench 100c is deeper than this, handling of the base substrate 100 or the semiconductor package substrate may not be easy during the semiconductor package substrate manufacturing process or the subsequent packaging process.
  • the second depth d2 of the trench 100c is deeper than this, the lower surface 100b and the upper surface 100a of the base substrate 100 may be formed due to a tolerance in forming the groove or the trench 10c in some cases. A through hole penetrating the through may be formed.
  • the second depth d2 of the trench 10c becomes shallower than this, it may not be easy to follow-up in manufacturing the semiconductor package substrate later.
  • the remaining thickness of the portion where the first depth d1 of the trench 100c is formed may be about 50 ⁇ m to 90 ⁇ m. If the first depth d1 of the trench 100c is deeper than this, the bonding force between the bonding pad 111 and the resin 150 may be weakly formed. On the other hand, if the first depth d1 of the trench 100c becomes shallower than this, it may not be easy to follow-up process in manufacturing the semiconductor package substrate later.
  • a halftone mask may be used. The amount of light transmitted may be adjusted using a halftone mask to form a PR having a thickness different according to a region. Thereafter, trenches 100c having different depths d1 and d2 may be formed through an etching process.
  • a portion of the base substrate 100 that is not removed from the lower surface 100b of the base substrate 100, that is, a portion other than the trench 100c may serve as a wiring pattern later.
  • the trench 100c of the base substrate 100 is filled with the resin 150.
  • the resin 150 is made of an insulating material which is not electrically conductive.
  • the resin 150 may be a thermosetting resin polymerized and cured by heat treatment.
  • the resin 150 serves to electrically insulate the wiring patterns of the semiconductor package substrate later.
  • the filling of the resin 150 may be performed using a liquid resin material, or may be performed using a solid tape including a resin component. After the resin 150 is filled, the resin 150 is thermoset.
  • the resin 150 When filling and curing the resin 150, as shown in FIG. 5C, the resin 150 may not only form the trench 100c of the base substrate 100, but also at least a portion of the bottom surface 100b of the base substrate 100. Can be covered When the resin 150 is over-coated in this manner, the over-coated resin 150 is removed by mechanical processing such as brushing, grinding, or polishing, or by chemical resin etching, and thus, FIG. 5D. As shown in FIG. 1, the resin 150 may be positioned only in the trench 100c of the base substrate 100.
  • the top surface 100a of the base substrate 100 is etched to expose the resin 150 filling the trench 100c as shown in FIG. 5E to the upper portion of the base substrate 100.
  • Etching the top surface 100a of the base substrate 100 may be performed through various methods.
  • the DFR of the photosensitive material may be laminated on the top surface 100a of the base substrate 100, and the exposure and development processes may be performed. Only the portion to be etched of the upper surface 100a of the base substrate 10 is exposed.
  • the portion of the upper surface 100a of the base substrate 100 which is not covered with DFR is etched by using an etching solution such as copper chloride or iron chloride, and as shown in FIG. 5E, the resin ( At least a portion of 150 may be exposed.
  • the lead 110 includes a bonding pad 111 and a connection pattern 113, and the bonding pad 111 has one flat surface.
  • the lower portion of the bonding pad 111 includes a protrusion 111a protruding toward the bottom surface 100b of the base substrate 100, and the protrusion 111a is surrounded by the resin 150.
  • the protrusion 111a is embedded in the resin 150.
  • the center thickness t1 of the bonding pad 111 is formed to be larger than the thicknesses of the other patterns in the surroundings.
  • the center thickness t1 of the bonding pad 111 is greater than the thickness t2 of the connection pattern 113.
  • a plating layer may be formed on the lead 110 and / or the die pad 130.
  • the plating layer can be plated using Au, Ag, Ni, Pd or the like.
  • the wire bonding force of the lead 110 may be increased by the plating layer, or the solder adhesive force of the die pad 130 may be increased.
  • roughening the inner surface of the trench 100c before filling the trench 100c of the base substrate 100 with the resin 150 is performed. Can be rough. Through this, the bonding force between the resin 150 and the base substrate 100 can be significantly increased.
  • a plasma treatment, an ultraviolet treatment, or a persulfate-based solution may be used.
  • the roughness of the inner surface of the trench 100c of the base substrate 100 may be 150 nm. This can be done (rms).
  • the semiconductor package substrate manufacturing method has been described so far, but the present invention is not limited thereto.
  • a semiconductor package manufactured using such a manufacturing method will also belong to the scope of the present invention.

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Abstract

본 발명의 일 실시예는, 상면 및 하면을 구비하며 도전성 소재로 이루어진 베이스 기판에 절연성 소재로 이루어진 수지가 충진된 반도체 패키지 기판에 있어서, 상기 상면에 상기 도전성 소재로 이루어진 다이 패드(die pad); 및 상기 상면에 상기 다이 패드와 전기적으로 이격되어 배치되며, 와이어 본딩(wire bonding) 영역인 본딩 패드(bonding pad)를 포함하는 리드(lead);를 포함하며, 상기 본딩 패드는 상기 하면을 향하여 돌출된 돌출부를 포함하며, 상기 돌출부는 상기 수지에 의해서 둘러싸인, 반도체 패키지 기판을 개시한다.

Description

반도체 패키지 기판 및 그 제조 방법
본 발명의 실시예들은 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.
반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다.반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.
기존의 반도체 패키지 기판 제조시에는 동박(Copper Foil)이 적층된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면동박과 하면동박을 전기적으로 연결하며 이후 상면동박과 하면동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다. 그러나 이러한 종래의 반도체 패키지 기판 제조방법에는 제조공정이 복잡하고 정밀도가 낮을 수 있다.
본 발명의 실시예들은 공정이 단순하면서도 패턴 정밀도가 향상되며, 와이어 본딩에 의한 불량을 해소할 수 있는 반도체 패키지 기판 및 그 제조 방법을 제공하고자 한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는, 상면 및 하면을 구비하며 도전성 소재로 이루어진 베이스 기판에 절연성 소재로 이루어진 수지가 충진된 반도체 패키지 기판에 있어서, 상기 상면에 상기 도전성 소재로 이루어진 다이 패드(die pad); 및 상기 상면에 상기 다이 패드와 전기적으로 이격되어 배치되며, 와이어 본딩(wire bonding) 영역인 본딩 패드(bonding pad)를 포함하는 리드(lead);를 포함하며, 상기 본딩 패드는 상기 하면을 향하여 돌출된 돌출부를 포함하며, 상기 돌출부는 상기 수지에 의해서 둘러싸인, 반도체 패키지 기판을 개시한다.
본 발명의 실시예들은 베이스 기판에 수지가 충진되고, 본딩 패드의 하부를 수지가 둘러싸는 구조를 채용하고 있어, 공정이 단순하면서도 패턴 정밀도가 향상되며 본딩 패드에 와이어 본딩이 수행될 때, 와이어 본딩에 의한 불량이 해소될 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 기판의 상면을 개략적으로 나타낸 평면도이다.
도 2는 도 1의 III-III'선을 따라 취한 단면도이다.
도 3은 반도체칩이 실장된 반도체 패키지 기판을 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 기판을 나타낸 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시에에 따른 반도체 패키지 기판의 제조 방법을 순차적으로 나타낸 단면도이다.
본 발명의 일 실시예는,
상면 및 하면을 구비하며 도전성 소재로 이루어진 베이스 기판에 절연성 소재로 이루어진 수지가 충진된 반도체 패키지 기판에 있어서,
상기 상면에 상기 도전성 소재로 이루어진 다이 패드(die pad); 및
상기 상면에 상기 다이 패드와 전기적으로 이격되어 배치되며, 와이어 본딩(wire bonding) 영역인 본딩 패드(bonding pad)를 포함하는 리드(lead);를 포함하며,
상기 본딩 패드는 상기 하면을 향하여 돌출된 돌출부를 포함하고, 상기 돌출부에 의해서 상기 본딩 패드의 중심 두께는 상기 본딩 패드의 주변 두께보다 큰, 반도체 패키지 기판을 개시한다.
일 실시예에 있어서, 상기 리드는 상기 본딩 패드와 연결된 연결 패턴,을 더 포함하며, 상기 본딩 패드의 중심 두께는 상기 연결 패턴의 두께보다 클 수 있다.
일 실시예에 있어서, 상기 연결 패턴 및 상기 본딩 패드의 하부에는 상기 수지가 충진될 수 있다.
일 실시예에 있어서, 상기 리드는 상기 본딩 패드와 연결된 리드 패드를, 더 포함하며, 상기 하면에는 상기 다이 패드와 일체로 형성된 다이 랜드(die land), 및 상기 리드 패드와 일체로 형성된 리드 랜드(lead land)가 구비될 수 있다.
일 실시예에 있어서, 상기 다이 패드와 상기 본딩 패드 사이에 상기 수지의 일부가 노출되어 구비되며, 상기 다이 패드, 상기 본딩 패드, 및 상기 노출된 수지는 동일한 높이 레벨(level)을 가질 수 있다.
일 실시예에 있어서, 상기 다이 패드 상에 장착된 반도체칩; 및 상기 반도체칩과 상기 본딩 패드에 본딩된 와이어;를 더 포함할 수 있다.
본 발명의 다른 실시예는,
도전성 소재의 베이스 기판의 하면에 트렌치(trench)를 형성하는 단계;
상기 트렌치를 수지로 충진하는 단계;
상기 수지를 경화시키는 단계;
상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및
상기 베이스 기판의 상면을 상기 트렌치를 채운 수지의 적어도 일부가 드러나도록 패터닝하여, 상기 베이스 기판의 타면에 편평한 일면을 갖는 다이 패드 및 상기 다이 패드와 이격된 리드를 형성하는 단계;를 포함하며,
상기 리드는 편평한 일면을 갖는 본딩 패드 및 상기 본딩 패드와 연결되는 연결 패턴을 포함하고,
상기 트렌치의 적어도 일부는 상기 리드와 대응되는 영역에 형성되며, 상기 트렌치는 상기 본딩 패드에 대응되는 영역의 제1 깊이와 상기 연결 패턴에 대응되는 영역의 제2 깊이를 가지며, 상기 제1 깊이는 상기 제2 깊이보다 얕으며,
상기 본딩 패드는 와이어가 본딩되는 영역으로 상기 하면을 향하여 돌출된 돌출부를 포함하며, 상기 본딩 패드의 중심 두께는 상기 본딩 패드의 주변 두께보다 큰, 반도체 패키지 기판의 제조 방법을 개시한다.
일 실시예에 있어서, 상기 트렌치의 내면을 거칠게 하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 트렌치는 하프톤(half-tone) 마스크 공정에 의해서 수행될 수 있다.
일 실시예에 있어서, 상기 리드에 도금층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 또 다른 실시예는,
상면 및 하면을 구비하며 도전성 소재로 이루어진 베이스 기판에 절연성 소재로 이루어진 수지가 충진된 반도체 패키지 기판에 있어서,
상기 상면에 상기 도전성 소재로 이루어진 다이 패드(die pad);
상기 상면에 상기 다이 패드와 전기적으로 이격되어 배치되며, 와이어 본딩 영역인 본딩 패드, 연결 패턴,및 리드 패드를 포함하는 리드; 및
상기 하면에는 상기 리드 패드와 일체로 형성된 리드 랜드;를 포함하며,
상기 본딩 패드는 상기 하면을 향하여 돌출된 돌출부를 포함하고, 상기 돌출부는 상기 수지에 의해서 둘러싸이며,
상기 연결 패턴은 상기 본딩 패드와 상기 리드 패드를 연결하며,
상기 본딩 패드의 중심 두께는 상기 연결 패턴의 두께보다 큰, 반도체 패키지 기판을 개시한다.
일 실시예에 있어서, 상기 본딩 패드의 중심 두께는 50~ 90 um 사이의 값을 가지며, 상기 연결 패턴의 두께는 10 ~ 4O um 사이의 값을 가질 수 있다.
일 실시예에 있어서, 상기 연결 패턴 및 상기 본딩 패드의 하부에는 상기 수지가 충진될 수 있다.
일 실시예에 있어서, 상기 돌출부는 상기 수지에 의해서 둘러싸일 수 있다.
일 실시예는, 상기 리드는 상기 본딩 패드와 연결된 리드 패드를 더 포함하며, 상기 하면에는 상기 다이 패드와 일체로 형성된 다이 랜드(die land), 및 상기 리드 패드와 일체로 형성된 리드 랜드(lead land)가 구비될 수 있다.
전술한 것 외의 다른 측면, 특징은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
본 실시예들은 다양한 변환을 가할 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 실시예들의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 내용들을 참조하면 명확해질 것이다. 그러나 본 실시예들은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 이하의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 제1,제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징,또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위(또는 상)에 또는 아래(하)에 있다고 할 때, 다른 부분의 바로 위 또는 아래에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 위 및 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 이하의 실시예는 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 기판(10)의 상면(100a)을 개략적으로 나타낸 평면도이다. 도 2는 도 1의 III-III'선을 따라 취한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지 기판(10)은 상면(100a) 및 하면(100b)을 구비하며 도전성 소재로 이루어진 베이스 기판(100)에 절연성 소재로 이루어진 수지(150)가 충진되어 있으며, 상기 상면(100a)에는 다이 패드(die pad, 130) 및 본딩 패드(bonding pad,111)를 포함하는 리드(lead, 110)가 구비된다.
여기서, 베이스 기판(100)의 상면(100a)이란, 반도체 패키지 기판(10)을 사용하여 반도체 패키지를 제조하였을 때, 반도체칩이 구비되는 쪽을 지칭할 수 있으며, 하면(100b)은 상대적으로 상면(100a)의 반대쪽 면을 지칭할 수 있다.
베이스 기판(100)은 도전성 소재로 이루어지며,평판 현상을 가질 수 있다. 예를 들면, 베이스 기판(100)은 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다.
수지(150)는 전기적으로 도통되지 않는 절연성 소재로 이루어질 수 있다. 수지(150)는 추후 반도체 패키지 기판(10)의 배선 패턴들 사이를 전기적으로 절연하는 역할을 할 수 있다. 수지(150)는 다이 패드(130)와 리드(110)을 절연하기 위하여 그 사이에 배치될 수 있다. 수지(150)의 적어도 일부는 리드(110)의 본딩 패드(111) 및 연결 패턴(113)의 하부에 배치될 수 있다. 본딩 패드(111) 주변 영역의 하부에 배치된 수지(150)의 높이는 본딩 패드(111) 하부에 배치된 수지(150)의 높이보다 더 높을 수 있다. 이에 따라, 수지(150)는 본딩 패드(111)의 하부를 둘러싸게 되며, 본딩 패드(111)을 잡아주는 역할을 할 수 있다.
다이 패드(130)는 반도체칩이 실장될 부분이다. 다이 패드(130)는 반도체 패키지 기판(10)의 중앙부에 위치할 수 있으나, 이에 한정되는 것은 아니다. 다이 패드(130)는 상기 베이스 기판(100)이 패터닝되어 형성된 것일 수 있으며, 상기 베이스 기판(100)과 동일한 도전성 소재로 이루어질 수 있다.
리드(110)는 다이 패드(130)와 전기적으로 이격되면서 다이 패드(130) 주변에 배치된다. 리드(110)는 복수로 구성될 수 있으며, 소정의 패턴을 가질 수 있다. 리드(110)는 반도체칩과 전기적으로 연결되며 또한 외부 회로와 전기적으로 연결될 부분이다. 리드(110)는 상기 베이스 기판(100)이 패터닝 되어 형성된 것일 수 있으며, 상기 베이스 기판(100)과 동일한 도전성 소재로 이루어질 수 있다. 다이 패드(130)과 리드(110)는 베이스 기판(100)으로부터 형성될 것일 수 있으며, 동일한 도전성 소재로 이루어질 수 있다.
리드(110)는 와이어 본딩 영역인 본딩 패드(111)를 포함한다. 리드(110)는 본딩 패드(111)와 연결되는 연결 패턴(113) 및 리드 패드(115)를 더 포함할 수 있다.
본딩 패드(111)는 반도체칩(미도시)과 리드(110)을 연결할 때, 와이어 본딩에 의해서 와이어가 연결되는 영역으로, 편평한 일면을 구비할 수 있다. 본딩 패드(111)의 하부는 베이스 기판(100)의 하면(100b)을 향하여 돌출된 돌출부(111a)를 포함하며, 상기 돌출부(111a)는 수지(150)에 의해서 둘러싸인다. 다시 말하면, 상기 돌출부(111a)는 상기 수지(150)에 임베드(embed)되어 있다. 이에 따라, 본딩 패드(111)의 중심 두께(t1)는 본딩 패드(111)의 주변 두께 및 주변의 다른 패턴들의 두께보다 크게 형성된다. 즉, 돌출부(111a)가 배치된 본딩 패드(111)의 중심 두께(t1)는 본딩 패드(111)의 주변 두께보다 크게 형성된다. 예를 들면, 본딩 패드(111)의 중심 두께(t1)는 연결 패턴(113)의 두께(t2)보다 크게 형성된다.
일부 실시예에서, 본딩 패드(111)의 중심 두께(t1)은 주변 두께에 비해서 약 1.5 배 내지 10배의 두께를 가질 수 있다. 일부 실시예에서, 본딩 패드(111)의 중심 두께(t1)은 약 50~ 90 um 정도일 수 있으며, 연결 패턴(113)의 두께(t2)는 약 10 ~ 4O um 정도일 수 있다. 본딩 패드(111)의 두께는 와이어 본딩에 의한 압력 및 수지(150)와의 결합력, 패턴을 식각할 때의 식각 시간 등을 고려하여 결정할 수 있다. 연결 패턴(113)의 두께는 공정 조건 및 핸들링 성을 고려하여 결정할 수 있다.
이와 같은 구조에 의해서, 본딩 패드(111)는 수지(150)와의 접촉 면적이 넓어지게 되어, 본딩 패드(111)와 수지(150)와의 결합력이 강해질 수 있다. 이에 따라, 본딩 패드(111)에 와이어 본딩이 수행될 때, 와이어 본딩에 의한 불량이 해소될 있다.
본딩 패드(111)는 연결 패턴(113)에 의해서 리드 패드(115)와 연결될 수 있다. 리드 패드(115)는 베이스 기판(100)의 하면(100b)에 배치된 리드 랜드(land, 117)와 연결되어 있다. 이러한 리드 랜드(117)는 리드 패드(115)와 일체로 형성되므로 리드 패드(115)와 동일한 도전성 소재로 이루어질 수 있다. 리드 랜드(117)는 외부회로에 솔더볼 등을 통해 전기적 및 물리적으로 연결되어 반도체 패키지 기판(10)과 외부 회로를 연결하는 역할을 할 수 있다.
다이 패드(130)는 베이스 기판(100)의 하면(100b)에 배치된 다이 랜드(die land, 137)과 연결되어 있다. 이러한 다이 랜드(137)는 다이 패드(130)와 일체로 형성되므로 다이 패드(130)와 동일한 도전성 소재로 이루어질 수 있다. 다이 랜드(137)는 외부회로에 솔더볼 등을 통해 전기적 및 물리적으로 연결되어 반도체 패키지 기판(10)과 외부 회로를 연결하는 역할을 할 수 있다.
도 3은 반도체칩이 실장된 반도체 패키지 기판(20)을 나타낸 단면도이다. 도 3에 있어서, 도 2와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
반도체 패키지 기판(20)은 도전성 소재로 이루어진 베이스 기판(100)에 절연성 소재로 이루어진 수지(150)가 충진되어 있으며, 상기 베이스 기판(100)의 상면(100a)에는 다이 패드(130) 및 본딩 패드(111)를 포함하는 리드(110)가 구비된다.
반도체칩(300)은 상기 다이 패드(130)의 편평한 상면에 실장된다. 다이 패드(130)과 리드(110)는 와이어(200)에 의해서 전기적 및 물리적으로 연결될 수 있다. 와이어(200)는 와이어 본딩에 의해서 반도체칩(300)과 리드(130)와 연결될 수 있다. 와이어(200)의 일측은 리드(130)의 본딩 패드(111)에 부착되며, 와이어(200)의 타측은 반도체칩(300)에 연결된다.
본딩 패드(111)는 반도체칩(300)과 리드(110)을 연결할 때, 와이어 본딩에 의해서 와이어가 연결되는 영역으로, 편평한 일면을 구비할 수 있다. 본딩 패드(111)의 하부는 베이스 기판(100)의 하면(100b)을 향하여 돌출된 돌출부(111a)를 포함하며, 상기 돌출부(111a)는 수지(150)에 의해서 둘러싸인다. 다시 말하면, 상기 돌출부(111a)는 상기 수지(150)에 임베드(embed)되어 있다. 이에 따라, 본딩 패드(111)의 중심 두께(t1)는 주변의 다른 패턴들의 두께보다 크게 형성된다.
이와 같은 구조에 의해서, 본딩 패드(111)는 수지(150)와의 접촉 면적이 넓어지게 되어, 본딩 패드(111)와 수지(150)와의 결합력이 강해질 수 있다. 이에 따라, 본딩 패드(111)에 와이어 본딩이 수행될 때, 와이어 본딩에 의한 불량이 해소될 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지 기판(30)을 나타낸 단면도이다. 도 4에 있어서, 도 2와 동일한 참조 부호는 동일한 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
반도체 패키지 기판(30)은 도전성 소재로 이루어진 베이스 기판(100)에 절연성 소재로 이루어진 수지(150)가 충진되어 있으며, 상기 베이스 기판(100)의 상면(100a)에는 다이 패드(130) 및 본딩 패드(111)를 포함하는 리드(110)가 구비된다.
본딩 패드(111)는 반도체칩(미도시)과 리드(110)을 연결할 때, 와이어 본딩에 의해서 와이어가 연결되는 영역으로, 편평한 일면을 구비할 수 있다. 본딩 패드(111)의 하부는 베이스 기판(100)의 하면(100b)을 향하여 돌출된 돌출부(111a)를 포함하며, 상기 돌출부(111a)는 수지(150)에 의해서 둘러싸인다. 다시 말하면, 상기 돌출부(111a)는 상기 수지(150)에 임베드(embed)되어 있다. 이에 따라, 본딩 패드(111)의 중심 두께(t1)는 주변의 다른 패턴들의 두께보다 크게 형성된다.
본딩 패드(111) 주변의 수지(150)의 높이는 다양하게 형성될 수 있다. 예를 들면, 리드(110)와 다이 패드(130) 사이에 배치된 수지(150)의 높이가 연결 패턴(113) 하부에 배치된 수지(150)의 높이보다 높을 수 있다. 이는 다양하게 변형이 가능하다.
상기 다이 패드(130)는 상기 본딩 패드(111)과 동일한 높이 레벨(level)을 가질 수 있다. 또한, 다이 패드(130)는 베이스 기판(100)의 상면(100a)으로 노출된 수지(150)와 동일한 높이 레벨을 가질 수 있다. 이는 다이 패드(130)가 형성될 때, 베이스 기판(100)이 식각되어 형성될 수 있음을 의미할 수 있다. 다이 패드(130)의 높이는 다양하게 변형되어 형성될 수 있다. 예를 들어, 상기 다이 패드(130)는 상기 본딩 패드(111)의 높이 레벨 보다 더 낮게 형성될 수도 있다.
도 5a 내지 도 5e는 본 발명의 일 실시에에 따른 반도체 패키지 기판(10)의 제조 방법을 순차적으로 나타낸 단면도이다.
먼저, 도 5a를 참조하면, 도전성 소재의 베이스 기판(100)을 준비한다. 베이스 기판(100)은 도전성 물질을 포함하는 평판 형상을 가질 수 있다. 베이스 기판(100)은 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다
다음으로, 도 5b를 참조하면, 베이스 기판(100)의 하면(100b)에 트렌치(trench, 100c)를 형성한다. 여기서, 트렌치(10c)라 함은, 베이스 기판(100)을 완전히 관통하지 않는다는 것을 의미한다.
이와 같은 트렌치(100c)를 형성하기 위해, 감광성 소재의 PR(photo resist)를 베이스 기판(100)의 하면(100b) 상에 도포하고, 하프톤(half-tone) 마스크를 이용하여 노광 및 현상 등의 과정을 거쳐 베이스 기판(100)의 트렌치(100c)가 형성될 부분만이 노출되도록 한다. 이후 베이스 기판(100)의 하면(100b) 중 PR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 5b에 도시된 것과 같이 베이스 기판(100)을 관통하지 않도록 하면(100b)에 형성된 트렌치(100c)를 형성할 수 있다.
상기 트렌치(100c)는 서로 다른 깊이(d1, d2)를 가질 수 있다. 상기 트렌치(100c)의 적어도 일부는 추후에 형성될 리드(110, 도 5e 참조)와 대응되는 영역에 형성된다. 상기 트렌치(100c)는 본딩 패드(111, 도 5e 참조)에 대응되는 영역은 제1 깊이(d1)를 가지고, 연결 패턴(113, 도 5e 참조)에 대응되는 영역은 제2 깊이(d2)를 가진다. 이 때, 제1 깊이(d1)은 제2 깊이(d2) 보다 얕게 형성된다. (d1 < d2)
트렌치(100c)의 제2 깊이(d2)는 베이스 기판(100)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 예컨대 베이스 기판(100)의 트렌치(100c)의 제2 깊이(d2)가 형성된 부분의 잔존하는 두께는 약 10㎛ 내지 40㎛가 될 수 있다.
만일 트렌치(100c)의 제2 깊이(d2)가 이보다 더 깊어진다면, 반도체 패키지 기판 제조과정이나 추후 패키징 과정에서 베이스 기판(100)이나 반도체 패키지 기판의 핸들링이 용이하지 않을 수 있다. 또한, 트렌치(100c)의 제2 깊이(d2)가 이보다 더 깊어진다면, 경우에 따라 홈 또는 트렌치(10c)를 형성함에 있어서 공차 등에 의해 베이스기판(100)의 하면(100b)과 상면(100a)을 관통하는 관통홀이 형성될 수도 있다. 한편, 트렌치(10c)의 제2 깊이(d2)가 이보다 얕게 된다면, 이는 추후 반도체 패키지 기판을 제조함에 있어서 후속공정이 용이하지 않을 수 있다.
트렌치(100c)의 제1 깊이(d1)가 형성된 부분의 잔존하는 두께는 약 50㎛ 내지 90㎛가 될 수 있다. 만일 트렌치(100c)의 제1 깊이(d1)가 이보다 더 깊어진다면, 본딩 패드(111)와 수지(150)와의 결합력이 약하게 형성될 수 있다. 한편, 트렌치(100c)의 제1 깊이(d1)가 이보다 더 얕게 된다면, 이는 추후 반도체 패키지 기판을 제조함에 있어서 후속 공정이 용이하지 않을 수 있다. 이와 같은 트렌치(100c)를 형성하기 위하여, 하프톤 마스크를 이용할 수 있다. 하프톤 마스크를 이용하여 광의 투과량을 조절하여, 영역에 따라 다른 두께를 갖는 PR을 형성할 수 있다. 그 후, 식각 공정을 통해서 서로 다른 깊이(d1, d2)를 갖는 트렌치(100c)를 형성할 수 있다.
베이스 기판(100)의 하면(100b)에 있어서 제거되지 않고 남은 부분, 즉 트렌치(100c) 이외의 부분은 추후 배선 패턴의 역할을 할 수 있다.
다음으로, 도 5c에 도시된 것과 같이 베이스 기판(100)의 트렌치(100c)를 수지(150)으로 충진한다. 수지(150)는 전기적으로 도통되지 않은 절연성 소재로 이루어진 것이면 충분하다. 예컨대 수지(150)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 이러한 수지(150)는 추후 반도체 패키지 기판의 배선 패턴들 사이를 전기적으로 절연하는 역할을 한다. 수지(150)의 충전은 액상의 수지 물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다. 수지(150)를 충진한 후, 수지(150)를 열경화시킨다.
수지(150)를 충진하고 경화할 때, 도 5c에 도시된 것과 같이 수지(150)가 베이스 기판(100)의 트렌치(100c) 내부 뿐만아니라 베이스 기판(100)의 하면(100b)의 적어도 일부를 덮을 수 있다. 이와 같이 수지(150)가 과도포된 경우에는 과도포된 수지(150)를 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지 에칭(resin etching)에 의해 제거함으로써, 도 5d에 도시된 것과 같이 수지(150)가 베이스 기판(100)의 트렌치(100c) 내에만 위치하도록 할 수 있다.
물론 수지(150)를 충진할 시 과충진하는 것이 아니라 도 5d에 도시된 것과 같이 베이스 기판(100)의 트렌치(100c)만을 충진하도록 하는 것을 고려할 수도 있다. 그러나 이 경우 베이스 기판(100)의 트렌치(100c)가 수지(150)로 제대로 충진되지 않을 수도 있다는 문제점이 있다.
이후, 베이스 기판(100)의 상면(100a)을 식각하여, 도 5e에 도시된 것과 같이 트렌치(100c)를 채운 수지(150)가 베이스 기판(100)의 상부로 노출되도록 한다. 베이스 기판(100)의 상면(100a)을 식각하는 것은 다양한 방법을 통해 진행될 수 있는데, 예컨대 감광성 소재의 DFR을 베이스 기판(100)의 상면(100a) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스 기판(10)의 상면(100a)의 식각될 부분만이 노출되도록 한다. 이후 베이스 기판(100)의 상면(100a) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 5e에 도시된 것과 같이 베이스 기판(100)의 상면(100a)에서 수지(150)의 적어도 일부가 노출되도록 할 수 있다.
이러한 패터닝 과정을 통해서, 다이 패드(130) 및 리드(110)가 형성될 수 있다. 리드(110)는 본딩 패드(111) 및 연결 패턴(113)을 포함하며, 본딩 패드(111)는 편평한 일면을 구비한다. 본딩 패드(111)의 하부는 베이스 기판(100)의 하면(100b)을 향하여 돌출된 돌출부(111a)를 포함하며, 상기 돌출부(111a)는 수지(150)에 의해서 둘러싸인다. 다시 말하면, 상기 돌출부(111a)는 상기 수지(150)에 임베드(embed)되어 있다. 이에 따라, 본딩 패드(111)의 중심 두께(t1)는 주변의 다른 패턴들의 두께보다 크게 형성된다. 예를 들면, 본딩 패드(111)의 중심 두께(t1)는 연결 패턴(113)의 두께(t2)보다 크게 형성된다.
이 후, 필요에 따라 추가적인 공정을 더 거칠 수 있다. 예를 들면, 리드(110) 및/또는 다이 패드(130)에 도금층을 형성할 수 있다. 도금층은 Au, Ag, Ni, Pd 등을 이용하여 도금할 수 있다. 상기 도금층에 의해서 리드(110)의 와이어 본딩력을 높일 수 있으며, 또는 다이 패드(130)의 솔더 접착력을 높일 수 있다.
한편, 지금까지 설명한 실시예들에 따른 반도체 패키지 기판 제조방법들에 있어서, 베이스 기판(100)의 트렌치(100c)에 수지(150)를 충진하기에 앞서 트렌치(100c)의 내면을 거칠게 하는 단계를 거칠 수 있다. 이를 통해 수지(150)와 베이스 기판(100) 사이의 접합력을 획기적으로 높일 수 있다. 베이스 기판(100)의 트렌치(100c)의 내면을 거칠게 하기 위해 플라즈마 처리, 자외선 처리, 또는 과수황산계 용액을 이용할 수 있으며, 이 경우 베이스 기판(100)의 트렌치(100c)의 내면의 거칠기는 150nm 이상이 되도록 할 수 있다(rms).
지금까지는 반도체 패키지 기판 제조방법에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이와 같은 제조방법을 이용해 제조된 반도체 패키지 역시 본 발명의 범위에 속한다고 할 것이다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (15)

  1. 상면 및 하면을 구비하며 도전성 소재로 이루어진 베이스 기판에 절연성 소재로 이루어진 수지가 충진된 반도체 패키지 기판에 있어서,
    상기 상면에 상기 도전성 소재로 이루어진 다이 패드(die pad); 및
    상기 상면에 상기 다이 패드와 전기적으로 이격되어 배치되며, 와이어 본딩(wire bonding) 영역인 본딩 패드(bonding pad)를 포함하는 리드(lead);를 포함하며,
    상기 본딩 패드의 중심 영역에는 상기 하면을 향하여 돌출된 돌출부를 포함하고, 상기 본딩 패드의 중심 두께는 상기 본딩 패드의 주변 두께보다 큰, 반도체 패키지 기판.
  2. 제1항에 있어서,
    상기 리드는 상기 본딩 패드와 연결된 연결 패턴,을 더 포함하며,
    상기 본딩 패드의 중심 두께는 상기 연결 패턴의 두께보다 큰, 반도체 패키지 기판.
  3. 제2항에 있어서,
    상기 연결 패턴 및 상기 본딩 패드의 하부에는 상기 수지가 충진된, 반도체 패키지 기판.
  4. 제1항에 있어서,
    상기 리드는 상기 본딩 패드와 연결된 리드 패드를, 더 포함하며,
    상기 하면에는 상기 다이 패드와 일체로 형성된 다이 랜드(die land), 및 상기 리드 패드와 일체로 형성된 리드 랜드(lead land)가 구비된, 반도체 패키지 기판.
  5. 제1항에 있어서,
    상기 다이 패드와 상기 본딩 패드 사이에 상기 수지의 일부가 노출되어 구비되며, 상기 다이 패드, 상기 본딩 패드, 및 상기 노출된 수지는 동일한 높이 레벨(level)을 갖는, 반도체 패키지 기판.
  6. 제1항에 있어서,
    상기 다이 패드 상에 장착된 반도체칩; 및
    상기 반도체칩과 상기 본딩 패드에 본딩된 와이어;를 더 포함하는, 반도체 패키지 기판.
  7. 도전성 소재의 베이스 기판의 하면에 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 수지로 충진하는 단계;
    상기 수지를 경화시키는 단계;
    상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및
    상기 베이스 기판의 상면을 상기 트렌치를 채운 수지의 적어도 일부가 드러나도록 패터닝하여, 상기 베이스 기판의 타면에 편평한 일면을 갖는 다이 패드 및 상기 다이 패드와 이격된 리드를 형성하는 단계;를 포함하며,
    상기 리드는 편평한 일면을 갖는 본딩 패드 및 상기 본딩 패드와 연결되는 연결 패턴을 포함하고,
    상기 트렌치의 적어도 일부는 상기 리드와 대응되는 영역에 형성되며, 상기 트렌치는 상기 본딩 패드에 대응되는 영역의 제1 깊이와 상기 연결 패턴에 대응되는 영역의 제2 깊이를 가지며, 상기 제1 깊이는 상기 제2 깊이보다 얕으며,
    상기 본딩 패드는 와이어가 본딩되는 영역으로 상기 하면을 향하여 돌출된 돌출부를 포함하며, 상기 본딩 패드의 중심 두께는 상기 본딩 패드의 주변 두께보다 큰, 반도체 패키지 기판의 제조 방법.
  8. 제7항에 있어서,
    상기 트렌치의 내면을 거칠게 하는 단계;를 더 포함하는 반도체 패키지 기판의 제조 방법.
  9. 제7항에 있어서,
    상기 트렌치는 하프톤(half-tone) 마스크 공정에 의해서 수행되는 반도체 패키지 기판의 제조 방법.
  10. 제7항에 있어서,
    상기 리드에 도금층을 형성하는 단계;를 더 포함하는 반도체 패키지 기판의 제조 방법.
  11. 상면 및 하면을 구비하며 도전성 소재로 이루어진 베이스 기판에 절연성 소재로 이루어진 수지가 충진된 반도체 패키지 기판에 있어서,
    상기 상면에 상기 도전성 소재로 이루어진 다이 패드(die pad);
    상기 상면에 상기 다이 패드와 전기적으로 이격되어 배치되며, 와이어 본딩 영역인 본딩 패드, 연결 패턴,및 리드 패드를 포함하는 리드; 및
    상기 하면에는 상기 리드 패드와 일체로 형성된 리드 랜드;를 포함하며,
    상기 본딩 패드는 상기 하면을 향하여 돌출된 돌출부를 포함하고, 상기 돌출부는 상기 수지에 의해서 둘러싸이며,
    상기 연결 패턴은 상기 본딩 패드와 상기 리드 패드를 연결하며,
    상기 본딩 패드의 중심 두께는 상기 연결 패턴의 두께보다 큰, 반도체 패키지 기판.
  12. 제11항에 있어서,
    상기 본딩 패드의 중심 두께는 50~ 90 um 사이의 값을 가지며, 상기 연결 패턴의 두께는 10 ~ 4O um 사이의 값을 갖는, 반도체 패키지 기판.
  13. 제11항에 있어서,
    상기 연결 패턴 및 상기 본딩 패드의 하부에는 상기 수지가 충진된, 반도체 패키지 기판.
  14. 제11항에 있어서,
    상기 돌출부는 상기 수지에 의해서 둘러싸인, 반도체 패키지 기판.
  15. 제11항에 있어서,
    상기 리드는 상기 본딩 패드와 연결된 리드 패드를, 더 포함하며,
    상기 하면에는 상기 다이 패드와 일체로 형성된 다이 랜드(die land), 및 상기 리드 패드와 일체로 형성된 리드 랜드(lead land)가 구비된, 반도체 패키지 기판.
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