KR20110010014A - 반도체 패키지의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 접착부재를 사이에 두고 마주하는 제 1 및 제 2 캐리어 기판상에 각각 반도체칩 실장과 빌드업 공정을 수행한 후, 제 1 및 제 2 캐리어 기판을 분리하여, 전기적 특성을 향상시키며 휨과 같은 변형을 방지하고 생산성을 향상시킬 수 있는 반도체 패키지의 제조 방법에 관한 것이다.
패키지, 캐리어 기판, 코어리스, 빌드업, 히트싱크
Description
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 구체적으로 접착부재를 사이에 두고 마주하는 제 1 및 제 2 캐리어 기판상에 각각 반도체칩 실장과 빌드업 공정을 수행한 후, 제 1 및 제 2 캐리어 기판을 분리하는 반도체 패키지의 제조 방법에 관한 것이다.
최근 전자제품이 소형화, 경량화되는 추세에 따라, 이에 구비되는 반도체 소자 부품 또한 소형화 및 박형화되고 있다. 이와 같은 기술 추세에 대응하기 위해서 반도체 소자를 패키지 기판에 실장하는 반도체 패키지의 기술에 대한 관심이 높아지고 있다.
이와 같은 반도체 패키지는 패키지 기판, 상기 패키지 기판 상면에 범프볼에 의해 실장된 반도체 칩, 상기 반도체 칩을 밀봉하는 몰딩부재, 상기 패키지 기판 하면에 배치되어 상기 반도체 칩과 외부 회로부, 예컨대 메인보드 기판과 서로 전 기적으로 연결하기 위한 솔더볼을 포함할 수 있다.
최근에는 전자기기의 고성능화 및 소형화됨에 따라, 패키지 기판에 실장되는 반도체칩의 수가 증가되고 있으며, 이로 인해 패키지 기판의 회로 복잡도 및 밀집도가 증가할 뿐만 아니라 소형화 회로에 대한 요구가 증가하고 있다.
이에 따라, 패키지 기판은 코아층을 중심으로 양면에 배치된 다층의 회로층을 구비한다. 이와 같이, 패키지 기판이 다층의 회로층을 구비할 경우, 배선 밀도를 증가시킬 수 있다.
그러나, 패키지 기판의 다층의 회로층은 두꺼운 코아층의 양면에 각각 빌드업 방식을 통해 형성함에 따라, 패키지 기판의 두께가 두꺼워질 수 있을 뿐만 아니라, 이로 인해, 반도체칩과 외부회로부간의 신호전달 속도가 저하되는 문제점이 있었다.
또한, 다층의 회로층을 형성하는 공정에서 패키지 기판의 휨과 같은 변형이 야기될 수 있다. 이와 같은, 패키지 기판의 휨 문제는 반도체 칩과 패키지 기판간의 접합 불량 또는 패키지 기판과 메인보드 기판간의 접합 불량을 야기할 수 있어, 반도체 패키지의 신뢰성을 저하시킬 뿐만 아니라 양산성을 저하시키는 요인이 될 수 있다.
따라서, 본 발명은 종래 반도체 패키지에서 발생될 수 있는 문제점을 해결하 기 위하여 창안된 것으로서, 접착부재를 사이에 두고 마주하는 제 1 및 제 2 캐리어 기판상에 각각 반도체칩 실장과 빌드업 공정을 수행한 후, 제 1 및 제 2 캐리어 기판을 서로 분리하는 반도체 패키지의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 상기 목적은 반도체 패키지의 제조 방법을 제공하는 것이다. 상기 제조 방법은 접착부재를 사이에 두고 서로 대향하도록 접착된 제 1 및 제 2 캐리어 기판을 제공하는 단계; 상기 제 1 및 제 2 캐리어 기판의 각 일측면상에 제 1 및 제 2 반도체칩을 각각 실장하는 단계; 상기 제 1 및 제 2 반도체칩을 포함하는 상기 제 1 및 제 2 캐리어 기판의 일측면 상에 상기 제 1 및 제 2 반도체칩과 전기적으로 연결된 적어도 한층이상의 제 1 및 제 2 빌드업층을 각각 형성하는 단계; 및 상기 접착부재로부터 상기 제 1 반도체칩과 제 1 빌드업층을 구비한 상기 제 1 캐리어 기판과 상기 제 2 반도체칩과 제 2 빌드업층을 구비한 제 2 캐리어 기판을 각각 분리하는 단계;를 포함할 수 있다.
여기서, 상기 제 1 및 제 2 반도체칩을 실장하는 단계 이전에, 상기 제 1 및 제 2 캐리어 기판의 각 일측면상에 개구부를 갖는 제 1 및 제 2 절연체를 각각 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 및 제 2 반도체칩을 실장하는 단계 이후에, 상기 제 1 및 제 2 캐리어 기판의 각 일측면상에 상기 제 1 및 제 2 반도체칩을 노출하는 제 1 및 제 2 절연층을 각각 형성하는 단계를 포함할 수 있다.
또한, 상기 제 1 및 제 2 빌드업층을 각각 형성하는 단계와 상기 제 1 및 제 2 캐리어 기판을 분리하는 단계사이에, 상기 제 1 및 제 2 빌드업층을 각각 덮는 제 1 및 제 2 솔더레지스트를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 및 제 2 캐리어 기판을 서로 분리하는 단계 이후에, 상기 제 1 및 제 2 솔더레지트상에 상기 제 1 및 제 2 빌드업층과 각각 전기적으로 연결된 제 1 및 제 2 솔더볼을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 및 제 2 캐리어 기판을 분리하는 단계는, 열처리 또는 UV 조사를 이용하여 상기 접착부재로부터 상기 제 1 및 제 2 캐리어 기판을 각각 분리할 수 있다.
또한, 상기 빌드업 공정에서 층간 접속을 위해 각각 일렬로 적층되도록 비아를 형성할 수 있다.
또한, 상기 제 1 및 제 2 캐리어 기판은 방열 재질로 이루어질 수 있다.
본 발명의 반도체 패키지는 코아층을 구비하지 않은 코아리스 패키지 기판으로 형성함으로써, 패키지 기판의 두께를 줄일 수 있어, 반도체 패키지의 신호전달 속도를 향상시킬 수 있다.
또한, 본 발명의 반도체 패키지는 접착부재에 의해 부착된 제 1 및 제 2 캐리어 기판을 이용하여 제조됨에 따라, 제조공정중에 발생하는 패키지 기판의 휨 문제를 개선함과 동시에 생산성을 향상시킬 수 있다.
또한, 제 1 및 제 2 캐리어 기판을 방열 재질로 형성함에 따라, 반도체 패키지의 최후 공정에서 제거하지 않고, 히트 싱크 및 보강재로 사용할 수 있어, 반도체 패키지의 공정 단순화는 물론 생산 단가를 낮출 수 있다.
이하, 본 발명의 실시예들은 반도체 패키지의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 패키지의 제조 공정을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지를 제조하기 위해, 먼저 서로 마주하며 접착되어 있는 제 1 및 제 2 캐리어 기판(110, 210)을 제공한다.
여기서, 제 1 및 제 2 캐리어 기판(110, 210)은 후술 될 빌드업층을 지지하는 지지층의 역할을 하여, 후속 공정에서 핸들링을 용이하게 할 수 있다. 즉, 제 1 및 제 2 캐리어 기판(110, 210)은 종래의 코어층의 역할을 할 수 있다.
또한, 제 1 및 제 2 캐리어 기판(110, 210)은 방열 재질로 이루어져, 공정 완료후에 반도체칩으로부터의 열을 외부로 방출하는 히트싱크의 역할을 할 수 있다.
또한, 제 1 및 제 2 캐리어 기판(110, 210)은 패키지 기판의 변형을 방지할 수 있는 보강재의 역할을 할 수 있다.
이로써, 제 1 및 제 2 캐리어 기판(110, 210)은 지지층의 기능뿐만 아니라, 최종 제품에서 반도체 패키지의 방열 기판 및 보강재의 역할을 동시에 할 수 있는 재질로써, 금속, 예컨대 구리(Cu), 알루미늄(Al) 및 니켈(Ni)등으로 이루어질 수 있다.
제 1 및 제 2 캐리어 기판(110, 210) 사이에는 접착부재(300)가 개재되어 있다.
접착부재(300)는 후속 공정동안 제 1 및 제 2 캐리어 기판(110, 210)을 서로 접착한 상태를 가지도록 하며, 공정이 완료되면 서로 용이하게 제 1 및 제 2 캐리어 기판(110, 210)으로부터 분리될 수 있는 재질로 이루어질 수 있다.
이를 위해, 접착부재(300)는 열처리 또는 UV 조사에 의해 접착력이 저하되는 재질로 이루어질 수 있다. 접착부재(300)는 테이프나 박막의 형태를 가질 수 있다. 이때, 접착부재(300)를 형성하는 재질의 예로서는 열가소성 수지 및 자외선 감응성(UV-sensitive) 수지등일 수 있다.
도 2를 참조하면, 제 1 및 제 2 캐리어 기판(110, 210)의 각 일측면상에 각각 개구부(A)를 갖는 제 1 및 제 2 절연체(120, 220)를 형성한다. 여기서, 제 1 및 제 2 절연체(120, 220)는 절연 필름, 예컨대 PPG나 ABF를 펀칭하여 각 개구부(A)를 형성한 후, 제 1 및 제 2 캐리어 기판(110, 210)의 각 일측면상에 적층시킬 수 있다. 다른 방안으로, 제 1 및 제 2 캐리어 기판(110, 210)의 각 일측면상에 절연수지를 도포하여 제 1 및 제 2 절연체(120, 220)를 각각 형성한 후, 제 1 및 제 2 절연체(120, 220)에 레이저 가공, CNC 드릴 또는 포토리소그래피 공정을 이용하여 개구부(A)를 형성할 수도 있다.
도 3을 참조하면, 개구부(A)와 대응된 제 1 및 제 2 캐리어 기판(110, 210)의 각 일측면상에 제 1 및 제 2 반도체칩(130, 230)을 각각 실장한다. 여기서, 제 1 및 제 2 반도체칩(130, 230)은 개구부(A)와 대응된 제 1 및 제 2 캐리어 기판(110, 210)상에 접착층을 도포한 후, 접착층에 의해 제 1 및 제 2 캐리어 기판(110, 210)의 각 일측면상에 실장될 수 있다.
본 발명의 실시예에서, 제 1 및 제 2 절연체(120, 220)를 형성한 후, 제 1 및 제 2 반도체칩(130, 230)을 실장하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예컨대, 제 1 및 제 2 캐리어 기판(110, 210)의 각 일측면상에 제 1 및 제 2 반도체칩(130, 230)을 각각 먼저 실장한 후, 제 1 및 제 2 반도체칩(130, 230)을 노출하도록 제 1 및 제 2 절연체(120, 220)를 적층할 수도 있다.
도 4를 참조하면, 제 1 및 제 2 캐리어 기판(110, 210)의 일측면상에 각각 빌드업 공정을 수행하여 제 1 및 제 2 반도체칩(130, 230)과 전기적으로 연결된 적어도 한층이상의 제 1 및 제 2 빌드업층(140, 240)을 각각 형성한다.
빌드업 공정을 구체적으로 설명하면, 제 1 및 제 2 반도체칩(130, 230)을 덮도록 제 1 및 제 2 캐리어 기판(110, 210)의 일측면상에 각각 제 1 및 제 2 절연 층(141, 241)을 형성한다. 이후, 제 1 및 제 2 절연층(141, 241)에 레이저 가공, CNC 드릴 또는 포토리소그래피 공정을 이용하여, 제 1 및 제 2 반도체칩(130, 230)의 칩패드(130a, 230a)를 노출하는 비아홀(241a)을 형성한다.
이후, 비아홀(241a)을 포함한 제 1 및 제 2 절연층(141, 241)상에 무전해도금 및 전해도금을 수행하여 동박을 형성한 후, 동박을 식각하여 비아홀(241a)을 통해 제 1 및 제 2 반도체칩(130, 230)의 칩패드(130a, 230a)와 전기적으로 각각 연결된 제 1 및 제 2 비아(142, 242) 및 제 1 및 제 2 회로층(143, 243)을 형성할 수 있다. 이로써, 제 1및 제 2 절연층(141, 241), 제 1 및 제 2 절연층(141, 241)을 각각 관통하는 제 1 및 제 2 비아(142, 242) 및 제 1 및 제 2 회로층(143, 243)을 각각 포함한 제 1 및 제 2 빌드업층(140, 240)을 형성할 수 있다.
본 발명의 실시예에서 비아는 무전해도금 및 전해도금을 형성하는 공정에서 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 비아는 별도로 비아홀 내부에 도전성 페이스트를 충진하여 형성될 수도 있다.
이와 같이, 빌드업 공정을 반복적으로 수행함에 따라, 제 1 및 제 2 캐리어 기판(110, 210)의 각 일층면상에 각각 다층의 제 1 및 제 2 빌드업층(140, 240), 즉 다층의 회로층을 형성할 수 있다.
이와 같이, 제 1 및 제 2 캐리어 기판(110, 210)의 양면에서 각각 빌드업 공정을 수행함에 따라, 빌드업 공정에서 발생되는 수축이 제 1 및 제 2 캐리어 기판(110, 210)의 양면에서 서로 상충되도록 발생함에 따라, 빌드업 공정에서 패키지 기판이 휘어지는 것을 방지할 수 있다.
또한, 다층의 빌드업층(140, 240)을 구비할 경우, 각 빌드업층(140, 240)에 구비된 비아(142, 242)는 서로 일렬로 적층되도록 형성할 수 있다. 이로써, 패키지 기판내에서의 층간 접속을 위한 전기 이동로가 감소될 수 있어, 패키지 기판의 신호 전달 속도를 줄일 수 있다. 이는 패키지 기판이 코어리스 기판이기 때문에 가능하다. 즉, 종래 코어를 구비한 패키지 기판은 층간 접속을 위해, 코어를 관통하는 PTH(plated through hole)를 구비하게 되고, 결국, 종래 패키지 기판은 층간 접속을 위해 적층된 비아들사이에 PTH를 구비하게 되므로, 본 발명과 같이, 층간 접속을 위해 비아만을 일렬로 적층시킬 수 없다.
여기서, 다층의 제 1 및 제 2 빌드업층(140, 240) 중 최상층의 제 1 및 제 2 빌드업층에는 메인보드 기판과 전기적으로 접속되기 위한 콘택패드(144, 244)를 구비할 수 있다.
이후, 최상층의 제 1 및 제 2 빌드업층(140, 240)를 각각 덮는 제 1 및 제 2 솔더레지스트(150, 250)를 형성한다.
도 5를 참조하면, 접착부재(300)에 열처리나 UV 조사를 통해 접착부재(300)로부터 제 1 및 제 2 캐리어 기판(110, 210)의 접착력을 저하시킨다. 이로써, 접착부재(300)로부터 제 1 및 제 2 캐리어 기판(110, 210)을 용이하게 분리함으로써, 한번의 공정을 통해 적어도 2 개의 반도체 패키지, 즉 제 1 및 제 2 반도체 패키지(100, 200)를 형성할 수 있다.
이후, 제 1 및 제 2 솔더레지스트(150, 250)에 노광 및 현상공정을 수행하여, 제 1 및 제 2 반도체 패키지(100, 200)의 각 콘택 패드(144, 244)를 노출시킨 다. 이후, 콘택 패드(144, 244)와 전기적으로 연결되며, 외부 회로부, 예컨대 메인보드 기판과의 접속을 위한 제 1 및 제 2 솔더볼(160, 260)을 제 1 및 제 2 반도체 패키지(100, 200)에 각각 형성한다.
따라서, 본 발명의 실시예에서와 같이, 접착된 제 1 및 제 2 캐리어 기판의 각 일측면상에 각각 제 1 및 제 2 반도체칩을 실장하며 빌드업 공정을 수행함에 따라, 패키지 기판이 휘어지는 것을 방지할 수 있다.
또한, 한번의 공정을 통해 적어도 2 개의 반도체 패키지, 즉 제 1 및 제 2 반도체 패키지를 제조할 수 있어, 생산성을 향상시킬 수 있다.
또한, 반도체 패키지를 형성하기 위한 캐리어 기판을 제거하지 않고, 반도체 패키지의 히트 싱크 및 보강재의 역할을 하게 함으로써, 별도로 히트싱크나 보강재를 더 형성하지 않아도 되므로, 공정을 단순화시킬 뿐만 아니라 생산단가를 줄일 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따라 제조된 반도체 패키지에 대해 더욱 상세하게 설명하기로 한다. 여기서, 한번에 제조된 제 1 및 제 2 반도체 패키지는 동일한 구조를 가짐에 따라, 설명의 편의상 제 1 반도체 패키지에 한정하여 설명 및 도시하기로 한다.
도 6은 본 발명의 실시예에 따라 제조된 반도체 패키지의 단면도이다.
도 6을 참조하면, 본 발명의 실시예에 따라 제조된 반도체 패키지(100)는 캐리어 기판(110)상에 실장된 반도체칩(130)을 포함할 수 있다.
여기서, 캐리어 기판(110)은 반도체칩(130)에서 발생된 열을 외부로 방출시키기 위한 히트싱크의 역할을 하며, 이와 동시에 반도체 패키지(100)의 변형을 방지하기 위한 보강재의 역할을 할 수 있다. 이에 따라, 반도체 패키지(100)는 별도로 코어 및 방열판을 별도로 구비하지 않아도 되므로, 반도체 패키지(100)의 두께를 줄일 수 있다.
반도체칩(130)을 노출하며 캐리어 기판(100)상에 절연체(120)가 적층되어 있다.
절연체(120)를 포함한 캐리어 기판(100)상에 반도체칩(130)과 전기적으로 연결된 빌드업층(140)이 배치되어 있다.
종래에는 반도체칩과 패키지 기판, 즉 빌드업층은 범프볼에 의해 서로 전기적으로 연결되어 있었으나, 본발명의 반도체 패키지(100)는 빌드업층(140)과 반도체칩(130)은 직접적으로 연결되어 있어, 반도체칩(130)으로부터 빌드업층(140)을 통한 신호 전달 속도를 증대시킬 수 있다.
여기서, 빌드업층(140)은 절연층(141), 절연층(141)을 관통하며 층간 접속을 하는 비아(142) 및 비아(142)와 전기적으로 연결되며 절연층(141)상에 배치된 회로층(143)을 포함할 수 있다.
이때, 빌드업층(140)은 적어도 1층 이상의 다층으로 이루어질 수 있다. 여기서, 다층의 빌드업층(140)의 층간 접속을 위한 비아들은 일렬로 적층되도록 형성될 수 있다. 이에 따라, 반도체칩(130)으로부터 외부회로부인 메인보드 기판간의 전기적 이동 통로는 단축될 수 있어, 반도체칩(130)과 메인보드 기판간의 신호전달 속 도를 증대시킬 수 있다.
이에 더하여, 다층의 빌드업층 중 최상층의 빌드업층은 메인보드 기판과 전기적으로 접속되기 위한 콘택패드(144)를 구비할 수 있다.
또한, 콘택패드(144)를 노출하는 솔더레지스트(150)가 빌드업층(140)을 포함한 캐리어 기판(110)상에 배치되어 있다.
또한, 솔더 레지스트(150)로부터 노출된 콘택패드(144)와 전기적으로 접속된 솔더볼(160)이 배치되어 있다. 여기서, 솔더볼(160)에 의해, 반도체 패키지(100)와 메인보드 기판은 서로 전기적으로 연결될 수 있다.
따라서, 본 발명의 실시예에 따라 제조된 반도체 패키지는 코어리스로써 두께를 줄일 수 있으며, 반도체 칩으로부터 발생된 열을 효율적으로 방출 시킬 수 있고, 신호 전달 속도를 증대시킬 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 패키지의 제조 공정을 설명하기 위해 도시한 단면도들이다.
도 6은 본 발명의 실시예에 따라 제조된 반도체 패키지의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 반도체 패키지 200 : 제 2 반도체 패키지
110 : 제 1 캐리어 기판 210 : 제 2 캐리어 기판
120 : 제 1 절연체 220 : 제 2 절연체
130 : 제 1 반도체칩 230 : 제 2 반도체칩
140 : 제 1 빌드업층 240 : 제 2 빌드업층
150 : 제 1 솔더 레지스트 250 : 제 2 솔더 레지스트
160 : 제 1 솔더볼 260 : 제 2 솔더볼
Claims (8)
- 접착부재를 사이에 두고 서로 대향하도록 접착된 제 1 및 제 2 캐리어 기판을 제공하는 단계;상기 제 1 및 제 2 캐리어 기판의 각 일측면상에 제 1 및 제 2 반도체칩을 각각 실장하는 단계;상기 제 1 및 제 2 반도체칩을 포함하는 상기 제 1 및 제 2 캐리어 기판의 일측면 상에 상기 제 1 및 제 2 반도체칩과 전기적으로 연결된 적어도 한층이상의 제 1 및 제 2 빌드업층을 각각 형성하는 단계; 및상기 접착부재로부터 상기 제 1 반도체칩과 제 1 빌드업층을 구비한 상기 제 1 캐리어 기판과 상기 제 2 반도체칩과 제 2 빌드업층을 구비한 제 2 캐리어 기판을 각각 분리하는 단계;를 포함하는 반도체 패키지의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 반도체칩을 실장하는 단계 이전에,상기 제 1 및 제 2 캐리어 기판의 각 일측면상에 개구부를 갖는 제 1 및 제 2 절연체를 각각 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 반도체칩을 실장하는 단계 이후에,상기 제 1 및 제 2 캐리어 기판의 각 일측면상에 상기 제 1 및 제 2 반도체칩을 노출하는 제 1 및 제 2 절연체를 각각 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 빌드업층을 각각 형성하는 단계와 상기 제 1 및 제 2 캐리어 기판을 분리하는 단계사이에,상기 제 1 및 제 2 빌드업층을 각각 덮는 제 1 및 제 2 솔더레지스트를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
- 제 4 항에 있어서,상기 제 1 및 제 2 캐리어 기판을 서로 분리하는 단계 이후에,상기 제 1 및 제 2 솔더레지트상에 상기 제 1 및 제 2 빌드업층과 각각 전기적으로 연결된 제 1 및 제 2 솔더볼을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 캐리어 기판을 분리하는 단계는,열처리 또는 UV 조사를 이용하여 상기 접착부재로부터 상기 제 1 및 제 2 캐리어 기판을 각각 분리하는 반도체 패키지의 제조 방법.
- 제 1 항에 있어서,상기 빌드업 공정에서 층간 접속을 위해 각각 일렬로 적층되도록 비아를 형성하는 반도체 패키지의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 캐리어 기판은 방열 재질로 이루어진 반도체 패키지의 제조 방법.
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