KR20200046265A - 캐리어 기판 및 이를 이용한 패키징 방법 - Google Patents

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KR20200046265A
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Abstract

제1 층; 제2 층; 및 상기 제1 층 및 상기 제2 층 사이의 제1 접착층을 포함하며, 상기 제1 접착층은 상기 제1 층으로부터 탈착 가능한 캐리어 기판이 제공된다.

Description

캐리어 기판 및 이를 이용한 패키징 방법{Carrier substrate and packaging method using it}
본 발명은 캐리어 기판 및 이를 이용한 패키징 방법에 관한 것으로서, 보다 상세하게는 패키징 공정 중 휨을 방지할 수 있는 캐리어 기판 및 이를 이용한 패키징 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프 전극 등을 이용하여 이들을 전기적으로 연결한 후 몰딩 하는 것이 일반적이다.
반도체 패키징 공정은 여러 단계로 진행될 수 있다. 일부 단계에서는 가열하는 과정이 포함될 수 있다. 가열된 구성은 다시 냉각될 수 있다. 이러한 반도체 패키징 공정은 캐리어 기판 위에서 수행될 수 있다.
본 발명이 해결하고자 하는 과제는 열팽창계수의 차이를 상쇄할 수 있는 캐리어 기판 및 이를 이용한 패키징 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 패키징 공정 중 휨 현상을 방지할 수 있는 캐리어 기판 및 이를 이용한 패키징 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 캐리어 기판은 제1 층; 제2 층; 및 상기 제1 층 및 상기 제2 층 사이의 제1 접착층을 포함하며, 상기 제1 접착층은 상기 제1 층으로부터 탈착 가능할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 캐리어 기판 및 이를 이용한 패키징 방법은 제1 층 및 상기 제1 층 밑의 제2 층을 포함하는 캐리어 기판을 준비하는 것; 상기 제1 층 상에 제1 공정을 수행하는 것; 및 상기 제2 층을 상기 제1 층으로부터 제거하는 것; 을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 캐리어 기판 및 이를 이용한 패키징 방법은 제1 층을 포함하는 캐리어 기판을 준비하는 것; 상기 제1 층 상에 제1 공정을 수행하는 것; 및 상기 제1 층 밑에 제2 층을 추가하는 것; 을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 캐리어 기판 및 이를 이용한 패키징 방법에 따르면, 열팽창계수의 차이를 상쇄할 수 있다.
본 발명의 캐리어 기판 및 이를 이용한 패키징 방법에 따르면, 패키징 공정 중 휨 현상을 방지할 수 있다.
본 발명의 캐리어 기판 및 이를 이용한 패키징 방법에 따르면, 패키징 공정 중 후속 공정을 연속해서 수행하고, 패키징 공정의 수율을 향상시킬 수 있다.
본 발명의 캐리어 기판 및 이를 이용한 패키징 방법에 따르면, 캐리어 기판의 원자재 개발 제약을 극복할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법의 순서를 나타낸 순서도이다.
도 2는 도 1의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 캐리어 기판을 준비하는 것을 나타낸 단면도이다.
도 3a는 도 1의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 제1 공정을 수행하는 것을 나타낸 단면도이다.
도 3b는 도 3a의 C를 확대한 일 실시 예의 단면도이다.
도 3c는 도 3a의 C를 확대한 일 실시 예의 단면도이다.
도 4는 도 1의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 제3 층을 제거하는 것을 나타낸 단면도이다.
도 5는 도 1의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 제2 공정을 수행하는 것을 나타낸 단면도이다.
도 6은 도 1의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 제2 층을 제거하는 것을 나타낸 단면도이다.
도 7은 본 발명의 예시적인 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법의 순서를 나타낸 순서도이다.
도 8은 도 7의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 캐리어 기판을 준비하는 것을 나타낸 단면도이다.
도 9는 도 7의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 제1 공정을 수행하는 것을 나타낸 단면도이다.
도 10은 도 7의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 제2 층을 추가하는 것을 나타낸 단면도이다.
도 11은 도 7의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 제2 공정을 수행하는 것을 나타낸 단면도이다.
도 12는 도 7의 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법 중 제3 층을 추가하는 것을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 예시적인 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법을 나타낸 순서도이다.
도 1을 참고하면, 반도체 패키징 방법(S)은 캐리어 기판을 준비하는 것(S1), 제1 공정을 수행하는 것(S2), 제3 층을 제거하는 것(S3), 제2 공정을 수행하는 것(S4), 제3 층을 제거하는 것(S5), 제3 공정을 수행하는 것(S6) 및 제1 층을 제거하는 것(S7)을 포함할 수 있다.
도 2는 도 1의 순서도에 따른 캐리어 기판을 준비하는 것(S1)을 나타낸 단면도이다.
이하에서, 도 2의 우측 방향을 제1 방향(D1), 도 2의 상측 방향을 제2 방향(D2), 도 2의 제1 방향(D1) 및 제2 방향(D2)에 실질적으로 수직하며 전방을 향하는 방향을 제3 방향(D3)이라 칭할 수 있다. 제1 방향(D1)은 오른쪽, 제2 방향(D2)은 위쪽, 제2 방향(D2)의 반대 방향을 아래쪽, 제3 방향(D3)을 앞쪽이라 칭할 수도 있다.
도 2를 참고하면, 캐리어 기판을 준비하는 것(S1)에서 캐리어 기판(1)이 제공될 수 있다. 캐리어 기판(1) 상에는 반도체 칩(5, 도 3a 참고)이 적층될 기판(3)이 제공될 수 있다. 실시 예들에서, 기판(3)은 인쇄회로기판(Printed Circuit Board, PCB) 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 기판(3)은 반도체 칩(5)이 적층될 수 있는 다른 구성을 포함할 수도 있다. 혹은 기판(3)의 제공 없이 캐리어 기판(1) 위에 반도체 칩(5)이 적층될 수도 있다.
캐리어 기판(1)과 기판(3) 사이에 접착층(4)이 더 제공될 수 있다. 접착층(4)은 기판(3)을 캐리어 기판(1)에 고정시킬 수 있다. 그러나 이에 한정하는 것은 아니다. 즉, 기판(3)은 접착층(4)의 매개 없이 캐리어 기판(1)의 위에 바로 배치될 수도 있다.
캐리어 기판(1)은 다층 구조일 수 있다. 실시 예들에서, 캐리어 기판(1)은 제1 층(111), 제2 층(113), 제3 층(115), 제1 접착층(131) 및 제2 접착층(133)을 포함할 수 있다.
제1 층(111)은 제2 층(113) 상에 제공될 수 있다. 제2 층(113)은 제3 층(115) 상에 제공될 수 있다. 따라서 제1 층 내지 제3 층(111, 113, 115)은 순서대로 위에서부터 아래로 향하는 방향으로 배치될 수 있다. 도면 상에는 세 개의 층들(111, 113, 115)이 제공되는 것으로 도시하였으나, 두 개의 층들만 제공될 수도 있다. 혹은 네 개 이상의 층들이 제공될 수도 있다.
제1 층(111)의 열팽창계수(Coefficient of Thermal Expansion, CTE)는 제2 층(113)의 열팽창계수보다 클 수 있다. 제2 층(113)의 열팽창계수는 제3 층(115)의 열팽창계수보다 클 수 있다. 따라서 제1 층(111)에서 제3 층(115)으로 갈수록 열팽창계수는 작아질 수 있다.
실시 예들에서, 제1 층 내지 제3 층(111, 113, 115)은 글래스(glass)를 포함할 수 있다. 실시 예들에서, 제1 층(111)은 금속(metal)을 포함하고, 제2 층 내지 제3 층(113, 115)은 글래스를 포함할 수 있다. 금속은 글래스보다 열팽창계수가 클 수 있다. 실시 예들에서, 제1 층(111)은 유기물질(organic material)을 포함하고, 제2 층(113)은 금속을 포함하며, 제3 층(115)은 글래스를 포함할 수 있다. 유기물질은 금속보다 열팽창계수가 클 수 있다. 그러나 이에 한정하는 것은 아니며, 제1 층 내지 제3 층(111, 113, 115)은 제1 층(111)에서 제3 층(115)으로 갈수록 열팽창계수가 작아지는 다양한 물질들을 포함할 수 있다.
제1 접착층(131)은 제2 층(113) 상에 제공될 수 있다. 제1 접착층(131)은 제1 층(111) 및 제2 층(113) 사이에 위치할 수 있다. 제1 접착층(131)은 제1 층(111) 및 제2 층(113)을 접합시킬 수 있다. 제1 접착층(131)은 실리콘(Silicone), 에폭시(Epoxy), 아크릴(Acryl) 및/또는 레진(Resin) 등을 포함할 수 있다. 제1 접착층(131)은 제1 층(111)으로부터 탈착 가능할 수 있다. 즉, 제1 접착층(131)은 다양한 물리적 및/또는 화학적 작용에 의해 제1 층(111)으로부터 분리되어 제거될 수 있다. 이에 대한 상세한 내용은 후술하도록 한다.
제2 접착층(133)은 제3 층(115) 상에 제공될 수 있다. 제2 접착층(133)은 제2 층(113) 및 제3 층(115) 사이에 위치할 수 있다. 제2 접착층(133)은 제2 층(113) 및 제3 층(115)을 접합시킬 수 있다. 제2 접착층(133)은 실리콘(Silicone), 에폭시(Epoxy), 아크릴(Acryl) 및/또는 레진(Resin) 등을 포함할 수 있다. 제2 접착층(133)은 제2 층(113)으로부터 탈착 가능할 수 있다. 즉, 제2 접착층(133)은 다양한 물리적 및/또는 화학적 작용에 의해 제2 층(113)으로부터 분리되어 제거될 수 있다. 이에 대한 상세한 내용은 후술하도록 한다.
도 3a는 도 1의 순서도에 따른 제1 공정을 수행하는 것(S2)을 나타낸 단면도이다.
도 3a를 참고하면, 제1 공정을 수행하는 것(S2)에서 제1 공정이 수행될 수 있다. 제1 공정은 캐리어 기판(1) 상에서 수행될 수 있다. 제1 공정은 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성을 가열 및/또는 냉각하는 것을 포함할 수 있다. 제1 공정에서 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성의 온도는 높아지거나 낮아질 수 있다.
실시 예들에서, 제1 공정은 반도체 칩(5)을 적층하는 것을 포함할 수 있다. 반도체 칩(5)은 로직 칩 및/또는 메모리 칩을 포함할 수 있다. 반도체 칩(5)은 기판(3) 및/또는 캐리어 기판(1) 상에 적층될 수 있다. 또한 제1 공정은 적층된 반도체 칩(5)을 가열하거나 냉각하는 것을 더 포함할 수 있다. 즉, 반도체 칩(5)이 적층된 후, 반도체 칩(5)은 가열될 수 있다. 가열된 반도체 칩(5)은 다시 냉각될 수 있다.
도 3b는 도 3a의 C를 확대한 일 실시 예의 단면도이다.
도 3b를 참고하면, 반도체 칩(5)은 하나의 칩(51)을 포함할 수 있다. 칩(51)과 기판(3)은 도전단자(53)를 통해 전기적으로 연결될 수 있다. 칩(51)은 접착패턴(55)을 통해 기판(3)에 접착될 수 있다. 접착패턴(55)은 도전단자(53)를 둘러쌀 수 있다. 접착패턴(55)은 절연 물질을 포함할 수 있다. 접착패턴(55)은 폴리머, 레진 등을 포함할 수 있다.
도 3c는 도 3a의 C를 확대한 일 실시 예의 단면도이다.
도 3c를 참고하면, 반도체 칩(5)은 제2 방향(D2)으로 두 개 이상 적층된 칩들(511, 513, 515, 517, 519)을 포함할 수 있다. 제2 방향(D2)으로 적층된 칩들(511, 513, 515, 517, 519)은 관통전극(Through Silicon Via, TSV) 및 도전단자(53)를 통해 기판(3)과 전기적으로 연결될 수 있다. 그러나 이에 한정하는 것은 아니며, 와이어 본딩 등의 방식을 통해 칩들(511, 513, 515, 517, 519)과 기판(3)이 전기적으로 연결될 수도 있다. 칩들(511, 513, 515, 517, 519) 사이에는 접착패턴(55)이 제공될 수 있다. 접착패턴(55)은 칩들(511, 513, 515, 517, 519)을 결합시키거나, 혹은 최하부 칩(511)과 기판(3)에 결합시킬 수 있다.
다시 도 3a를 참고하면, 반도체 칩(5)은 제1 방향(D1)으로 복수 개가 제공될 수 있다. 제1 방향(D1)으로 나열된 복수 개의 반도체 칩들(5)은 제1 방향(D1)으로 이격될 수 있다. 도면에는 세 개의 반도체 칩들(5)이 제1 방향(D1)으로 이격 배치된 것으로 도시되었으나, 이에 한정하는 것은 아니다. 반도체 칩들(5)은 제1 방향(D1)으로 1개 이상 배치될 수 있다.
캐리어 기판(1) 및/또는 기판(3) 상에 반도체 칩들(5)의 일부 또는 전부가 배치되면, 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성은 가열될 수 있다. 실시 예들에서, 열이 가해져 접착패턴(55)이 경화되어 반도체 칩들(5)을 접착시킬 수 있다. 실시 예들에서, 열이 가해져 접착패턴(55)이 녹아 반도체 칩들(5)을 접착시킬 수 있다. 그러나 이에 한정하는 것은 아니며, 다른 목적을 위해 가열이 진행될 수도 있다. 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성의 일부 또는 전부는 가열에 의해 팽창될 수 있다.
실시 예들에서, 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성의 열이 제거될 수 있다. 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성의 일부 또는 전부는 냉각에 의해 수축될 수 있다.
이상에서 제1 공정이 반도체 칩(5)을 적층하고 가열 및/또는 냉각하는 것으로 설명하였지만, 이에 한정하는 것은 아니다. 즉, 제1 공정은 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성을 가열 및/또는 냉각하는 것을 포함하는 다른 공정을 포함할 수도 있다.
캐리어 기판(1)의 열팽창계수와 캐리어 기판(1) 상의 구성의 열팽창계수는 상이할 수 있다. 실시 예들에서, 캐리어 기판(1)의 열팽창계수는 접착패턴(55)의 열팽창계수보다 작을 수 있다.
도 4는 도 2의 순서도에 따른 제3 층을 제거하는 것(S3)을 나타낸 단면도이다.
도 4를 참고하면, 제3 층을 제거하는 것(S3)에서 제3 층(115, 도 3a 참고)이 제거될 수 있다. 제3 층(115)은 제1 층(111) 및 제2 층(113)으로부터 떨어져 캐리어 기판(1)에서 제거될 수 있다.
실시 예들에서, 제3 층(115)은 제2 접착층(133)을 매개로 제2 층(113)의 밑에 붙어 있다가 제2 접착층(133)과 함께 제거될 수 있다. 제2 접착층(133)은 다양한 방법으로 제2 층(113)으로부터 떨어질 수 있다. 제2 접착층(133)은 물리적 및/또는 화학적 작용에 의해 제2 층(113)으로부터 떨어질 수 있다. 실시 예들에서, 제2 접착층(133)은 레이저에 의해 제2 층(113)으로부터 떨어질 수 있다. 실시 예들에서, 제2 접착층(133)은 물리적 충격에 의해 제2 층(113)으로부터 떨어질 수 있다. 즉, 물리적 충격에 의해 제2 접착층(133)과 제2 층(113) 사이에 크랙이 발생하고, 크랙에 의해 제2 접착층(133)이 제2 층(113)으로부터 제거될 수 있다. 그러나 이에 한정하는 것은 아니며, 다른 방법을 통해 제2 접착층(133)이 제2 층(113)으로부터 떨어질 수도 있다.
실시 예들에서, 제3 층(115)은 제2 접착층(133) 없이 제2 층(113)에 붙어 있다가 제거될 수도 있다. 제3 층(115)의 제거는 다양한 방법으로 수행될 수 있다. 즉, 다양한 물리적 및/또는 화학적 방법에 의해 제3 층(115)이 제2 층(113)으로부터 떨어질 수 있다.
제거된 제3 층(115)은 제1 층(111) 및/또는 제2 층(113)보다 열팽창계수가 작을 수 있다. 제3 층(115)이 제거된 캐리어 기판(1)의 열팽창계수는 제3 층(115)이 존재할 때의 캐리어 기판(1)의 열팽창계수보다 더 커질 수 있다. 따라서 제3 층(115)이 제거된 캐리어 기판(1)의 열팽창계수는 캐리어 기판(1) 상의 구성들의 열팽창계수에 근접하게 변할 수 있다. 제거되는 제3 층(115)의 두께 및 열팽창계수는 캐리어 기판(1) 상의 구성들의 열팽창계수를 고려하여 적절하게 선정될 수 있다.
제3 층(115)이 제거된 캐리어 기판(1)의 중립 축(Neutral Axis)은 위로 이동될 수 있다. 따라서 캐리어 기판(1) 및 캐리어 기판(1)과 결합된 반도체 칩(5)을 포함한 전체 구성의 중립 축도 상승될 수 있다. 실시 예들에서, 중립 축은 굽힘 모멘트(bending moment)의 작용 시 응력이 0이 되는 지점을 연결한 축일 수 있다. 중립 축이 상승하므로 중립 축의 상측에 위치하는 구성과 중립 축의 하측에 위치하는 구성 간의 열팽창계수의 차이는 줄어들 수 있다. 캐리어 기판(1) 및 캐리어 기판(1) 위의 구성이 휘는 것은 방지될 수 있다. 캐리어 기판(1) 및 캐리어 기판(1) 위의 구성의 기능은 보존될 수 있다.
실시 예들에서, 제거된 제3 층(115)은 버려질 수 있다. 그러나 이에 한정하는 것은 아니며, 제거된 제3 층(115)은 보관되었다가 다른 공정에 사용될 수도 있다.
도 5는 도 2의 순서도에 따른 제2 공정을 수행하는 것(S4)을 나타낸 단면도이다.
도 5를 참고하면, 제2 공정을 수행하는 것(S4)에서 제2 공정이 수행될 수 있다. 제2 공정은 캐리어 기판(1) 상에서 수행될 수 있다. 제2 공정은 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성을 가열 및/또는 냉각하는 것을 포함할 수 있다. 제2 공정에서 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성의 온도는 높아지거나 낮아질 수 있다.
실시 예들에서, 제2 공정은 몰딩하는 것을 포함할 수 있다. 몰딩하는 것에서 적층된 반도체 칩(5) 주변을 감싸는 몰딩막(7)이 형성될 수 있다. 실시 예들에서, 몰딩하는 것은 금형 등에 의해 진행될 수 있다. 그러나 이에 한정하는 것은 아니다.
몰딩막(7)은 반도체 칩(5)의 주변을 감싸 반도체 칩(5)을 외부로부터 보호할 수 있다. 반도체 칩(5)은 몰딩막(7)에 의해 외부의 열, 수분, 충격 등으로부터 보호될 수 있다. 몰딩막(7)은 반도체 칩(5) 혹은 기판(3)에서 발생하는 열을 외부로 방출할 수 있다. 실시 예들에서, 몰딩막(7)은 EMC(Epoxy Molding Compound)를 포함할 수 있다. 그러나 이에 한정하는 것은 아니며, 다른 절연체를 포함할 수도 있다.
몰딩막(7)을 형성하기 위하여 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성에 열이 가해질 수 있다. 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성의 일부 또는 전부는 가열에 의해 팽창될 수 있다. 몰딩막(7)을 형성하기 위하여 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성에 열이 제거될 수 있다. 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성의 일부 또는 전부는 냉각에 의해 수축될 수 있다.
이상에서 제2 공정이 몰딩막의 형성을 위해 가열 및/또는 냉각하는 것으로 설명하였지만, 이에 한정하는 것은 아니다. 즉, 제2 공정은 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성을 가열 및/또는 냉각하는 것을 포함하는 다른 공정을 포함할 수도 있다.
캐리어 기판(1)의 열팽창계수와 캐리어 기판(1) 상의 구성의 열팽창계수는 상이할 수 있다. 실시 예들에서, 캐리어 기판(1)의 열팽창계수는 접착패턴(55, 도 3a 및 도 3b 참고) 및 몰딩막(7)의 열팽창계수보다 작을 수 있다. 보다 구체적으로, 몰딩막(7)의 열팽창계수는 접착패턴(55)의 열팽창계수보다 크고, 접착패턴(55)의 열팽창계수는 캐리어 기판(1)의 열팽창계수보다 클 수 있다. 따라서 캐리어 기판(1) 위의 구성의 열팽창계수는 캐리어 기판(1)의 열팽창계수 보다 더 커질 수 있다.
도 6은 도 2의 순서도에 따른 제2 층을 제거하는 것(S5)을 나타낸 단면도이다.
도 6을 참고하면, 제2 층을 제거하는 것(S5)에서 제2 층(113, 도 5 참고)이 제거될 수 있다. 제2 층(113)은 제1 층(111)으로부터 떨어져 캐리어 기판(1)에서 제거될 수 있다.
실시 예들에서, 제2 층(113)은 제1 접착층(131)을 매개로 제1 층(111)의 밑에 붙어 있다가 제1 접착층(131)과 함께 제거될 수 있다. 제1 접착층(131)은 다양한 방법으로 제1 층(111)으로부터 떨어질 수 있다. 제1 접착층(131)은 물리적 및/또는 화학적 작용에 의해 제1 층(111)으로부터 떨어질 수 있다. 실시 예들에서, 제1 접착층(131)은 레이저에 의해 제1 층(111)으로부터 떨어질 수 있다. 실시 예들에서, 제1 접착층(131)은 물리적 충격에 의해 제1 층(111)으로부터 떨어질 수 있다. 즉, 물리적 충격에 의해 제1 접착층(131)과 제1 층(111) 사이에 크랙이 발생하고, 크랙에 의해 제1 접착층(131)이 제1 층(111)으로부터 제거될 수 있다. 그러나 이에 한정하는 것은 아니며, 다른 방법을 통해 제1 접착층(131)이 제1 층(111)으로부터 떨어질 수도 있다.
실시 예들에서, 제2 층(113)은 제1 접착층(131) 없이 제1 층(111)에 붙어 있다가 제거될 수도 있다. 제2 층(113)의 제거는 다양한 방법으로 수행될 수 있다. 즉, 다양한 물리적 및/또는 화학적 방법에 의해 제2 층(113)이 제1 층(111)으로부터 떨어질 수 있다.
제거된 제2 층(113)은 제1 층(111)보다 열팽창계수가 작을 수 있다. 제2 층(113)이 제거된 캐리어 기판(1)의 열팽창계수는 제2 층(113)이 존재할 때의 캐리어 기판(1)의 열팽창계수보다 더 커질 수 있다. 따라서 제2 층(113)이 제거된 캐리어 기판(1)의 열팽창계수는 캐리어 기판(1) 상의 구성들의 열팽창계수에 근접하게 변할 수 있다. 제거되는 제2 층(113)의 두께 및 열팽창계수는 캐리어 기판(1) 상의 구성들의 열팽창계수를 고려하여 적절하게 선정될 수 있다.
제2 층(113)이 제거된 캐리어 기판(1)의 중립 축(Neutral Axis)은 위로 이동될 수 있다. 따라서 캐리어 기판(1) 및 캐리어 기판(1)과 결합된 반도체 칩(5)을 포함한 전체 구성의 중립 축도 상승될 수 있다. 중립 축이 상승하므로 중립 축의 상측에 위치하는 구성과 중립 축의 하측에 위치하는 구성 간의 열팽창계수의 차이는 줄어들 수 있다. 캐리어 기판(1) 및 캐리어 기판(1) 위의 구성이 휘는 것은 방지될 수 있다. 캐리어 기판(1) 및 캐리어 기판(1) 위의 구성의 기능은 보존될 수 있다.
실시 예들에서, 제거된 제2 층(113)은 버려질 수 있다. 그러나 이에 한정하는 것은 아니며, 제거된 제2 층(113)은 보관되었다가 다른 공정에 사용될 수도 있다.
제3 공정을 수행하는 것(S6)에서 반도체 패키지를 완성하기 위한 다른 공정이 수행될 수 있다. 실시 예들에서, 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성을 가열 및/또는 냉각하는 공정이 수행될 수 있다.
제1 층을 제거하는 것(S7)에서 제1 층(111)이 제거될 수 있다. 제1 층(111)은 기판(3) 및/또는 접착층(4)으로부터 떨어져 반도체 패키지로부터 제거될 수 있다.
이상에서는 캐리어 기판(1)이 세 개의 층들(111, 113, 115)만을 포함하는 것으로 설명하였지만, 이에 한정하는 것은 아니다. 즉, 캐리어 기판(1) 상의 구성의 열팽창계수와 공정의 개수를 고려하여 제거될 캐리어 기판(1)의 층 수를 다양하게 결정할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키징 방법(S)에 따르면, 패키징 과정에서 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성을 가열하거나 냉각하는 과정이 진행되어도 캐리어 기판(1) 및/또는 캐리어 기판(1) 상의 구성이 휘는 것은 방지될 수 있다.
캐리어 기판(1)과 캐리어 기판(1) 상의 구성은 다른 물질을 포함할 수 있다. 캐리어 기판(1)과 캐리어 기판(1) 상의 구성의 열팽창계수는 다를 수 있다. 예를 들어, 캐리어 기판(1) 상의 구성의 열팽창계수가 캐리어 기판(1)의 열팽창계수보다 클 수 있다. 따라서 가열 및/또는 냉각이 진행되면 캐리어 기판(1)과 캐리어 기판(1) 상의 구성이 다른 비율로 팽창 및/또는 수축될 수 있다. 팽창 및/또는 수축이 다른 비율로 진행되면 캐리어 기판(1) 및 캐리어 기판(1)에 결합된 구성을 포함한 전체 구성은 휘어질 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키징 방법(S)에 따르면 가열 및/또는 냉각이 진행될 때 캐리어 기판(1)의 일부가 제거되어 캐리어 기판(1)의 열팽창계수가 달라질 수 있다. 예를 들어, 캐리어 기판(1)의 열팽창계수는 커질 수 있다. 따라서 캐리어 기판(1)의 열팽창계수가 캐리어 기판(1) 상의 구성의 열팽창계수와 많이 달라지는 것은 방지될 수도 있다. 캐리어 기판(1)과 캐리어 기판(1) 상의 구성은 휘어지지 아니할 수 있다. 반도체 패키지의 응력은 줄어들 수 있다. 반도체 패키지의 구성과 기능은 보존될 수 있다. 패키징 공정은 방해 받지 아니하고 계속해서 후속 공정이 진행될 수 있다. 패키징 공정의 속도는 향상될 수 있다. 패키징 공정의 수율은 향상될 수 있다. 반도체 패키지의 제조단가는 낮춰질 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키징 방법(S)에 따르면, 각 단계 사이마다 열팽창계수가 다른 물질을 제거하여 캐리어 기판(1)의 열팽창계수를 조절할 수 있으므로, 캐리어 기판(1)의 원자재 개발 제약을 극복할 수 있다. 캐리어 기판(1)은 다양한 물질로 형성될 수 있다. 캐리어 기판(1)의 제조단가는 낮춰질 수 있다. 또한 반도체 패키지를 구성하는 기판 및 몰딩막 등의 소재도 자유롭게 선택할 수 있다. 반도체 패키지는 원자재 물성 선정에 있어 제약을 받지 아니할 수 있다.
도 7은 본 발명의 예시적인 실시 예들에 따른 캐리어 기판을 이용한 패키징 방법을 나타낸 순서도이다.
이하에서, 도 1 내지 도 6을 참고하여 설명한 것과 실질적으로 동일 또는 유사한 구성 및 방법 등에 대해서는 서술의 편의를 위하여 설명을 생략할 수도 있다.
도 7을 참고하면, 반도체 패키징 방법(S')은 캐리어 기판을 준비하는 것(S1'), 제1 공정을 수행하는 것(S2'), 제2 층을 추가하는 것(S3'), 제2 공정을 수행하는 것(S4'), 제3 층을 추가하는 것(S5'), 제3 공정을 수행하는 것(S6') 및 캐리어 기판을 제거하는 것(S7')을 포함할 수 있다.
도 8은 도 7의 순서도에 따른 캐리어 기판을 준비하는 것(S1')을 나타낸 단면도이다.
도 8을 참고하면, 캐리어 기판을 준비하는 것(S1')에서 캐리어 기판(1')이 제공될 수 있다. 캐리어 기판(1') 상에는 반도체 칩(5, 도 3a 참고)이 적층될 기판(3)이 제공될 수 있다. 캐리어 기판(1')과 기판(3) 사이에 위치하는 접착층(4)이 더 제공될 수 있다. 그러나 이에 한정하는 것은 아니며, 접착층(4) 없이 캐리어 기판(1') 위에 기판(3)이 위치할 수도 있다. 또는 기판(3) 없이 캐리어 기판(1') 위에 반도체 칩(5, 도 9 참고)이 적층될 수도 있다.
실시 예들에서, 캐리어 기판을 준비하는 것(S1')에서 준비되는 캐리어 기판(1')은 단층 구조일 수 있다. 캐리어 기판(1')은 제1 층(111')을 포함할 수 있다. 실시 예들에서, 제1 층(111')은 글래스(glass) 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니다.
도 9는 도 7의 순서도에 따른 제1 공정을 수행하는 것(S2')을 나타낸 단면도이다.
도 9를 참고하면, 제1 공정을 수행하는 것(S2')에서 제1 공정이 수행될 수 있다. 제1 공정은 캐리어 기판(1') 상에서 수행될 수 있다. 제1 공정은 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성을 가열 및/또는 냉각하는 것을 포함할 수 있다. 제1 공정에서 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성의 온도는 높아지거나 낮아질 수 있다.
실시 예들에서, 제1 공정은 반도체 칩(5)을 적층하는 것을 포함할 수 있다. 반도체 칩(5)을 적층하는 것은 도 3a를 참고하여 설명한 것과 실질적으로 동일 또는 유사할 수 있다.
이상에서 제1 공정이 반도체 칩(5)을 적층하고 가열 및/또는 냉각하는 것으로 설명하였지만, 이에 한정하는 것은 아니다. 즉, 제1 공정은 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성을 가열 및/또는 냉각하는 것을 포함하는 다른 공정을 포함할 수도 있다. 제1 층(111')의 열팽창계수와 제1 층(111') 상의 구성의 열팽창계수는 상이할 수 있다. 실시 예들에서, 제1 층(111')의 열팽창계수는 제1 층(111') 상의 구성의 열팽창계수보다 작을 수 있다.
도 10은 도 7의 순서도에 따른 제2 층을 추가하는 것(S3')을 나타낸 단면도이다.
도 10을 참고하면, 제2 층을 추가하는 것(S3')에서 제1 층(111') 밑에 제2 층(113')이 추가될 수 있다. 실시 예들에서, 제1 층(111') 밑에 바로 제2 층(113')이 결합될 수 있다. 실시 예들에서, 제1 층(111') 밑에 제1 접착층(131')이 결합되고, 제1 접착층(131')을 매개로 제2 층(113')이 제1 층(111')에 결합될 수 있다. 제1 접착층(131')은 도 2를 참고하여 설명된 제1 접착층(131)의 구성과 실질적으로 동일 또는 유사할 수 있다.
추가된 제2 층(113')의 열팽창계수는 제1 층(111')의 열팽창계수보다 클 수 있다. 캐리어 기판(1')의 밑으로 갈수록 열팽창계수는 커질 수 있다. 제2 층(113')이 추가된 캐리어 기판(1') 전체의 열팽창계수는 제2 층(113')이 추가되기 전의 캐리어 기판(1')의 열팽창계수보다 더 커질 수 있다. 따라서 제2 층(113')이 추가된 캐리어 기판(1')의 열팽창계수는 캐리어 기판(1') 상의 구성들의 열팽창계수에 근접하게 변할 수 있다. 추가되는 제2 층(113')의 두께 및 열팽창계수는 캐리어 기판(1') 상의 구성들의 열팽창계수를 고려하여 적절하게 선정될 수 있다.
실시 예들에서, 제2 층(113')은 글래스(glass) 또는 금속(metal) 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 즉, 제2 층(113')은 제2 층(113')의 열팽창계수가 제1 층(111')의 열팽창계수보다 크도록 하는 다른 물질들을 포함할 수도 있다.
도 11은 도 7의 순서도에 따른 제2 공정을 수행하는 것(S4')을 나타낸 단면도이다.
도 11을 참고하면, 제2 공정을 수행하는 것(S4')에서 제2 공정이 수행될 수 있다. 제2 공정은 캐리어 기판(1') 상에서 수행될 수 있다. 제2 공정은 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성을 가열 및/또는 냉각하는 것을 포함할 수 있다. 제2 공정에서 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성의 온도는 높아지거나 낮아질 수 있다.
실시 예들에서, 제2 공정은 몰딩하는 것을 포함할 수 있다. 몰딩하는 것은 도 5를 참고하여 설명한 것과 실질적으로 동일 또는 유사할 수 있다.
이상에서 제2 공정이 몰딩막의 형성을 위해 가열 및/또는 냉각하는 것으로 설명하였지만, 이에 한정하는 것은 아니다. 즉, 제2 공정은 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성을 가열 및/또는 냉각하는 것을 포함하는 다른 공정을 포함할 수도 있다. 캐리어 기판(1')의 열팽창계수와 캐리어 기판(1') 상의 구성의 열팽창계수는 상이할 수 있다. 실시 예들에서, 캐리어 기판(1')의 열팽창계수는 몰딩막의 열팽창계수보다 작을 수 있다.
도 12는 도 7의 순서도에 따른 제3 층을 추가하는 것(S5')을 나타낸 단면도이다.
도 12를 참고하면, 제3 층을 추가하는 것(S5')에서 제2 층(113') 밑에 제3 층(115')이 추가될 수 있다. 실시 예들에서, 제2 층(113') 밑에 바로 제3 층(115')이 결합될 수 있다. 실시 예들에서, 제2 층(113') 밑에 제2 접착층(133')이 결합되고, 제2 접착층(133')을 매개로 제3 층(115')이 제2 층(113')에 결합될 수 있다. 제2 접착층(133')은 도 2를 참고하여 설명된 제2 접착층(133)의 구성과 실질적으로 동일 또는 유사할 수 있다.
추가된 제3 층(115')의 열팽창계수는 제2 층(113')의 열팽창계수보다 클 수 있다. 제1 층(111')의 열팽창계수보다 제2 층(113')의 열팽창계수가 더 크고, 제2 층(113')의 열팽창계수보다 제3 층(115')의 열팽창계수가 더 클 수 있다. 캐리어 기판(1')의 밑으로 갈수록 열팽창계수는 커질 수 있다. 제3 층(115')이 추가된 캐리어 기판(1') 전체의 열팽창계수는 제3 층(115')이 추가되기 전의 캐리어 기판(1')의 열팽창계수보다 커질 수 있다. 따라서 제3 층(115')이 추가된 캐리어 기판(1')의 열팽창계수는 캐리어 기판(1') 상의 구성들의 열팽창계수에 근접하게 변할 수 있다. 추가되는 제3 층(115')의 두께 및 열팽창계수는 캐리어 기판(1') 상의 구성들의 열팽창계수를 고려하여 적절하게 선정될 수 있다.
실시 예들에서, 제3 층(115')은 글래스(glass), 금속(metal) 및 유기물질(Organic material) 등을 포함할 수 있다. 그러나 이에 한정하는 것은 아니다. 즉, 제3 층(115')은 제3 층(115')의 열팽창계수가 제1 층(111') 및/또는 제2 층(113')의 열팽창계수보다 크도록 하는 다른 물질들을 포함할 수도 있다.
제3 공정을 수행하는 것(S6')에서 반도체 패키지를 완성하기 위한 다른 공정이 수행될 수 있다. 실시 예들에서, 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성을 가열 및/또는 냉각하는 공정이 수행될 수 있다.
캐리어 기판을 제거하는 것(S7')에서 캐리어 기판(1') 전체가 제거될 수 있다. 캐리어 기판(1')은 반도체 패키지로부터 떨어질 수 있다.
이상에서는 캐리어 기판(1')이 세 개의 층들(111', 113', 115')만을 포함하는 것으로 설명하였지만, 이에 한정하는 것은 아니다. 즉, 캐리어 기판(1') 상의 구성의 열팽창계수와 공정의 개수를 고려하여 추가되는 캐리어 기판(1')의 층 수를 다양하게 결정할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키징 방법(S')에 따르면, 패키징 과정에서 캐리어 기판(1')의 일부가 추가되어 캐리어 기판(1')의 열팽창계수가 달라질 수 있다. 캐리어 기판(1')의 열팽창계수가 캐리어 기판(1') 상의 구성의 열팽창계수와 많이 달라지는 것은 방지될 수도 있다. 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성을 가열하거나 냉각하는 과정이 진행되어도 캐리어 기판(1') 및/또는 캐리어 기판(1') 상의 구성이 휘는 것이 방지될 수 있다. 캐리어 기판(1')과 캐리어 기판(1') 상의 구성은 휘어지지 아니할 수 있다. 반도체 패키지의 응력은 줄어들 수 있다. 반도체 패키지의 구성과 기능은 보존될 수 있다. 패키징 공정은 방해 받지 아니하고 계속해서 후속 공정이 진행될 수 있다. 패키징 공정의 속도는 향상될 수 있다. 패키징 공정의 수율은 향상될 수 있다. 반도체 패키지의 제조단가는 낮춰질 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키징 방법(S')에 따르면, 각 단계 사이마다 열팽창계수가 다른 물질을 추가하여 캐리어 기판(1')의 열팽창계수를 조절할 수 있으므로, 캐리어 기판(1')의 원자재 개발 제약을 극복할 수 있다. 캐리어 기판(1')은 다양한 물질로 형성될 수 있다. 캐리어 기판(1')의 제조단가는 낮춰질 수 있다. 또한 반도체 패키지를 구성하는 기판, 몰딩막 등의 소재도 자유롭게 선택할 수 있다. 반도체 패키지는 원자재 물성 선정에 있어 제약을 받지 아니할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 캐리어 기판
111: 제1 층
113: 제2 층
115: 제3 층
131: 제1 접착층
133: 제2 접착층
3: 기판
4: 접착층
5: 반도체 칩
7: 몰딩막
1': 캐리어 기판
111': 제1 층
113': 제2 층
115': 제3 층
131': 제1 접착층
133': 제2 접착층

Claims (10)

  1. 제1 층;
    제2 층; 및
    상기 제1 층 및 상기 제2 층 사이의 제1 접착층을 포함하며,
    상기 제1 접착층은 상기 제1 층으로부터 탈착 가능한 캐리어 기판.
  2. 제 1 항에 있어서,
    상기 제1 층과 상기 제2 층의 열팽창계수(CTE: Coefficient of Thermal Expansion)는 상이한 캐리어 기판.
  3. 제 2 항에 있어서,
    제3 층; 및
    상기 제2 층 및 상기 제3 층 사이의 제2 접착층; 을 더 포함하며,
    상기 제2 접착층은 상기 제2 층으로부터 탈착 가능한 캐리어 기판.
  4. 제 3 항에 있어서,
    상기 제2 층의 열팽창계수는 상기 제3 층의 열팽창계수보다 큰 캐리어 기판.
  5. 제1 층 및 상기 제1 층 밑의 제2 층을 포함하는 캐리어 기판을 준비하는 것;
    상기 제1 층 상에 제1 공정을 수행하는 것; 및
    상기 제2 층을 상기 제1 층으로부터 제거하는 것; 을 포함하는 반도체 패키징 방법.
  6. 제 5 항에 있어서,
    상기 제1 공정은 상기 제1 층 상에 반도체 칩을 배치하는 것;
    상기 반도체 칩을 가열하는 것; 및
    상기 반도체 칩을 냉각하는 것; 을 포함하는 반도체 패키징 방법.
  7. 제 5 항에 있어서,
    상기 캐리어 기판은 상기 제2 층 밑의 제3 층을 더 포함하며,
    상기 제3 층을 상기 제2 층으로부터 제거하는 것; 및
    상기 제1 층 상에 제2 공정을 수행하는 것; 을 더 포함하는 반도체 패키징 방법.
  8. 제 7 항에 있어서,
    상기 제3 층의 열팽창계수는 상기 제2 층의 열팽창계수보다 작은 반도체 패키징 방법.
  9. 제1 층을 포함하는 캐리어 기판을 준비하는 것;
    상기 제1 층 상에 제1 공정을 수행하는 것; 및
    상기 제1 층 밑에 제2 층을 추가하는 것; 을 포함하는 반도체 패키징 방법.
  10. 제 9 항에 있어서,
    상기 제1 층 상에 제2 공정을 수행하는 것; 및
    상기 제2 층 밑에 제3 층을 추가하는 것; 을 더 포함하는 반도체 패키징 방법.

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