KR100843718B1 - 접착 물질에 기인된 보이드에 면역력을 가지는 반도체패키지들 및 그 형성방법들 - Google Patents

접착 물질에 기인된 보이드에 면역력을 가지는 반도체패키지들 및 그 형성방법들 Download PDF

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Abstract

접착 물질에 기인된 보이드에 면역력을 가지는 반도체 패키지들 및 그 형성방법들을 제공한다. 이 반도체 패키지들 및 그 형성방법들은 패키지 바디들 사이에 보이드를 제거해서 반도체 장치의 사용 주기 동안 반도체 패키지로부터 패키지 바디들의 박리(Delamination)를 최소화할 수 있는 방안을 제시할 수 있다. 이를 위해서, 회로 기판, 콘트롤러 및 패키지 바디들을 준비할 수 있다. 상기 패키지 바디들의 각각은 패키지 기판, 접착 패턴 및 패키지 절연막을 가질 수 있다. 상기 패키지 절연막은 접착 패턴을 둘러싸도록 패키지 기판 상에 형성될 수 있다. 상기 패키지 바디는 콘트롤러 및 회로 기판 사이에 적어도 하나 배치될 수 있다. 상기 회로 기판은 기판 절연막을 가질 수 있다. 상기 콘트롤러는 보호막을 가질 수 있다. 그리고, 상기 보호막에 패키지 기판, 및 상기 기판 절연막에 패키지 절연막을 접촉시킬 수 있다.
접착 물질, 보이드, 패키지, 박리.

Description

접착 물질에 기인된 보이드에 면역력을 가지는 반도체 패키지들 및 그 형성방법들{Semiconductor Packages Having Immunity Against Void Due to Adhesive Material And Methods of Forming The Same}
도 1 은 본 발명에 따르는 반도체 패키지를 보여주는 개략도이다.
도 2, 4, 6, 8, 10, 12, 14 및 15 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 패키지의 형성방법을 보여주는 개략도들이다.
도 3, 5, 7, 9, 11, 13 및 16 은 각각이 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 반도체 패키지의 형성방법을 보여주는 개략도들이다.
본 발명은 반도체 패키지들 및 그 형성방법들에 관한 것으로써, 상세하게는, 접착 물질에 기인된 보이드에 면역력을 가지는 반도체 패키지들 및 그 형성방법들에 관한 것이다.
최근에, 반도체 패키지는 전자 제품(Electronic Application)의 소형화 및 다기능화 요구에 대응하기 위해서 3 차원적으로 적층된 패키지 바디들을 가지고 제조되고 있다. 상기 패키지 바디들은 반도체 칩들을 각각 갖는다. 상기 반도체 칩들 은 휘발성 메모리 소자 및/ 또는 비 휘발성 메모리 소자일 수 있다. 이때에, 상기 패키지 바디들은 그 바디들 사이에 접착 물질을 가지고 반도체 패키지를 구성할 수 있다. 상기 패키지 바디들은 반도체 패키지 내 3 차원적으로 적층되기 때문에 전자 제품에서 차지하는 면적을 줄일 수 있다. 그리고, 상기 패키지 바디들은 전자 제품의 용도에 따라서 휘발성 메모리 소자 및/ 또는 비 휘발성 메모리 소자를 가질 수 있기 때문에 전자 제품의 다기능화를 촉진시킬 수 있다.
그러나, 상기 패키지 바디들은 전자 제품에 장착되고 그리고 그 제품의 사용 주기 동안 반도체 패키지의 전기적 특성을 열화시킬 수 있다. 왜냐하면, 상기 패키지 바디들은 그 바디들 사이에 접착 물질을 가지고 반도체 패키지를 구성하기 때문이다. 즉, 상기 접착 물질은 패키지 바디들에 본딩 공정을 수행하는 동안 패키지 바디들 사이에서 보이드를 형성할 수 있다. 상기 패키지 바디들 사이의 보이드는 패키지 바디들 사이에서 접착 물질이 압착되어서 형성된 것이다. 상기 패키지 바디들 사이의 보이드는 전자 제품의 사용 주기 동안 패키지 바디들을 서로로부터 떨어지게 할 수 있다. 이를 통해서, 상기 패키지 바디들 사이의 보이드는 반도체 패키지를 통해서 전자 제품의 전기적 특성을 열화시킬 수 있다.
상기 패키지 바디들(= 반도체 칩들)은 일본공개특허공보 제2006-60067호 에 타니다(Tanida) 등에 의해서 개시되었다. 상기 일본공개특허공보 제2006-60067호 에 따르면, 복수 개의 반도체 칩들이 준비된다. 상기 반도체 칩들은 관통 전극들을 갖는다. 상기 반도체 칩들 사이에 수지 봉지재를 개재시켜서 반도체 칩들을 적층시킨다. 이때에, 상기 관통 전극들은 반도체 칩들을 통해서 서로 접촉한다. 이를 통 해서, 상기 반도체 칩들은 관통 전극들과 함께 반도체 장치들을 제공한다.
그러나, 상기 일본공개특허공보 제2006-60067호 는 반도체 장치 내에서 반도체 칩들을 서로 떨어뜨릴 수 있다. 왜냐하면, 상기 수지 봉지재는 반도체 칩들 사이에 유입되어서 반도체 칩들 사이의 공간에 충진되기 때문이다. 따라서, 상기 수지 봉지재는 반도체 칩들 사이에 유입되는 동안 보이드를 한정할 수 있다. 상기 반도체 칩들 사이의 보이드는 반도체 장치의 사용 주기 동안 내부 또는 외부 충격에 반응해서 반도체 칩들을 서로로부터 떨어뜨릴 수 있다.
본 발명이 이루고자 하는 기술적 과제는 패키지 바디들 사이에 이종 접착 물질들을 배치하여 패키지 바디들 사이에서 접착 물질에 기인된 보이드에 면역력을 가지는 반도체 패키지들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 다른 접착 물질들을 패키지 바디들 사이에 위치시키고 그리고 그 바디들 사이에서 접착 물질에 기인된 보이드를 제거할 수 있는 반도체 패키지의 형성방법들을 제공하는 데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 접착 물질에 기인된 보이드에 면역력을 가지는 반도체 패키지 및 그 형성방법을 제공한다.
이 반도체 패키지는 콘트롤러, 회로 기판 및 패키지 바디들을 포함한다. 상기 패키지 바디들은 제 1 및 제 2 패키지 바디들로 구분될 수 있다. 상기 제 1 패키지 바디는 회로 기판과 전기적으로 접속한다. 상기 제 1 패키지 바디는 제 1 패 키지 기판, 제 1 접착 패턴 및 제 1 패키지 절연막을 갖는다. 상기 제 1 패키지 절연막 및 접착 패턴은 제 1 패키지 기판 아래에 위치해서 회로 기판과 접촉한다. 상기 제 1 패키지 절연막은 제 1 접착 패턴을 둘러싼다. 상기 제 2 패키지 바디는 제 1 패키지 바디와 전기적으로 접속한다. 상기 제 2 패키지 바디는 제 2 패키지 기판, 제 2 접착 패턴 및 제 2 패키지 절연막을 갖는다. 상기 제 2 패키지 절연막 및 접착 패턴은 제 2 패키지 기판 아래에 위치해서 제 1 패키지 바디와 접촉한다. 상기 제 2 패키지 절연막은 제 2 접착 패턴을 둘러싼다. 그리고, 상기 콘트롤러는 제 2 패키지 바디와 전기적으로 접속하도록 제 2 패키지 바디 아래에 차례로 적층된 보호막 및 콘트롤러 기판을 갖는다.
상기 형성방법은 콘트롤러 기판, 제 1 및 제 2 패키지 기판들, 그리고 기저판을 준비하는 것을 포함한다. 상기 기저판 상에 기저 절연막을 형성한다. 상기 기저 절연막 및 기저판은 회로 기판을 구성한다. 상기 제 1 패키지 기판 상에 제 1 패키지 절연막을 형성한다. 상기 제 1 패키지 절연막은 제 1 패키지 기판을 노출시키는 제 1 삽입홀을 갖는다. 상기 제 1 패키지 절연막의 제 1 삽입홀을 채우는 제 1 접착 패턴을 형성한다. 상기 제 1 접착 패턴, 패키지 절연막 및 패키지 기판은 제 1 패키지 바디를 구성한다. 상기 제 2 패키지 기판 상에 제 2 패키지 절연막을 형성한다. 상기 제 2 패키지 절연막은 제 2 패키지 기판을 노출시키는 제 2 삽입홀을 갖는다. 상기 제 2 패키지 절연막의 제 2 삽입홀을 채우는 제 2 접착 패턴을 형성한다. 상기 제 2 접착 패턴, 패키지 절연막 및 패키지 기판은 제 2 패키지 바디를 구성한다. 상기 콘트롤러 기판 상에 보호막을 형성한다. 상기 보호막 및 콘트롤 러 기판은 콘트롤러를 구성한다. 그리고, 상기 콘트롤러 아래에 제 2 패키지 바디, 제 1 패키지 바디 및 회로 기판을 순서적으로 위치시켜서 콘트롤러, 제 2 패키지 바디, 제 1 패키지 바디 및 회로 기판을 서로 접촉시킨다.
이제, 본 발명의 접착 물질에 기인된 보이드에 면역력을 가지는 반도체 패키지들은 도 1 을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따르는 반도체 패키지를 보여주는 개략도이다.
도 1 을 참조하면, 본 발명에 따르는 반도체 패키지(500)는 제 1 패키지 바디(100) 및 회로 기판(30)을 포함한다. 상기 회로 기판(30)은 기저판(5) 및 기저 절연막(10)을 가질 수 있다. 상기 기저 절연막(10)은 접착 물질일 수 있다. 상기 기저 절연막(10)은 접착 물질을 가지는 절연막일 수도 있다. 상기 기저판(5)은 당업자에게 잘 알려진 피.씨.비이(PCB; Printed Circuit Board) 기판일 수 있다. 상기 기저판(5)은 반도체 집적 회로를 가지는 절연막일 수도 있다.
상기 기저 절연막(10)은 기저판(5)을 노출시키는 유도홀(15)들을 한정할 수 있다. 상기 기저 절연막(10)의 유도홀(15)들은 기저판(5)의 주변 영역에 배치되는 것이 바람직하다. 상기 기저 절연막(10) 내 유도홀(15)들의 각각은 소정 직경(S1) 및 소정 깊이(D1)를 가지고 기저 절연막(10)에 형성될 수 있다. 상기 기저 절연막(10)에 접속막(20)들이 배치될 수 있다. 상기 접속막(20)들은 유도홀(15)들 내 배치될 수 있다. 상기 접속막(20)들은 유도홀(15)들을 통해서 기저판(5)과 전기적으로 접속할 수 있다.
한편, 상기 제 1 패키지 바디(100)는 회로 기판(30) 아래에 배치될 수 있다. 이때에, 상기 회로 기판(30)은 차례로 적층된 기저 절연막(10) 및 기저판(5)을 가지고 제 1 패키지 바디(100) 상에 배치되는 것이 바람직하다. 상기 제 1 패키지 바디(100)는 제 1 패키지 기판(48), 제 1 패키지 절연막(73) 및 제 1 접착 패턴(85)을 가질 수 있다. 상기 제 1 접착 패턴(85)은 소정 폭(W3)을 가질 수 있다. 상기 제 1 패키지 절연막(73)은 접착 물질일 수 있다. 상기 제 1 패키지 절연막(73)은 접착 물질을 가지는 절연막일 수도 있다. 상기 제 1 패키지 절연막(73)은 기저 절연막(10)과 다른 물질일 수 있다. 상기 제 1 패키지 절연막(73)은 기저 절연막(10)과 동일한 물질일 수도 있다. 상기 제 1 패키지 절연막(73)은 소정 직경(S2)을 가지고 제 1 접착 패턴(85)을 둘러싸도록 배치될 수 있다.
상기 제 1 접착 패턴(85)은 제 1 패키지 절연막(73)과 다른 물질일 수 있다. 상기 제 1 접착 패턴(85)은 제 1 패키지 절연막(73)과 동일한 물질일 수도 있다. 상기 제 1 패키지 절연막(73) 및 접착 패턴(85)은 제 1 패키지 기판(48) 상에 위치해서 기저 절연막(10)과 접촉할 수 있다. 상기 제 1 패키지 기판(48)은 그 기판(48)을 구분하는 제 1 칩 영역(CR1) 및 스크라이브 영역(SR1)을 가질 수 있다.
상기 제 1 스크라이브 영역(SR1)은 제 1 칩 영역(CR1)을 둘러싸도록 형성될 수 있다. 상기 제 1 칩 영역(CR1)은 제 1 반도체 칩(53)을 가지도록 형성될 수 있다. 상기 제 1 반도체 칩(53)은 휘발성 메모리 소자 및/ 또는 비 휘발성 메모리 소자일 수 있다. 상기 제 1 반도체 칩(53)은 제 1 패드막(59)들을 가질 수 있다. 상기 제 1 패드막(59)들은 도전 물질일 수 있다. 상기 제 1 패드막(59)들은 제 1 반도체 칩(53)과 전기적으로 접속할 수 있다. 이때에, 상기 제 1 접착 패턴(85)은 제 1 반도체 칩(53)의 중앙 영역에 배치될 수 있다.
상기 제 1 패키지 기판(48) 및 패키지 절연막(73)은 제 1 비아 배선(66)들 및 플러그(79)들을 각각 가질 수 있다. 상기 제 1 비아 배선(66)들 및 플러그(79)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 1 비아 배선(66)들 및 플러그(79)들의 각각은 유도홀(15)들과 동일 개수로 형성되는 것이 바림직하다. 상기 제 1 비아 배선(66)들 및 플러그(79)들은 제 1 반도체 칩(53)의 주변 영역에 위치하도록 제 1 스크라이브 영역(SR1)에 배치될 수 있다.
상기 제 1 비아 배선(66)들은 제 1 플러그(79)들 및 반도체 칩(53)과 전기적으로 접속할 수 있다. 이를 위해서, 상기 제 1 비아 배선(66)들은 제 1 반도체 칩(53)의 제 1 패드막(59)들과 각각 접촉할 수 있다. 상기 제 1 비아 배선(66)들은 제 1 패키지 기판(48)으로부터 노출될 수 있다. 상기 제 1 비아 배선(66)들은 소정 폭(W1)을 가지고 제 1 패키지 기판(48)으로부터 돌출할 수도 있다. 상기 제 1 플러그(79)들은 제 1 패키지 절연막(73)을 관통해서 제 1 패키지 절연막(73)으로부터 소정 폭(W2)을 가지고 소정 높이(H2)로 돌출할 수 있다. 상기 제 1 플러그(79)들은 기저 절연막(10)의 유도홀(15)들을 통해서 접속막(20)들에 각각 접촉될 수 있다. 이를 통해서, 상기 제 1 패키지 바디(100)는 회로 기판(30)에 전기적으로 접속될 수 있다.
다시 도 1 을 참조하면, 본 발명에 따르는 반도체 패키지(500)는 제 2 패키지 바디(200)를 더 포함한다. 상기 제 2 패키지 바디(200)는 반도체 패키지(500) 내에서 제 1 패키지 바디(100) 아래에 배치될 수 있다. 이때에, 상기 제 1 패키지 바디(100)는 차례로 적층된 제 1 패키지 기판(48) 및 제 1 패키지 절연막(73)을 가지고 제 2 패키지 바디(200) 상에 배치되는 것이 바람직하다. 상기 제 2 패키지 바디(200)는 제 2 패키지 기판(148), 제 2 패키지 절연막(173) 및 제 2 접착 패턴(185)을 가질 수 있다. 상기 제 2 접착 패턴(185)은 제 1 접착 패턴(85)과 동일한 폭(W3)을 가질 수 있다. 상기 제 2 패키지 절연막(173)은 접착 물질일 수 있다. 상기 제 2 패키지 절연막(173)은 접착 물질을 가지는 절연막일 수도 있다. 상기 제 2 패키지 절연막(173)은 제 1 패키지 절연막(73)과 동일한 직경(S2)을 가지고 제 2 접착 패턴(185)을 둘러싸도록 배치될 수 있다. 상기 제 2 패키지 절연막(173)은 제 1 패키지 절연막(73)과 동일한 물질일 수 있다. 상기 제 2 패키지 절연막(173)은 제 1 패키지 절연막(73)과 다른 물질일 수도 있다.
상기 제 2 접착 패턴(185)은 제 2 패키지 절연막(173)과 다른 물질일 수 있다. 상기 제 2 접착 패턴(185)은 제 2 패키지 절연막(173)과 동일한 물질일 수도 있다. 상기 제 2 접착 패턴(185)은 제 1 접착 패턴(85)과 다른 물질일 수 있다. 상기 제 2 접착 패턴(185)은 제 1 접착 패턴(85)과 동일한 물질일 수도 있다. 상기 제 2 패키지 절연막(173) 및 접착 패턴(185)은 제 2 패키지 기판(148) 상에 위치해서 제 1 패키지 기판(48)과 접촉할 수 있다. 상기 제 2 패키지 기판(148)은 그 기판(148)을 구분하는 제 2 칩 영역(CR2) 및 스크라이브 영역(SR2)을 가질 수 있다. 상기 제 2 스크라이브 영역(SR2)은 제 2 칩 영역(CR2)을 둘러싸도록 형성될 수 있다. 상기 제 2 칩 영역(CR2)은 제 2 반도체 칩(153)을 가지도록 형성될 수 있다. 상기 제 2 반도체 칩(153)은 휘발성 메모리 소자 및/ 또는 비 휘발성 메모리 소자 일 수 있다. 상기 제 1 반도체 칩(153)은 제 2 패드막(159)들을 가질 수 있다. 상기 제 2 패드막(159)들은 도전 물질일 수 있다. 상기 제 2 패드막(159)들은 제 1 반도체 칩(153)과 전기적으로 접속할 수 있다. 이때에, 상기 제 2 접착 패턴(185)은 제 2 반도체 칩(153)의 중앙 영역에 배치될 수 있다.
상기 제 2 패키지 기판(148) 및 패키지 절연막(173)은 제 2 비아 배선(166)들 및 플러그(179)들을 각각 가질 수 있다. 상기 제 2 비아 배선(166)들 및 플러그(179)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 2 비아 배선(166)들 및 플러그(179)들의 각각은 제 1 비아 배선(166)들과 동일 개수로 형성되는 것이 바람직하다. 상기 제 2 비아 배선(166)들 및 플러그(179)들은 제 2 반도체 칩(153)의 주변 영역에 위치하도록 제 2 스크라이브 영역(SR2)에 배치될 수 있다.
상기 제 2 비아 배선(166)들은 제 2 플러그(179)들 및 반도체 칩(153)과 전기적으로 접속할 수 있다. 이를 위해서, 상기 제 2 비아 배선(166)들은 제 2 반도체 칩(153)의 제 2 패드막(159)들과 각각 접촉할 수 있다. 상기 제 2 비아 배선(166)들은 제 2 패키지 기판(148)으로부터 노출될 수 있다. 상기 제 2 비아 배선(166)들은 제 1 비아 배선(66)들과 동일한 폭(W1)을 가지고 제 2 패키지 기판(148)으로부터 돌출할 수도 있다. 상기 제 2 플러그(179)들은 제 2 패키지 절연막(173)을 관통해서 제 2 패키지 절연막(173)으로부터 소정 폭(W2)을 가지고 노출될 수 있다. 상기 제 2 플러그(179)들은 제 1 비아 배선(66)들에 각각 접촉될 수 있다. 이를 통해서, 상기 제 2 패키지 바디(200)는 제 1 패키지 바디(100)에 전기적으로 접속될 수 있다.
다시 도 1 을 참조하면, 상기 제 2 패키지 바디(200) 아래에 제 3 패키지 바디(300)가 배치될 수 있다. 이때에, 상기 제 2 패키지 바디(200)는 차례로 적층된 제 2 패키지 기판(148) 및 제 2 패키지 절연막(173)을 가지고 제 3 패키지 바디(300) 상에 배치되는 것이 바람직하다. 상기 제 3 패키지 바디(300)는 제 3 패키지 기판(248), 제 3 패키지 절연막(273) 및 제 3 접착 패턴(285)을 가질 수 있다. 상기 제 3 접착 패턴(285)은 제 2 접착 패턴(185)과 동일한 폭(W2)을 가질 수 있다. 상기 제 3 패키지 절연막(273)은 접착 물질일 수 있다. 상기 제 3 패키지 절연막(273)은 접착 물질을 가지는 절연막일 수도 있다. 상기 제 3 패키지 절연막(273)은 제 2 패키지 절연막(173)과 동일한 직경(S2)을 가지고 제 3 접착 패턴(285)을 둘러싸도록 배치될 수 있다. 상기 제 3 패키지 절연막(273)은 제 2 패키지 절연막(173)과 동일한 물질일 수 있다. 상기 제 3 패키지 절연막(273)은 제 2 패키지 절연막(173)과 다른 물질일 수도 있다.
상기 제 3 접착 패턴(285)은 제 3 패키지 절연막(273)과 다른 물질일 수 있다. 상기 제 3 접착 패턴(285)은 제 3 패키지 절연막(273)과 동일한 물질일 수도 있다. 상기 제 3 접착 패턴(285)은 제 2 접착 패턴(185)과 다른 물질일 수 있다. 상기 제 3 접착 패턴(285)은 제 2 접착 패턴(185)과 동일한 물질일 수 있다. 상기 제 3 패키지 절연막(273) 및 접착 패턴(285)은 제 3 패키지 기판(248) 상에 위치해서 제 2 패키지 기판(148)과 접촉할 수 있다. 상기 제 3 패키지 기판(248)은 그 기판(248)을 구분하는 제 3 칩 영역(CR3) 및 스크라이브 영역(SR3)을 가질 수 있다. 상기 제 3 스크라이브 영역(SR3)은 제 3 칩 영역(CR3)을 둘러싸도록 형성될 수 있다. 상기 제 3 칩 영역(CR3)은 제 3 반도체 칩(253)을 가지도록 형성될 수 있다. 상기 제 3 반도체 칩(253)은 휘발성 메모리 소자 및/ 또는 비 휘발성 메모리 소자일 수 있다. 상기 제 3 반도체 칩(253)은 제 3 패드막(259)들을 가질 수 있다. 상기 제 3 패드막(259)들은 도전 물질일 수 있다. 상기 제 3 패드막(259)들은 제 1 반도체 칩(253)과 전기적으로 접속할 수 있다. 이때에, 상기 제 3 접착 패턴(285)은 제 3 반도체 칩(253)의 중앙 영역에 배치될 수 있다.
상기 제 3 패키지 기판(248) 및 패키지 절연막(273)은 제 3 비아 배선(266)들 및 플러그(279)들을 각각 가질 수 있다. 상기 제 3 비아 배선(266)들 및 플러그(279)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 3 비아 배선(266)들 및 플러그(279)들의 각각은 제 2 비아 배선(166)들과 동일 개수로 형성되는 것이 바람직하다. 상기 제 3 비아 배선(266)들 및 플러그(279)들은 제 3 반도체 칩(253)의 주변 영역에 위치하도록 제 3 스크라이브 영역(SR3)에 배치될 수 있다.
상기 제 3 비아 배선(266)들은 제 3 플러그(279)들 및 반도체 칩(253)과 전기적으로 접속할 수 있다. 이를 위해서, 상기 제 3 비아 배선(266)들은 제 3 반도체 칩(253)의 제 3 패드막(259)들과 각각 접촉할 수 있다. 상기 제 3 비아 배선(266)들은 제 3 패키지 기판(248)으로부터 노출될 수 있다. 상기 제 3 비아 배선(266)들은 소정 폭(W1)을 가지고 제 3 패키지 기판(248)으로부터 돌출할 수도 있다. 상기 제 3 플러그(279)들은 제 3 패키지 절연막(273)을 관통해서 제 3 패키지 절연막(273)으로부터 소정 폭(W2)을 가지고 노출될 수 있다. 상기 제 3 플러그(279)들은 제 2 비아 배선(266)들에 각각 접촉될 수 있다. 이를 통해서, 상기 제 3 패키지 바디(300)는 제 2 패키지 바디(200)에 전기적으로 접속될 수 있다.
또 다시 도 1 을 참조하면, 제 3 패키지 바디(300) 아래에 콘트롤러(400)가 배치될 수 있다. 상기 제 3 패키지 바디(400)는 차례로 적층된 제 3 패키지 기판(248) 및 제 3 패키지 절연막(273)을 가지고 콘트롤러(400) 상에 배치되는 것이 바람직하다. 상기 콘트롤러(400)는 콘트롤러 기판(348) 및 보호막(373)을 가질 수 있다. 이때에, 상기 콘트롤러(400)는 제 3 패키지 바디(300) 아래에 차례로 배치된 보호막(373) 및 콘트롤러 기판(348)을 가지는 것이 바람직하다. 상기 보호막(373)은 접착 물질일 수 있다. 상기 보호막(373)은 접착 물질을 가지는 절연막일 수도 있다. 상기 보호막(373)은 제 3 패키지 절연막(273)과 동일한 물질일 수 있다. 상기 보호막(373)은 제 3 패키지 절연막(273)과 다른 물질일 수도 있다.
상기 보호막(373)은 제 3 접착 패턴(285)과 다른 물질일 수 있다. 상기 보호막(373)은 제 3 접착 패턴(285)과 동일한 물질일 수도 있다. 상기 콘트롤러 기판(348)은 반도체 집적 회로를 가지는 반도체 기판일 수 있다. 상기 콘트롤러 기판(348)은 반도체 집적 회로를 가지는 절연막일 수도 있다. 상기 보호막(373)은 그 막(373)을 관통하는 접속 노드(379)를 가질 수 있다. 상기 접속 노드(379)는 도전 물질일 수 있다. 상기 접속 노드(379)는 소정 폭(W4)을 가지고 콘트롤러 기판(348)과 전기적으로 접속할 수 있다. 상기 접속 노드(379)는 제 3 비아 배선(266)들 중 적어도 하나에 접촉될 수 있다. 이를 통해서, 상기 콘트롤러(400)는 제 3 패키지 바디(300)에 전기적으로 접속될 수 있다. 더불어서, 상기 콘트롤러(400) 및 제 3 패키지 바디(300) 사이에 다른 패키지 바디(도면에 미 도시)가 적어도 하나 배치될 수 있다. 상기 다른 패키지 바디는 제 3 패키지 바디(300)와 동일한 구조를 가지고 제 3 패키지 바디(300) 및 콘트롤러(400)에 전기적으로 접속될 수 있다.
다음으로, 본 발명의 접착 물질에 기인된 보이드에 면역력을 가지는 반도체 패키지의 형성방법들은 나머지 도면들을 참조해서 설명하기로 한다.
도 2, 4, 6, 8, 10, 12, 14 및 15 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 패키지의 형성방법을 보여주는 개략도들이고, 그리고 도 3, 5, 7, 9, 11, 13 및 16 은 각각이 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라 취해서 반도체 패키지의 형성방법을 보여주는 개략도들이다.
도 1 내지 도 3 을 참조하면, 기저판(5)을 준비할 수 있다. 상기 기저판(5)은 당업자에게 잘 알려진 피.씨.비이(PCB; Printed Circuit Board) 기판을 사용해서 형성될 수 있다. 상기 기저판(5)은 반도체 집적 회로를 가지는 절연막을 사용해서 형성될 수도 있다. 상기 기저판(5) 상에 기저 절연막(10)을 소정 두께(T1)로 형성할 수 있다. 상기 기저 절연막(10)은 접착 물질일 수 있다. 상기 기저 절연막(10)은 접착 물질을 가지는 절연막일 수도 있다.
상기 기저 절연막(10) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 수행해서 형성될 수 있다. 상기 포토레지스트 막은 다른 물질막으로 대체될 수 있다. 상기 포토레지스트 막은 기저 절연막(10)을 노출시키는 개구부들을 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 기저 절연막(10)을 식각하여 기저 절연막(10)에 유도홀(15)들을 형성할 수 있다. 상기 유도홀(15)들은 기저판(5)을 노출시키도 록 형성될 수 있다. 상기 유도홀(15)들은 기저판(5)의 주변 영역에 형성되는 것이 바람직하다.
상기 유도홀(15)들이 형성된 후, 상기 포토레지스트 막을 기저 절연막(10)으로부터 제거할 수 있다. 상기 유도홀(15)들에 접속막(20)들을 각각 형성할 수 있다. 상기 접속막(20)들은 도전 물질을 사용해서 형성될 수 있다. 상기 접속막(20)은 구리(Cu) 또는 알루미늄(Al)을 사용해서 형성될 수 있다. 이를 통해서, 상기 유도홀(15)들의 각각은 소정 직경(S1) 및 소정 깊이(D1)를 갖도록 형성될 수 있다. 상기 기저 절연막(10), 그 기저막(10)에 유도홀(15)들 및 접속막(20)들, 그리고 기저판(5)은 회로 기판(30)을 구성할 수 있다.
도 1, 도 4 및 도 5 를 참조하면, 반도체 기판(44)을 준비한다. 상기 반도체 기판(44)은 단결정 실리콘을 사용해서 형성될 수 있다. 상기 반도체 기판(44)은 SOI(Silicon On Insulator) 기판을 포함하는 다층 물질을 가지도록 형성될 수 있다. 상기 반도체 기판(44)은 제 1 칩 영역(CR1) 및 제 1 스크라이브 영역(SR1)으로 구분될 수 있다. 상기 제 1 스크리이브 영역(SR1)은 제 1 칩 영역(CR1)을 둘러싸도록 도 1 과 같이 형성될 수 있다. 상기 제 1 스크라이브 영역(SR1)은 비아홀(63)들을 가질 수 있다. 상기 비아홀(63)들의 각각은 소정 깊이(D2)를 가지도록 반도체 기판(44)에 형성될 수 있다.
상기 반도체 기판(44)은 제 1 반도체 칩(53) 및 제 1 비아 배선(66)들을 가질 수 있다. 이때에, 상기 제 1 비아 배선(66)들은 제 1 스크라이브 영역(SR1)의 비아홀(63)들에 각각 형성될 수 있다. 상기 제 1 비아 배선(66)들은 회로 기판(30) 의 기저 절연막(10) 내 유도홀(15)들과 동일 개수로 형성될 수 있다. 상기 제 1 반도체 칩(53)은 제 1 칩 영역(CR1)에 형성될 수 있다. 상기 제 1 반도체 칩(53)은 반도체 기판(44)과 전기적으로 접속하도록 형성될 수 있다.
상기 제 1 반도체 칩(53)은 소정 두께(T2)를 가지고 반도체 기판(44)의 상면으로부터 상부를 향하여 돌출할 수 있다. 상기 제 1 반도체 칩(53)은 제 1 패드부(56)들을 갖는다. 상기 제 1 반도체 칩(53)은 제 1 패드부(56)들에 각각 위치하는 제 1 패드막(59)들을 가질 수 있다. 상기 제 1 패드막(59)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 1 비아 배선(66)들은 제 1 패드막(59)들을 통해서 제 1 반도체 칩(53)과 전기적으로 접속할 수 있다.
도 1, 도 6 및 도 7 을 참조하면, 상기 제 1 반도체 칩(53) 및 제 1 비아 배선(66)들을 덮도록 반도체 기판(44) 상에 마스크 막(도면에 미 도시)을 형성할 수 있다. 상기 마스크 막의 상면과 대향하는 반도체 기판(44)의 면(Surface)상에 식각 공정을 수행한다. 상기 식각 공정은 제 1 비아 배선(66)들 대비 반도체 기판(44)에 대해서 높은 식각률을 갖는 에천트(Etchant)를 사용해서 수행될 수 있다. 상기 식각 공정은 반도체 기판(44)이 소정 두께(T3)를 가질 때까지 수행되어서 반도체 기판(44)으로부터 제 1 패키지 기판(48)을 형성할 수 있다. 이때에, 상기 마스크 막은 식각 공정 동안 제 1 반도체 칩(53) 및 비아 배선(66)들을 보호할 수 있다. 상기 제 1 비아 배선(66)들은 소정 폭(W1)을 가지고 제 1 패키지 기판(48)으로부터 소정 높이(H1)만큼 돌출할 수 있다.
상기 식각 공정이 수행된 후에, 상기 마스크 막을 제 1 패키지 기판(48)으로 부터 제거할 수 있다. 계속해서, 상기 제 1 패키지 기판(48) 상에 제 1 패키지 절연막(73)을 형성할 수 있다. 상기 제 1 패키지 절연막(73)은 접착 물질을 사용해서 형성될 수 있다. 상기 제 1 패키지 절연막(73)은 접착 물질을 가지는 절연막을 사용해서 형성될 수도 있다. 예를 들면, 상기 제 1 패키지 절연막(73)은 페놀 수지, 에폭시 수지, 폴리이미드, BCB(BenzoCycloButene), 실리콘(Silicone), 그리고 PBO(PolyBenzoOxydazole) 중 선택된 하나일 수 있다. 상기 제 1 패키지 절연막(73)은 기저 절연막(10)과 다른 물질을 사용해서 형성될 수 있다. 상기 제 1 패키지 절연막(73)은 기저 절연막(10)과 동일한 물질을 사용해서 형성될 수도 있다. 이때에, 상기 제 1 패키지 절연막(73)은 제 1 반도체 칩(53) 및 제 1 패키지 기판(48) 상에서 소정 두께들(T4, T5)을 각각 갖도록 형성될 수 있다.
도 1, 도 8 및 도 9 를 참조하면, 상기 제 1 패키지 절연막(73) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 수행해서 형성할 수 있다. 상기 포토레지스트 막은 다른 물질막으로 대체될 수 있다. 상기 포토레지스트 막은 제 1 패키지 절연막(73)을 노출시키는 개구부들을 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 제 1 패키지 절연막(73)을 식각하여 제 1 플러그 홀(76)들을 형성할 수 있다.
상기 제 1 플러그 홀(76)들은 제 1 비아 배선(66)들을 각각 노출시키도록 형성될 수 있다. 계속해서, 상기 포토레지스트 막을 제 1 패키지 절연막(73)으로부터 제거할 수 있다. 상기 제 1 플러그 홀(76)들을 각각 채우는 제 1 플러그(79)들을 형성할 수 있다. 상기 제 1 플러그(79)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 1 플러그(79)들은 구리, 알루미늄, 니켈, 솔더 및/ 또는 그들의 혼합물질을 사용해서 형성될 수도 있다. 상기 제 1 플러그(79)들은 소정 폭(W2)을 가지고 제 1 패키지 절연막(73)으로부터 소정 높이(H2)만큼 돌출하도록 형성될 수 있다.
다시 도 1, 도 8 및 도 9 를 참조하면, 상기 제 1 패키지 절연막(73) 상에 다른 포토레지스트 막을 형성할 수 있다. 상기 다른 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 수행해서 형성할 수 있다. 상기 다른 포토레지스트 막은 그 포토레지스트 막과 다른 물질막으로 대체될 수 있다. 상기 다른 포토레지스트 막을 식각 마스크로 사용해서 제 1 패키지 절연막(73)을 식각해서 제 1 패키지 절연막(73)에 제 1 삽입홀(82)을 형성할 수 있다. 상기 제 1 삽입홀(82)은 제 1 패키지 기판(48)을 노출시키도록 형성될 수 있다. 상기 제 1 삽입홀(82)은 소정 직경(S2)을 가지고 제 1 패키지 절연막(73)에 형성될 수 있다.
상기 제 1 삽입홀(82)이 형성된 후에, 상기 다른 포토레지스트 막을 제 1 패키지 절연막(73)으로부터 제거할 수 있다. 계속해서, 상기 제 1 삽입홀(82)을 채우는 제 1 접착 패턴(85)을 형성할 수 있다. 상기 제 1 접착 패턴(85)은 접착 물질을 사용해서 형성될 수 있다. 상기 제 1 접착 패턴(85)은 접착 물질을 가지는 절연막을 사용해서 형성될 수도 있다. 예를 들면, 상기 제 1 접착 패턴(85)은 ACF(Anisotropic Conductive Film), DAF(Die Attach Film), NCF(Non-Condictive Film) NCP(Non-Condictive Paste), 그리고 에폭시 수지 중 선택된 하나일 수 있다. 상기 제 1 접착 패턴(85)은 제 1 패키지 절연막(73)과 다른 물질을 사용해서 형성될 수 있다. 상기 제 1 접착 패턴(85)은 제 1 패키지 절연막(73)과 동일한 물질을 사용해서 형성될 수도 있다. 상기 제 1 접착 패턴(85)은 소정 폭(W3)을 가지고 제 1 삽입홀(82)에 형성될 수 있다.
상기 제 1 삽입홀(82)의 직경(S2)의 크기는 제 1 접착 패턴(85)의 폭(W3)의 크기보다 큰 것이 바람직하다. 상기 제 1 삽입홀(82)의 직경(S2)의 크기는 제 1 접착 패턴(85)의 폭(W3)의 크기와 동일할 수 있다. 상기 제 1 접착 패턴(85)의 두께(T6)의 크기는 제 1 반도체 칩(53) 상에서 제 1 패키지 절연막(73)의 두께(T4)의 크기와 동일할 수 있다. 상기 제 1 접착 패턴(85)의 두께(T6)의 크기는 제 1 반도체 칩(53) 상에서 제 1 패키지 절연막(73)의 두께(T4)의 크기와 다를 수 있다. 상술한 바와는 다르게, 상기 제 1 접착 패턴(85)을 형성하는 단계들은 제 1 플러그(79)들을 형성하는 단계들보다 앞에서 수행될 수도 있다. 이를 통해서, 상기 제 1 플러그(79)들은 제 1 패키지 기판(48), 제 1 패키지 절연막(73) 및 제 1 접착 패턴(85)과 함께 제 1 패키지 바디(100)를 구성할 수 있다.
도 1, 도 10 및 도 11 을 참조하면, 소정 두께(T3)를 가지는 제 2 패키지 기판(148)를 준비할 수 있다. 상기 제 2 패키지 기판(148)은 제 1 패키지 기판(48)과 동일하게 도 4 의 반도체 기판(44)을 사용해서 형성될 수 있다. 상기 제 2 패키지 기판(148)는 제 1 패키지 기판(48)과 동일한 구조를 가지도록 형성될 수 있다. 즉, 상기 제 2 패키지 기판(148)는 제 2 칩 영역(CR2) 및 제 2 스크라이브 영역(SR2)으로 구분될 수 있다. 상기 제 2 스크라이브 영역(SR2)은 제 2 비아 배선(166)들을 가지도록 형성될 수 있다. 상기 제 2 비아 배선(166)들은 제 1 플러그(79)들과 동일 개수로 형성할 수 있다. 상기 제 2 비아 배선(166)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 2 칩 영역(CR2)은 제 2 반도체 칩(153)을 가지도록 형성될 수 있다. 상기 제 2 반도체 칩(153)은 제 2 패키지 기판(148)과 전기적으로 접속하도록 형성될 수 있다.
상기 제 2 반도체 칩(153)은 제 2 패드부(156)들을 가지도록 형성될 수 있다. 상기 제 2 패드부(156)들은 제 2 패드막(159)들을 각각 가지도록 형성될 수 있다. 상기 제 2 패드막(159)들은 도전 물질을 사용해서 형성될 수 있다. 따라서, 상기 제 2 패키지 기판(148)을 형성하는 단계들은 제 1 패키지 기판(48)을 형성하는 단계들과 동일하도록 형성될 수 있다. 이때에, 상기 제 2 비아 배선(166)들은 제 2 패드막(159)들을 통해서 제 2 반도체 칩(153)과 전기적으로 접속할 수 있다. 상기 제 2 비아 배선(166)들은 소정 폭(W1)을 가지고 제 2 패키지 기판(148)으로부터 소정 높이(H1)만큼 돌출할 수 있다.
상기 제 2 패키지 기판(148)이 준비된 후에, 상기 제 2 패키지 기판(148) 상에 제 2 패키지 절연막(173)을 형성할 수 있다. 상기 제 2 패키지 절연막(173)은 접착 물질을 사용해서 형성될 수 있다. 상기 제 2 패키지 절연막(173)은 접착 물질을 가지는 절연막을 사용해서 형성될 수도 있다. 예를 들면, 상기 제 2 패키지 절연막(173)은 페놀 수지, 에폭시 수지, 폴리이미드, BCB(BenzoCycloButene), 실리콘(Silicone), 그리고 PBO(PolyBenzoOxydazole) 중 선택된 하나일 수 있다. 상기 제 2 패키지 절연막(173)은 제 1 패키지 절연막(73)과 다른 물질을 사용해서 형성될 수 있다. 상기 제 2 패키지 절연막(173)은 제 1 패키지 절연막(73)과 동일한 물질을 사용해서 형성될 수 있다. 이때에, 상기 제 2 패키지 절연막(173)은 제 2 반 도체 칩(153) 및 제 2 패키지 기판(148) 상에서 소정 두께들(T4, T5)을 각각 갖도록 형성될 수 있다.
다시 도 1, 도 10 및 도 11 을 참조하면, 상기 제 2 패키지 절연막(173) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 수행해서 형성할 수 있다. 상기 포토레지스트 막은 다른 물질막으로 대체될 수 있다. 상기 포토레지스트 막은 제 2 패키지 절연막(173)을 노출시키는 개구부들을 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 제 2 패키지 절연막(173)을 식각하여 제 2 플러그 홀(176)들을 형성할 수 있다.
상기 제 2 플러그 홀(176)들은 제 2 비아 배선(166)들을 각각 노출시키도록 형성될 수 있다. 계속해서, 상기 포토레지스트 막을 제 2 패키지 절연막(173)으로부터 제거할 수 있다. 상기 제 2 플러그 홀(176)들을 각각 채우는 제 2 플러그(179)들을 형성할 수 있다. 상기 제 2 플러그(179)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 2 플러그(179)들은 구리, 알루미늄, 니켈, 솔더 및/ 또는 그들의 혼합물질을 사용해서 형성될 수도 있다. 상기 제 2 플러그(179)들은 소정 폭(W2)을 가지고 제 2 패키지 절연막(173)으로부터 노출될 수 있다.
또 다시 도 1, 도 10 및 도 11 을 참조하면, 상기 제 2 패키지 절연막(173) 상에 다른 포토레지스트 막을 형성할 수 있다. 상기 다른 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 수행해서 형성할 수 있다. 상기 다른 포토레지스트 막은 그 포토레지스트 막과 다른 물질막으로 대체될 수 있다. 상기 다른 포 토레지스트 막을 식각 마스크로 사용해서 제 2 패키지 절연막(173)을 식각하여 제 2 패키지 절연막(173)에 제 2 삽입홀(182)을 형성할 수 있다. 상기 제 2 삽입홀(182)은 제 2 패키지 기판(148)을 노출시키도록 형성될 수 있다. 상기 제 2 삽입홀(182)은 소정 직경(S2)을 가지도록 제 2 패키지 절연막(173)에 형성될 수 있다.
상기 제 2 삽입홀이 형성된 후에, 상기 다른 포토레지스트 막을 제 2 패키지 절연막으로부터 제거할 수 있다. 계속해서, 상기 제 2 삽입홀(182)을 채우는 제 2 접착 패턴(185)을 형성할 수 있다. 상기 제 2 접착 패턴(185)은 접착 물질을 사용해서 형성될 수 있다. 상기 제 2 접착 패턴(185)은 접착 물질을 가지는 절연막을 사용해서 형성될 수도 있다. 예를 들면, 상기 제 2 접착 패턴(185)은 ACF(Anisotropic Conductive Film), DAF(Die Attach Film), NCF(Non-Condictive Film), NCP(Non-Condictive Paste), 그리고 에폭시 수지 중 선택된 하나일 수 있다. 상기 제 2 접착 패턴(185)은 제 2 패키지 절연막(173)과 다른 물질을 사용해서 형성될 수 있다. 상기 제 2 접착 패턴(185)은 제 2 패키지 절연막(173)과 동일한 물질을 사용해서 형성될 수도 있다. 상기 제 2 접착 패턴(185)은 소정 폭(W3)을 가지고 제 2 삽입홀(182)에 형성될 수 있다.
상기 제 2 삽입홀(182)의 직경(S2)의 크기는 제 2 접착 패턴(185)의 폭(W3)의 크기보다 큰 것이 바람직하다. 상기 제 2 삽입홀(182)의 직경(S2)의 크기는 제 2 접착 패턴(185)의 폭(W3)의 크기와 동일할 수 있다. 상기 제 2 접착 패턴(185)의 두께(T6)의 크기는 제 2 반도체 칩(153) 상에서 제 2 패키지 절연막(173)의 두께(T4)의 크기와 동일할 수 있다. 상기 제 2 접착 패턴(185)의 두께(T6)의 크기는 제 2 반도체 칩(153) 상에서 제 2 패키지 절연막(173)의 두께(T4)의 크기와 다를 수 있다. 상술한 바와는 다르게, 상기 제 2 접착 패턴(185)을 형성하는 단계들은 제 2 플러그(179)들을 형성하는 단계들보다 앞에서 수행될 수도 있다. 이를 통해서, 상기 제 2 플러그(179)들은 제 2 패키지 기판(148), 제 2 패키지 절연막(173) 및 제 2 접착 패턴(185)과 함께 제 2 패키지 바디(200)를 구성할 수 있다.
도 1, 도 12 및 도 13 을 참조하면, 소정 두께(T3)를 가지는 제 3 패키지 기판(248)를 준비할 수 있다. 상기 제 3 패키지 기판(248)은 제 1 패키지 기판(48)과 동일하게 도 4 의 반도체 기판(44)을 사용해서 형성될 수 있다. 상기 제 3 패키지 기판(248)는 제 2 패키지 기판(148)과 동일한 구조를 가지도록 형성될 수 있다. 즉, 상기 제 3 패키지 기판(248)는 제 3 칩 영역(CR3) 및 제 3 스크라이브 영역(SR3)으로 구분될 수 있다.
상기 제 3 스크라이브 영역(SR3)은 제 3 비아 배선(266)들을 가지도록 형성될 수 있다. 상기 제 3 비아 배선(266)들은 제 2 플러그(179)들과 동일 개수로 형성할 수 있다. 상기 제 3 비아 배선(266)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 3 칩 영역(CR3)은 제 3 반도체 칩(253)을 가지도록 형성될 수 있다. 상기 제 3 반도체 칩(253)은 제 3 패키지 기판(248)과 전기적으로 접속하도록 형성될 수 있다.
상기 제 3 반도체 칩(253)은 제 3 패드부(256)들을 가지도록 형성될 수 있다. 상기 제 3 패드부(256)들은 제 3 패드막(259)들을 각각 가지도록 형성될 수 있다. 상기 제 3 패드막(259)들은 도전 물질을 사용해서 형성될 수 있다. 따라서, 상 기 제 3 패키지 기판(248)을 형성하는 단계들은 제 2 패키지 기판(148)을 형성하는 단계들과 동일하도록 형성될 수 있다. 이때에, 상기 제 3 비아 배선(266)들은 제 3 패드막(259)들을 통해서 제 3 반도체 칩(253)과 전기적으로 접속할 수 있다. 상기 제 3 비아 배선(266)들은 소정 폭(W1)을 가지고 제 3 패키지 기판(248)으로부터 소정 높이(H1)만큼 돌출할 수 있다.
상기 제 3 패키지 기판(248)이 준비된 후에, 상기 제 3 패키지 기판(248) 상에 제 3 패키지 절연막(273)을 형성할 수 있다. 상기 제 3 패키지 절연막(273)은 접착 물질을 사용해서 형성될 수 있다. 상기 제 3 패키지 절연막(273)은 접착 물질을 가지는 절연막을 사용해서 형성될 수도 있다. 예를 들면, 상기 제 3 패키지 절연막(273)은 페놀 수지, 에폭시 수지, 폴리이미드, BCB(BenzoCycloButene), 실리콘(Silicone), 그리고 PBO(PolyBenzoOxydazole) 중 선택된 하나일 수 있다. 상기 제 3 패키지 절연막(273)은 제 2 패키지 절연막(173)과 다른 물질을 사용해서 형성될 수 있다. 상기 제 3 패키지 절연막(273)은 제 2 패키지 절연막(173)과 동일한 물질을 사용해서 형성될 수도 있다. 이때에, 상기 제 3 패키지 절연막(273)은 제 3 반도체 칩(253) 및 제 3 패키지 기판(248) 상에서 소정 두께들(T4, T5)을 각각 갖도록 형성될 수 있다.
다시 도 1, 도 12 및 도 13 을 참조하면, 상기 제 3 패키지 절연막(273) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 수행해서 형성할 수 있다. 상기 포토레지스트 막은 다른 물질막으로 대체될 수 있다. 상기 포토레지스트 막은 제 3 패키지 절연막(273)을 노출시키는 개구부들을 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 제 3 패키지 절연막(273)을 식각하여 제 3 플러그 홀(276)들을 형성할 수 있다.
한편, 상기 제 3 플러그 홀(276)들은 제 3 비아 배선(266)들을 각각 노출시키도록 형성될 수 있다. 계속해서, 상기 포토레지스트 막을 제 3 패키지 절연막(273)으로부터 제거할 수 있다. 상기 제 3 플러그 홀(276)들을 각각 채우는 제 3 플러그(279)들을 형성할 수 있다. 상기 제 3 플러그(279)들은 도전 물질을 사용해서 형성될 수 있다. 상기 제 3 플러그(279)들은 구리, 알루미늄, 니켈, 솔더 및/ 또는 그들의 혼합물질을 사용해서 형성될 수도 있다. 상기 제 3 플러그(279)들은 소정 폭(W2)을 가지고 제 3 패키지 절연막(273)으로부터 노출될 수 있다.
또 다시 도 1, 도 12 및 도 13 을 참조하면, 상기 제 3 패키지 절연막(273) 상에 다른 포토레지스트 막을 형성할 수 있다. 상기 다른 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 수행해서 형성할 수 있다. 상기 다른 포토레지스트 막은 그 막과 다른 물질막으로 대체될 수 있다. 상기 다른 포토레지스트 막을 식각 마스크로 사용해서 제 3 패키지 절연막(273)을 식각하여 제 3 패키지 절연막(273)에 제 3 삽입홀(282)을 형성할 수 있다. 상기 제 3 삽입홀(282)은 제 3 패키지 기판(248)을 노출시키도록 형성될 수 있다. 상기 제 3 삽입홀(282)은 소정 직경(S2)을 가지고 제 3 패키지 절연막(273)에 형성될 수 있다.
상기 제 3 삽입홀(182)이 형성된 후에, 상기 다른 포토레지스트 막을 제 3 패키지 절연막(273)으로부터 제거할 수 있다. 상기 제 3 삽입홀(282)을 채우는 제 3 접착 패턴(285)을 형성할 수 있다. 상기 제 3 접착 패턴(285)은 접착 물질을 사용해서 형성될 수 있다. 상기 제 3 접착 패턴(285)은 접착 물질을 가지는 절연막을 사용해서 형성될 수도 있다. 예를 들면, 상기 제 3 접착 패턴(285)은 ACF(Anisotropic Conductive Film), DAF(Die Attach Film), NCF(Non-Condictive Film), NCP(Non-Condictive Paste), 그리고 에폭시 수지 중 선택된 하나일 수 있다.
상기 제 3 접착 패턴(285)은 제 3 패키지 절연막(273)과 다른 물질을 사용해서 형성될 수 있다. 상기 제 3 접착 패턴(285)은 제 3 패키지 절연막(273)과 동일한 물질을 사용해서 형성될 수도 있다. 상기 제 3 접착 패턴(285)은 소정 폭(W3)을 가지고 제 3 삽입홀(282)에 형성될 수 있다. 상기 제 3 삽입홀(282)의 직경(S2)의 크기는 제 3 접착 패턴(285)의 폭(W3)의 크기보다 큰 것이 바람직하다. 상기 제 3 삽입홀(282)의 직경(S2)의 크기는 제 3 접착 패턴(285)의 폭(W3)의 크기와 동일할 수 있다.
상기 제 3 접착 패턴(285)의 두께(T6)의 크기는 제 3 반도체 칩(253) 상에서 제 3 패키지 절연막(273)의 두께(T4)의 크기와 동일할 수 있다. 상기 제 3 접착 패턴(285)의 두께(T6)의 크기는 제 3 반도체 칩(253) 상에서 제 3 패키지 절연막(273)의 두께(T4)의 크기와 다를 수 있다. 상술한 바와는 다르게, 상기 제 3 접착 패턴(285)을 형성하는 단계들은 제 3 플러그(279)들을 형성하는 단계들보다 앞에서 수행될 수도 있다. 이를 통해서, 상기 제 3 플러그(279)들은 제 3 패키지 기판(248), 제 3 패키지 절연막(273) 및 제 3 접착 패턴(285)과 함께 제 3 패키지 바 디(300)를 구성할 수 있다.
한편, 상기 제 1 내지 제 3 패키지 바디들(100, 200, 300)과 함께 다른 패키지 바디(도면에 미 도시)가 적어도 하나 준비될 수 있다. 상기 다른 패키지 바디는 제 2 또는 제 3 패키지 바디(200 또는 300)와 동일한 구조를 가지도록 형성될 수 있다.
도 1 및 도 14 를 참조하면, 콘트롤러 기판(348)을 준비할 수 있다. 상기 콘트롤러 기판(348)은 반도체 집적 회로를 가지는 반도체 기판일 수 있다. 상기 콘트롤러 기판(348)은 반도체 집적 회로를 가지는 절연막일 수도 있다. 상기 콘트롤러 기판(348) 상에 보호막(373)을 형성할 수 있다. 상기 보호막(373)은 접착 물질을 사용해서 형성할 수 있다. 상기 보호막(373)은 접착 물질을 가지는 절연막을 사용해서 형성할 수 있다. 상기 보호막(373)은 제 3 패키지 절연막(273)과 다른 물질을 사용해서 형성될 수 있다. 상기 보호막(373)은 제 3 패키지 절연막(273)과 동일한 물질을 사용해서 형성될 수도 있다. 상기 보호막(373) 상에 포토레지스트 막을 형성할 수 있다. 상기 포토레지스트 막은 당업자에게 잘 알려진 반도체 포토 공정을 사용해서 형성될 수 있다. 상기 포토레지스ㅌ 막은 다른 물질막으로 대체될 수 있다.
상기 포토레지스트 막은 보호막(373)을 노출시키는 개구부를 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크로 사용해서 보호막(373)을 식각하여 보호막(373)에 접속홀(376)을 형성할 수 있다. 상기 접속홀(376)이 형성된 후에, 상기 포토레지스트 막을 보호막(373)으로부터 제거할 수 있다. 상기 접속 홀(376)을 채우는 접속 노드(379)를 형성할 수 있다. 상기 접속 노드(379)는 도전 물질을 사용해서 형성될 수 있다. 상기 접속 노드(379)는 구리 또는 알루미늄을 사용해서 형성될 수 있다. 상기 접속 노드(379)는 소정 폭(W4)을 가지고 보호막(373)으로부터 노출될 수 있다. 이를 통해서, 상기 보호막(373)은 접속 노드(379) 및 콘트롤러 기판(348)과 함께 콘트롤러(400)를 구성할 수 있다.
도 1, 15 및 도 16 을 참조하면, 상기 콘트롤러(400) 아래에 제 3 패키지 바디(300), 제 2 패키지 바디(200), 제 1 패키지 바디(100) 및 회로 기판(30)을 순서적으로 위치시킬 수 있다. 그리고, 상기 회로 기판(30), 제 1 패키지 바디(100), 제 2 패키지 바디(200), 제 3 패키지 바디(300) 및 콘트롤러(400)를 서로 접촉시킬 수 있다. 이때에, 상기 콘트롤러(400)의 접속 노드(379)는 제 3 비아 배선(266)들 중 선택된 하나와 접촉할 수 있다. 상기 제 3 패키지 바디(300)의 제 3 플러그(279)들은 제 2 패키지 바디(200)의 제 2 비아 배선(166)들과 각각 접촉할 수 있다. 상기 제 2 패키지 바디(200)의 제 2 플러그(179)들은 제 1 패키지 바디(100)의 제 1 비아 배선(66)들과 각각 접촉할 수 있다. 그리고, 상기 제 1 패키지 바디(100)의 제 1 플러그(79)들은 회로 기판(30)의 유도홀(15)들 내 접속막(20)들을 통해서 회로 기판(30)과 접촉할 수 있다. 이를 통해서, 상기 회로 기판(30)은 제 1 내지 제 3 패키지 바디들(100, 200, 300)을 통해서 콘트롤러(400)와 전기적으로 접속할 수 있다.
한편, 상기 콘트롤러(400) 및 회로 기판(30)이 전기적으로 서로 접속되기 위해서, 상기 회로 기판(30), 제 1 내지 제 3 패키지 바디들(100, 200, 300) 및 콘트 롤러(400)는 그들(30, 100, 200, 300, 400) 사이에서 수직 방향으로 가해지는 물리적인 힘들(VF1, VF2, VF3, VF4)을 받을 수 있다. 이를 통해서, 상기 콘트롤러(400)의 보호막(373)은 제 3 패키지 바디(300)의 제 3 패키지 기판(248)과 접촉하고 그리고 상기 제 3 패키지 바디(300)의 제 3 패키지 절연막(273)은 제 2 패키지 바디(200)의 제 2 패키지 기판(148)과 접촉하도록 형성될 수 있다. 상기 제 2 패키지 바디(200)의 제 2 패키지 절연막(173)은 제 1 패키지 바디(100)의 제 1 패키지 기판(48)과 접촉하고 그리고 상기 제 1 패키지 바디(100)의 제 1 패키지 절연막(73)은 회로 기판(30)의 기저 절연막(10)과 접촉하도록 형성될 수 있다.
더불어서, 상기 콘트롤러(400) 및 회로 기판(30)이 전기적으로 서로 접속되기 위해서, 상기 제 1 내지 제 3 패키지 바디들(100, 200, 300)은 그들(100, 200, 300) 내에서 수평 방향으로 가해지는 물리적인 힘들(LF1, LF2, LF3)을 받을 수 있다. 이를 통해서, 상기 제 1 패키지 바디(100)의 제 1 접착 패턴(85)은 제 1 삽입홀(82)을 통해서 제 1 패키지 절연막(73)과 접촉할 수 있다. 상기 제 2 패키지 바디(200)의 제 2 접착 패턴(185)은 제 2 삽입홀(182)을 통해서 제 2 패키지 절연막(173)과 접촉할 수 있다. 그리고, 상기 제 3 패키지 바디(300)의 제 3 접착 패턴(285)은 제 3 삽입홀(282)을 통해서 제 3 패키지 절연막(273)과 접촉할 수 있다.
상기 물리적인 힘들(LF1, LF2, LF3, VF1, VF2, VF3, VF4)이 가해지는 동안, 상기 회로 기판(30), 제 1 내지 제 3 패키지 바디들(100, 200, 300) 그리고 콘트롤러(400)는 기저 절연막(10), 제 1 패키지 절연막(73), 제 2 패키지 절연막(173), 제 3 패키지 절연막(273) 및/ 또는 보호막(373)에 의해서 생기는 보이드를 제 1 삽 입홀(82), 제 2 삽입홀(182) 및/ 또는 제 3 삽입홀(282)을 통해서 제거시킬 수 있다. 그리고, 상기 제 1 내지 제 3 패키지 바디들(100, 200, 300)은 수평 및 수직 방향들로 가해지는 물리적 힘들(LF1, LF2, LF3, VF1, VF2, VF3, VF4)을 사용해서 회로 기판(30) 및 콘트롤러(400)와 함께 본 발명에 따르는 반도체 패키지(500)를 구성할 수 있다.
상술한 바와 같이, 본 발명은 접착 물질에 기인된 보이드에 면역력을 가지는 반도체 패키지 및 그 형성방법을 제공한다. 이를 통해서, 본 발명은 반도체 패키지의 사용 주기 동안 반도체 패키지 내에서 제 1 내지 제 3 패키지 바디들이 서로로부터 박리되지 않도록 해서 반도체 패키지의 전기적 특성을 향상시킬 수 있다.

Claims (25)

  1. 회로 기판;
    상기 회로 기판과 전기적으로 접속하되, 그것은 제 1 패키지 기판, 제 1 접착 패턴 및 제 1 패키지 절연막을 가지고, 상기 제 1 패키지 절연막 및 접착 패턴은 상기 제 1 패키지 기판 아래에 위치해서 상기 회로 기판과 접촉하고, 상기 제 1 패키지 절연막은 제 1 접착 패턴을 둘러싸는 제 1 패키지 바디;
    상기 제 1 패키지 바디와 전기적으로 접속하되, 그것은 제 2 패키지 기판, 제 2 접착 패턴 및 제 2 패키지 절연막을 가지고, 상기 제 2 패키지 절연막 및 접착 패턴은 상기 제 2 패키지 기판 아래에 위치해서 상기 제 1 패키지 바디와 접촉하고, 상기 제 2 패키지 절연막은 제 2 접착 패턴을 둘러싸는 제 2 패키지 바디; 및
    상기 제 2 패키지 바디와 전기적으로 접속하도록 상기 제 2 패키지 바디 아래에 차례로 적층된 보호막 및 콘트롤러 기판을 가지는 콘트롤러를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 보호막은 접속 노드를 포함하되,
    상기 접속 노드는 상기 콘트롤러 기판과 전기적으로 접속하는 것이 특징인 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 패키지 기판은 그 기판을 구분하는 제 2 칩 영역 및 스크라이브 영역을 포함하되,
    상기 제 2 스크라이브 영역은 상기 제 2 칩 영역을 둘러싸고 그리고 상기 제 2 칩 영역은 제 2 반도체 칩을 가지도록 형성되는 것이 특징인 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 2 패키지 기판 및 패키지 절연막은 제 2 비아 배선 및 플러그를 각각 포함하되,
    상기 제 2 비아 배선 및 플러그는 상기 제 2 반도체 칩의 주변 영역에 위치하도록 상기 제 2 스크라이브 영역에 배치되고, 상기 제 2 접착 패턴은 상기 제 2 반도체 칩의 중앙 영역에 배치되고, 상기 제 2 비아 배선은 상기 제 2 플러그 배선 및 반도체 칩과 전기적으로 접속하고, 그리고 상기 제 2 비아 배선은 상기 접속 노드에 접촉되는 것이 특징인 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 패키지 기판은 그 기판을 구분하는 제 1 칩 영역 및 스크라이브 영역을 포함하되,
    상기 제 1 스크라이브 영역은 상기 제 1 칩 영역을 둘러싸고 그리고 상기 제 1 칩 영역은 제 1 반도체 칩을 가지도록 형성되는 것이 특징인 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 패키지 기판 및 패키지 절연막은 제 1 비아 배선 및 플러그를 각각 포함하되,
    상기 제 1 비아 배선 및 플러그는 상기 제 1 반도체 칩의 주변 영역에 위치하도록 상기 제 1 스크라이브 영역에 배치되고, 상기 제 1 접착 패턴은 상기 제 1 반도체 칩의 중앙 영역에 배치되고, 상기 제 1 비아 배선은 상기 제 1 플러그 및 반도체 칩과 전기적으로 접속하고, 그리고 상기 제 1 비아 배선은 상기 제 2 플러그와 접촉되는 것이 특징인 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 회로 기판은 기저판 및 기저 절연막을 포함하되,
    상기 기저 절연막은 상기 기저판을 노출시키는 유도홀을 가지고, 상기 제 1 플러그는 상기 유도홀을 통해서 상기 기저판과 접촉하는 것이 특징인 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 콘트롤러 및 상기 제 2 패키지 바디 사이에 다른 패키지 바디를 적어도 하나 더 포함하되,
    상기 다른 패키지 바디는 상기 제 2 패키지 바디들과 동일 구조를 가지고 그리고 상기 제 2 패키지 바디 및 상기 콘트롤러와 전기적으로 접속하도록 형성되는 것이 특징인 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 플러그들, 상기 제 1 및 제 2 비아 배선들, 그리고 상기 접속 노드는 도전 물질을 포함하는 것이 특징인 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 기저 절연막, 상기 제 1 및 제 2 패키지 절연막들, 그리고 상기 보호막은 동일한 물질을 포함하는 것이 특징인 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 접착 패턴들은 상기 기저 절연막, 상기 제 1 및 제 2 패키지 절연막들, 그리고 상기 보호막과 다른 물질을 포함하는 것이 특징인 반도체 패키지.
  12. 콘트롤러 기판, 제 1 및 제 2 패키지 기판들, 그리고 기저판을 준비하되,
    상기 기저판 상에 기저 절연막을 형성하되, 상기 기저 절연막 및 상기 기저판은 회로 기판을 구성하고,
    상기 제 1 패키지 기판 상에 제 1 패키지 절연막을 형성하되, 상기 제 1 패키지 절연막은 상기 제 1 패키지 기판을 노출시키는 제 1 삽입홀을 가지고,
    상기 제 1 패키지 절연막의 상기 제 1 삽입홀을 채우는 제 1 접착 패턴을 형성하되, 상기 제 1 접착 패턴, 패키지 절연막 및 패키지 기판은 제 1 패키지 바디를 구성하고,
    상기 제 2 패키지 기판 상에 제 2 패키지 절연막을 형성하되, 상기 제 2 패키지 절연막은 상기 제 2 패키지 기판을 노출시키는 제 2 삽입홀을 가지고,
    상기 제 2 패키지 절연막의 상기 제 2 삽입홀을 채우는 제 2 접착 패턴을 형성하되, 상기 제 2 접착 패턴, 패키지 절연막 및 패키지 기판은 제 2 패키지 바디를 구성하고,
    상기 콘트롤러 기판 상에 보호막을 형성하되, 상기 보호막 및 상기 콘트롤러 기판은 콘트롤러를 구성하고, 및
    상기 콘트롤러 아래에 상기 제 2 패키지 바디, 상기 제 1 패키지 바디 및 상기 회로 기판을 순서적으로 위치시켜서 상기 콘트롤러, 상기 제 2 패키지 바디, 상기 제 1 패키지 바디 및 상기 회로 기판을 서로 접촉시키는 것을 포함하는 반도체 패키지의 형성방법.
  13. 제 12 항에 있어서,
    상기 제 1 패키지 기판은 제 1 비아 배선 및 제 1 반도체 칩을 가지는 것을 포함하되,
    상기 제 1 반도체 칩은 상기 제 1 패키지 기판의 상면으로부터 상부를 향하여 각각 돌출하고, 상기 제 1 비아 배선은 상기 제 1 반도체 칩과 전기적으로 접속하고 그리고 상기 제 1 패키지 기판을 관통해서 상기 제 1 패키지 기판의 하면으로부터 노출되는 것이 특징인 반도체 패키지의 형성방법.
  14. 제 13 항에 있어서,
    상기 제 2 패키지 기판은 제 2 비아 배선 및 제 2 반도체 칩을 가지는 것을 포함하되,
    상기 제 2 반도체 칩은 상기 제 2 패키지 기판들의 상면으로부터 상부를 향하여 각각 돌출하고, 상기 제 2 비아 배선은 상기 제 2 반도체 칩과 전기적으로 접속하고 그리고 상기 제 2 패키지 기판을 관통해서 상기 제 2 패키지 기판의 하면으로부터 노출되는 것이 특징인 반도체 패키지의 형성방법.
  15. 제 14 항에 있어서,
    상기 기저 절연막을 형성한 후에,
    상기 기저 절연막 상에 제 1 포토레지스트 막을 형성하되, 상기 제 1 포토레지스트 막은 상기 기저 절연막을 노출시키는 개구부를 가지도록 형성되고,
    상기 제 1 포토레지스트 막을 식각 마스크로 사용해서 상기 기저 절연막을 식각하여 상기 기저 절연막에 유도홀을 형성하고, 및
    상기 제 1 포토레지스트 막을 상기 기저 절연막으로부터 제거하는 것을 더 포함하되,
    상기 유도홀은 상기 기저판을 노출시키도록 형성되는 것이 특징인 반도체 패키지의 형성방법.
  16. 제 15 항에 있어서,
    상기 제 1 접착 패턴을 형성한 후에,
    상기 제 1 패키지 절연막 상에 제 2 포토레지스트 막을 형성하되, 상기 제 2 포토레지스트 막은 상기 제 1 패키지 절연막을 노출시키는 개구부를 가지도록 형성되고,
    상기 제 2 포토레지스트 막을 식각 마스크로 사용해서 상기 제 1 패키지 절연막을 식각하여 제 1 플러그 홀을 형성하고,
    상기 제 2 포토레지스트 막을 상기 제 1 패키지 절연막으로부터 제거하고, 및
    상기 제 1 패키지 절연막의 상기 제 1 플러그 홀을 채우는 제 1 플러그를 형성하는 것을 더 포함하되,
    상기 제 1 플러그는 상기 제 1 비아 배선과 접촉하는 것이 특징인 반도체 패키지의 형성방법.
  17. 제 16 항에 있어서,
    상기 제 2 접착 패턴을 형성한 후에,
    상기 제 2 패키지 절연막 상에 제 3 포토레지스트 막을 형성하되, 상기 제 3 포토레지스트 막은 상기 제 2 패키지 절연막을 노출시키는 개구부를 가지도록 형성되고,
    상기 제 3 포토레지스트 막을 식각 마스크로 사용해서 상기 제 2 패키지 절연막을 식각하여 제 2 플러그 홀을 형성하고,
    상기 제 3 포토레지스트 막을 상기 제 2 패키지 절연막으로부터 제거하고, 및
    상기 제 2 패키지 절연막의 상기 제 2 플러그 홀을 채우는 제 2 플러그를 형성하는 것을 더 포함하되,
    상기 제 2 플러그는 상기 제 2 비아 배선과 접촉하는 것이 특징인 반도체 패키지의 형성방법.
  18. 제 17 항에 있어서,
    상기 보호막을 형성한 후에,
    상기 보호막 상에 제 4 포토레지스트 막을 형성하되, 상기 제 4 포토레지스트 막은 상기 보호막을 노출시키는 개구부를 가지도록 형성되고,
    상기 제 4 포토레지스트 막을 식각 마스크로 사용해서 상기 보호막을 식각하여 상기 보호막에 접속홀을 형성하고,
    상기 제 4 포토레지스트 막을 상기 보호막으로부터 제거하고, 및
    상기 보호막의 상기 접속홀을 채우는 접속 노드를 형성하는 것을 더 포함하 되,
    상기 접속 노드는 상기 콘트롤러 기판과 전기적으로 접속하는 것이 특징인 반도체 패키지의 형성방법.
  19. 제 18 항에 있어서,
    상기 콘트롤러, 상기 제 2 패키지 바디, 상기 제 1 패키지 바디 및 상기 회로 기판을 서로 접촉시키는 것은,
    상기 접속 노드, 상기 제 2 플러그 및 상기 제 1 플러그를 상기 제 2 비아 배선, 상기 제 1 비아 배선 및 상기 회로 기판에 각각 접촉시키는 것을 포함하는 반도체 패키지의 형성방법.
  20. 제 19 항에 있어서,
    상기 제 1 접착 패턴은 상기 제 1 반도체 칩 상에 위치해서 상기 제 1 비아 배선 및 플러그 주변에 형성되는 것이 특징인 반도체 패키지의 형성방법.
  21. 제 20 항에 있어서,
    상기 제 2 접착 패턴은 상기 제 2 반도체 칩 상에 위치해서 상기 제 2 비아 배선 및 플러그 주변에 형성되는 것이 특징인 반도체 패키지의 형성방법.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 플러그들, 상기 제 1 및 제 2 비아 배선들, 그리고 상기 접속 노드는 도전 물질을 사용해서 형성되는 것이 특징인 반도체 패키지의 형성방법.
  23. 제 22 항에 있어서,
    상기 콘트롤러 및 상기 제 2 패키지 바디 사이에 다른 패키지 바디를 적어도 하나 형성하는 것을 더 포함하되,
    상기 다른 패키지 바디는 상기 제 2 패키지 바디와 동일 구조를 가지고 그리고 상기 제 2 패키지 바디 및 상기 콘트롤러와 접촉하도록 형성되는 것이 특징인 반도체 패키지의 형성방법.
  24. 제 12 항에 있어서,
    상기 기저 절연막, 상기 제 1 및 제 2 패키지 절연막들, 그리고 상기 보호막은 동일한 물질을 사용해서 형성되는 것이 특징인 반도체 패키지의 형성방법.
  25. 제 12 항에 있어서,
    상기 제 1 및 제 2 접착 패턴들은 상기 기저 절연막, 상기 제 1 및 제 2 패키지 절연막들, 그리고 상기 보호막과 다른 물질을 사용해서 형성되는 것이 특징인 반도체 패키지의 형성방법.
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