KR20170003352A - 3ｄ 패키지 구조 및 그 형성 방법 - Google Patents

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KR20170003352A
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멩-츠 첸
치-웨이 린
후이-민 후앙
슈안-팅 쿠오
청-시 리우
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Abstract

본 발명에 따른 일 실시형태는, 제1 다이를 포함하는 제1 다이 패키지를 캐리어 기판 위에 형성하는 단계; 하나 이상의 유전체층 내에 배치된 하나 이상의 금속층을 포함하는 제1 재분배층을 제1 다이 위에 그리고 제1 다이에 연결되게 형성하는 단계: 재분배층 위에 제2 다이를 부착하는 단계; 제2 다이와 제1 재분배층 위에 제1 유전체 재료를 적층하는 단계; 제1 유전체 재료를 관통하여 제2 다이에까지 이르는 제1 비아를 형성하고 제1 유전체 재료를 관통하여 제1 재분배층에까지 이르는 제2 비아를 형성하는 단계; 및 제1 유전체 재료의 위에 그리고 제1 비아 및 제2 비아의 위에 그리고 제1 비아 및 제2 비아에 연결되게 제2 재분배층을 형성하는 단계를 포함하는 방법이다.

Description

3Ｄ 패키지 구조 및 그 형성 방법{3D PACKAGE STRUCTURE AND METHODS OF FORMING SAME}
반도체 디바이스는 예컨대 퍼스널 컴퓨터, 휴대 전화, 디지털 카메라, 및 그 밖의 전자 장비 등의 다양한 전자 애플리케이션에서 사용되고 있다. 통상적으로, 반도체 기판 위에 절연 또는 유전체층, 도전층, 및 반도체층의 물질을 순차적으로 증착시킴으로써, 그리고 회로 부품 및 소자를 그 위에 형성하도록 리소그래피를 사용하여 다양한 물질층을 패터닝함으로써, 반도체 디바이스가 제조된다. 통상적으로, 수십 개 또는 수백 개의 집적회로가 단일 반도체 웨이퍼 상에 제조된다. 개별 다이들은 스크라이브 라인을 따라 집적회로를 소잉(sawing)함으로써 개편화된다. 이어서, 개별 다이들은 예컨대, 개별적으로, 멀티-칩 모듈로, 또는 다른 타입의 패키징으로 패키지된다.
최소 피처 크기를 연이어 축소시켜 보다 많은 부품들이 소정 영역에 집적될 수 있게 함으로써, 반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속해서 향상시키고 있다. 또한, 이와 같이 집적 회로 다이 등과 같은 전자 부품이 소형화됨에 따라, 일부 애플리케이션에서는 이전의 패키지보다 적은 영역을 이용하는 보다 소형의 패키지가 필요하게 될 수 있다.
본원의 양태는 첨부 도면들과 함께 이하의 상세한 설명을 읽음으로써 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처들은 실척도로 도시되어 있지 않다고 한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가 또는 감소될 수 있다.
도 1 내지 도 18은 일부 실시형태에 따라 패키지 구조를 형성하는 과정에서의 여러 중간 구조를 보여준다.
도 19 내지 도 22는 일부 실시형태에 따라 패키지 구조를 형성하는 과정에서의 여러 중간 구조를 보여준다.
도 23 내지 도 33은 일부 실시형태에 따라 패키지 구조를 형성하는 과정에서의 여러 중간 구조를 보여준다.
도 34는 일부 실시형태에 따른 패키지 구조를 보여준다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
또한, "아래", "밑", "하부", "위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위 뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다.
실시형태들은 특정 상황에서의 실시형태, 즉 3차원(3D) 집적 팬-아웃(InFO) 패키지 디바이스에 관하여 설명될 것이다. 그러나, 어셈블링 패키징에 있어서, 기판, 인터포저(interposer) 등의 프로세싱 또는 입력 부품, 보드, 다이 또는 다른 부품의 마운팅에 있어서, 또는 임의의 타입의 집적회로나 전기 부품의 조합을 접속 패키징 또는 마운팅하는 경우, 패키지-온-패키지 어셈블리, 다이-투-다이 어셈블리, 웨이퍼-투-웨이퍼 어셈블리, 다이-투-기판 어셈블리를 비롯한 (이것들에 한정되는 것은 아님), 다른 전기 접속 부품들에도 다른 실시형태가 적용될 수 있다.
도 1 내지 도 18은 일부 실시형태에 따라 패키지 구조를 형성하는 과정에서의 여러 중간 구조를 보여준다. 도 17은 캐리어 기판(30)과, 캐리어 기판(30) 위에 있는 접착층(32), 그리고 접착층(32) 위에 있는 접착층(34)을 포함하는 패키지 구조의 형성에 있어서의 중간 단계를 보여준다. 캐리어 기판(30)은 (제조 프로세스의 중간 작업 동안에) 캐리어 기판(30) 위에 있는 층들을 기계적으로 지지하는 임의의 적절한 기판일 수 있다. 캐리어 기판(30)은 유리, 실리콘(예컨대, 실리콘 웨이퍼), 산화 규소, 금속 플레이트, 세라믹 재료 등을 포함하는 웨이퍼일 수 있다.
접착층(32)은 캐리어 기판(30) 상에 배치, 예컨대 적층될 수 있다. 접착층(32)은, 가열되었을 때 그 접착성을 잃는 광-열 변환(LTHC) 물질, 자외선에 노출되었을 때 그 접착성을 잃는 자외선(UV) 글루 등과 같은 글루로 형성될 수 있다. 접착층(32)은 액체로 분배되어 경화되는 것이거나, 캐리어 기판(30) 상에 적층된 라미네이트 필름이거나, 또는 유사한 것일 수 있다. 접착층(32)의 상면은 평평해질 수 있고 높은 수준의 동일평면성을 가질 수 있다.
접착층(34)은 접착층(32) 상에 배치, 예컨대 적층될 수 있다. 접착층(34)은 다이 부착 필름, 에폭시, UV 글루 등과 같은 적절한 접착제일 수 있다.
도 2는 접착층(34)에 의해 캐리어 기판(30) 및 접착층(32)에 다이(36)(36A 및 36B)를 부착하는 것을 보여준다. 다이(36)는 (전기 커넥터 패드 등과 같은) 패드(38)와 패시베이션층(40)을 다이(36)의 활성측 상에 포함한다. 다이(36)는 예를 들어 논리 집적 회로, 메모리 다이, 아날로그 다이, 임의의 다른 다이, 또는 이들의 조합일 수 있다. 다이(36)는, 트랜지스터 등과 같은 능동형 디바이스 및/또는 커패시터, 인덕터 등과 같은 수동형 디바이스가 반도체 프로세스에 따라 형성되는, 반도체 기판, 예컨대 벌크 반도체 기판, 반도체-온-인슐레이터 기판 등을 포함할 수 있다. 맨 위의 금속화층(도시 생략)을 비롯한 금속화층들이 반도체 기판 상에 있을 수 있고, 디바이스끼리를 및/또는 디바이스를 패드(38)에 전기적으로 연결하는 상호 접속 구조를 포함할 수 있다. 패드(38)는 패시베이션층(40)에 있는 각각의 개구를 통해 노출된다.
일 실시예에서, 다이(36)는 웨이퍼의 일부분으로서 형성될 수 있다. 웨이퍼는 개개의 다이(36)를 형성하도록 다이싱 또는 소잉 등에 의해 개편화된다. 다이(36)는 예컨대 픽-앤-플레이스 툴을 이용하여 캐리어 기판(30) 상에 놓인다. 패드(38)와 패시베이션층(40)은 캐리어 기판(30)의 반대편에 배치되어 있다.
도 3은 다이(36)를 포위하는 것을 보여준다. 일부 실시형태에서, 다이(36)는 성형재(42)에 의해 포위된다. 일부 실시형태에서, 성형재는 성형재의 전체에 걸쳐 충전재(44)를 포함한다. 성형재(42)는 예컨대 압축 성형을 이용하여 다이(36) 상에 성형될 수 있다. 일부 실시형태에서, 성형재(42)는 성형 컴파운드, 폴리머, 에폭시 등, 또는 이들의 조합으로 제조된다. 성형재(42) 내의 충전재(44)는 산화 규소 충전재 등일 수 있다. 성형재(42)를 경화하는 경화 단계가 실시될 수 있는데, 여기서 경화는 열 경화, UV 경화 등, 또는 이들의 조합일 수 있다.
일부 실시형태에서, 다이(36)는 성형재(42)에 매립되고, 성형재(42)의 경화 이후에는, 연마 등과 같은 평탄화 단계가 도 3에 도시된 바와 같은 성형재(42)에 실시된다. 평탄화 단계는 성형재(42)의 잉여부를 제거하는 데 사용되는데, 이 잉여부는 다이(36)의 패시베이션층(40)의 상면 위에 있는 것이다. 일부 실시형태에서, 패시베이션층(40) 및 패드(38)의 표면은 노출되어 있고, 패시베이션층(40)의 표면과 성형재(42)의 표면이 높이가 같다. 성형재(42)는 다이(36)를 측방에서 포위하는 것으로 기술될 수 있다.
도 4는 다이의 활성면 위에, 예컨대 패시베이션층(40) 위에 유전체 재료(46)를 형성하는 것을 보여준다. 유전체 재료(46)는 다이(36)와 성형재(42)를 연속적으로 덮을 수 있고, 패드(38)를 덮을 수 있다. 유전체 재료(46)는 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머일 수 있다. 다른 실시형태에서, 유전체 재료(46)는 질화 규소 등과 같은 질화물; 산화 규소, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성된다. 일부 실시형태에서, 유전체 재료(46)는 적층 프로세스에 의해 드라이 필름으로서 도포되는 부분 경화 폴리머이다. 일 실시형태에서, 유전체 재료(46)는 도포시에 50% 미만 경화되어 있고, 그 후에 경화될 수 있다. 일부 실시형태에서, 유전체 재료(46)의 경화 정도는 유전체 재료(46)에서의 가교 결합의 양과 직접적인 관계가 있다. 유전체 재료(46)는 임의의 용인 가능한 증착 프로세스, 예컨대 스핀 코팅, 화학적 기상 증착(CVD), 적층 등, 또는 이들의 조합에 의해 형성될 수 있다.
일부 실시형태에서, 유전체 재료(46)는 울퉁불퉁한 상면을 갖고, 연마 등과 같은 평탄화 단계가 유전체 재료(46)에 실시된다. 이 평탄화 단계는 유전체 재료(46)에 평평한 상면을 제공하기 위해 사용된다.
도 5는 패드(38)의 일부분을 노출시키도록 유전체 재료(46) 및 [패시베이션층(40)을 관통하는 개구가 사전에 형성되어 있지 않다면] 패시베이션층(40)을 관통하는 개구(47)를 형성하는 것을 보여준다. 개구(47)는 비아 개구라고도 할 수 있다. 개구(47)는 예를 들어 에칭, 밀링, 레이저 기술 등, 또는 이들의 조합으로 형성될 수 있다.
도 6은 유전체 재료(46)의 위에 그리고 패드(38)에까지 이르러 있는 개구(47) 내에 도전성 패턴(48)(48A, 48B, 48C)을 형성하는 것을 보여준다. 도전성 패턴(48)은 여러 트레이스 및/또는 개구(47) 내의 비아와 같은 비아를 포함한다. 도전성 패턴(48)은 재분배층(48)이라고도 할 수 있다. 일 실시예에서, 도전성 패턴(48)은 무전해 도금, 전기 도금 등과 같은 도금 프로세스에 의해 형성되는 구리, 티타늄 등, 또는 이들의 조합 등과 같은 금속을 포함한다. 예를 들어, 시드층(도시 생략)을 유전체 재료(46)의 위에 그리고 개구(47) 내에 증착한다. 시드층은 원자층 증착(ALD), 스퍼터링, 다른 물리적 기상 증착(PVD) 프로세스 등에 의해 증착되는 구리, 티타늄 등, 또는 이들의 조합일 수 있다. 포토레지스트를 증착하고 패터닝하여, 소기의 도전성 패턴(48)을 위한 패턴을, 예컨대 용인 가능한 포토리소그래피 기술에 의해 노출시킨다. 구리, 알루미늄 등, 또는 이들의 조합 등과 같은 도전성 재료가 무전해 도금, 전기 도금 등에 의해 시드층 상에 증착된다. 적절한 포토레지스트 박리 프로세스 등으로 포토레지스트를 제거한다. 습식 또는 건식 에칭 등으로, 남아 있는 노출된 시드층 부분을 제거한다.
이 실시형태에서는 한 층의 비아와, 하나의 유전체 재료(46), 그리고 한 층의 도전성 패턴(48)만이 예시되어 있지만, 몇몇 다른 실시형태에서는 한 층 이상의 비아와, 유전체 재료(46), 그리고 재분배층(48)을 형성하는 도전성 패턴(48)의 층이 있을 수 있다. 예를 들어, 일 실시형태에서, 유전체 재료(46), 비아 및 도전성 패턴(48)을 형성하는 프로세스를 2회 이상 반복하여 3층의 도전성 재료 및 3개의 유전체 재료 층을 갖는 재분배층을 형성할 수 있다.
도 7은 접착층(50)에 의해 다이(52)를 유전체 재료(46)에 [그리고 가능하다면 하나 이상의 도전성 패턴(48)에] 부착하는 것을 보여준다. 다이(52)는 (전기 커넥터 패드 등과 같은) 패드(54)와 패시베이션층(56)을 다이(52)의 활성측 상에 포함한다. 다이(52)는 예를 들어 논리 집적 회로, 메모리 다이, 아날로그 다이, 임의의 다른 다이, 또는 이들의 조합일 수 있다. 다이(52)는, 트랜지스터 등과 같은 능동형 디바이스 및/또는 커패시터, 인덕터 등과 같은 수동형 디바이스가 반도체 프로세스에 따라 형성되는, 반도체 기판, 예컨대 벌크 반도체 기판, 반도체-온-인슐레이터 기판 등을 포함할 수 있다. 맨 위의 금속화층(도시 생략)을 비롯한 금속화층들이 반도체 기판 상에 있을 수 있고, 디바이스끼리를 및/또는 디바이스를 패드(54)에 전기적으로 연결하는 상호 접속 구조를 포함할 수 있다. 패드(54)는 패시베이션층(56)에 있는 각각의 개구를 통해 노출될 수 있다.
일 실시예에서, 다이(52)는 웨이퍼의 일부분으로서 형성될 수 있다. 웨이퍼는 개개의 다이(52)를 형성하도록 다이싱 또는 소잉 등에 의해 개편화된다. 다이(52)는 예컨대 픽-앤-플레이스 툴을 이용하여 유전체 재료(46) 상에 [그리고 가능하다면 하나 이상의 도전성 패턴(48) 상에] 놓인다. 패드(54)와 패시베이션층(56)은 유전체 재료(46)의 반대편에 배치되어 있다.
도 8은 도전성 패턴(48), 유전체 재료(46) 및 다이(52)의 위에 유전체 재료(58)를 형성하는 것을 보여준다. 유전체 재료(58)는 다이(52)를 측방에서 포위한다. 도시된 바와 같이, 유전체 재료(58)는 다이(52)의 측방에 배치된 영역으로부터 다이(52)의 바로 위에 배치된 영역에까지 연속적으로 연장되어 있다. 예를 들어, [예컨대, 다이(52)의 패드(54)의 바로 위가 아닌] 다이(52)의 측방 에지 부근에서는 서로 다른 유전체 재료의 수직방향 계면[여기서 수직방향은 도시된 바와 같이 다이(52)의 상면에 직교하는 방향임]이 존재하지 않는다. 유전체 재료(58)는 PBO, 폴리이미드, BCB 등과 같은 폴리머일 수 있다. 다른 실시형태에서, 유전체 재료(58)는 질화 규소 등과 같은 질화물; 산화 규소, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 일부 실시형태에서, 유전체 재료(58)는 적층 프로세스에 의해 드라이 필름으로서 도포되는 부분 경화 폴리머이다. 일 실시형태에서, 유전체 재료(58)는 도포시에 50% 미만 경화되어 있고, 그 후에 경화될 수 있다. 일부 실시형태에서, 유전체 재료(58)의 경화 정도는 유전체 재료(58)에서의 가교 결합의 양과 직접적인 관계가 있다. 유전체 재료(58)는 임의의 용인 가능한 증착 프로세스, 예컨대 스핀 코팅, CVD, 적층 등, 또는 이들의 조합에 의해 형성될 수 있다.
일부 실시형태에서, 유전체 재료(58)는 울퉁불퉁한 상면을 갖고, 연마 등과 같은 평탄화 단계가 유전체 재료(58)에 실시된다. 이 평탄화 단계는 유전체 재료(58)에 평평한 상면을 제공하기 위해 사용된다.
다이(36)와 성형재(42)를 구조의 제1 층이라 할 수 있고, 다이(52)와 유전체 재료(58)를 N번째 층, 또는 이 경우에는 제2 층이라 할 수 있다. 이 실시형태에는 2개의 층만이 예시되어 있지만, 구조에는 2개보다 많거나 적은 층이 존재할 수 있다. 예를 들어, 일 실시형태에서, 제2 층(N번째로 예시됨)은 총 4개의 층(즉, N=4)을 제공하도록 2회 이상 반복될 수 있다. 다른 실시예에서는, 구조 내에 단 하나의 층만이 있을 수 있고, 이 층은 N번째 층 구조와 유사한 구조일 수 있다.
도 9는 패드(54)의 일부분을 노출시키도록 유전체 재료(58) 및 [패시베이션층(56)을 관통하는 개구가 사전에 형성되어 있지 않다면] 패시베이션층(56)을 관통하는 개구(60)를 형성하는 것을 보여준다. 개구(60)는 비아 개구(60)라고도 할 수 있다. 개구(60)는 예를 들어 에칭, 밀링, 레이저 기술 등, 또는 이들의 조합으로 형성될 수 있다.
도 10은 도전성 패턴(48)의 일부분을 노출시키도록 유전체 재료(58)를 관통하는 개구(62)를 형성하는 것을 보여준다. 개구(62)는 예를 들어 에칭, 밀링, 레이저 기술 등, 또는 이들의 조합으로 형성될 수 있다.
도 11은 유전체 재료(58)의 위에 그리고 각각 패드(54)와 도전성 패턴(48)에까지 이르러 있는 개구(60 및 62) 내에 시드층(64)과 도전성 재료(66)를 형성하는 것을 보여준다. 도전성 재료(66)는 개구(62)와 개구(60) 각각에 있는 비아 부분(66A, 66B)을 포함한다. 시드층(64)은 유전체 재료(58)의 위에 그리고 개구(60 및 62) 내에 배치될 수 있다. 시드층(64)은 ALD, 스퍼터링, 다른 PVD 프로세스 등에 의해 증착되는 구리, 티타늄 등, 또는 이들의 조합일 수 있다. 일 실시예에서, 도전성 재료(66)는 무전해 도금, 전기 도금 등과 같은 도금 프로세스에 의해 형성되는 구리, 티타늄 등, 또는 이들의 조합 등과 같은 금속을 포함한다. 비아 부분(66A)은 패키지 관통 비아(TPVs) 및/또는 InFO 관통 비아(TIVs)라고도 할 수 있고, 이하에서는 TIVs(66A)라고 할 것이다.
일부 실시형태에서, 도전성 재료(66)는 울퉁불퉁한 상면을 갖고, 도 12에 도시된 바와 같이 연마 등과 같은 평탄화 단계가 도전성 재료(66)에 실시된다. 이 평탄화 단계는 도전성 재료(66)에 평평한 상면을 제공하기 위해 사용된다.
도 13은 도전성 패턴(68)(68A, 68B, 68C)을 형성하도록 도전성 재료(66)를 패터닝하는 것, 유전체층(70)을 형성하는 것, 그리고 유전체층(70)을 관통하는 개구(72)를 형성하는 것을 보여준다. 도전성 재료(66)는 임의의 용인 가능한 포토리소그래피 기술로 패터닝될 수 있다. 일 실시예에서는, 포토레지스트를 증착하고 패터닝하여, 소기의 도전성 패턴(68)을 위한 패턴을, 예컨대 용인 가능한 포토리소그래피 기술에 의해 노출시킨다. 그 후, 노출된 도전성 재료(66)를 용인 가능한 에칭 프로세스에 의해 제거하여 분리된 도전성 패턴(68)을 형성한다. 도전성 패턴(68)은 재분배층(68)이라고도 할 수 있다. 적절한 포토레지스트 박리 프로세스 등으로 포토레지스트를 제거한다. 습식 또는 건식 에칭 등으로, 남아 있는 노출된 시드층 부분을 제거한다. 도전성 패턴(68A 및 68C)은 각각 적어도 하나의 TIV(66A)를 포함한다.
유전체층(70)은 도전성 패턴(68)을 덮는다. 유전체층(70)은 PBO, 폴리이미드, BCB 등과 같은 폴리머일 수 있다. 다른 실시형태에서, 유전체층(70)은 질화 규소 등과 같은 질화물; 산화 규소, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 유전체층(70)은 임의의 용인 가능한 증착 프로세스, 예컨대 스핀 코팅, CVD, 적층 등, 또는 이들의 조합에 의해 형성될 수 있다. 도전성 패턴(68)을 노출시키도록 유전체층(70)을 관통하는 개구(72)가 예를 들어 에칭, 밀링, 레이저 기술 등, 또는 이들의 조합으로 형성될 수 있다.
이 실시형태에서는 한 층의 비아(66B)와, 하나의 유전체층(70), 그리고 한 층의 도전성 패턴(68)만이 예시되어 있지만, 몇몇 다른 실시형태에서는 한 층 이상의 비아(66B)와, 유전체층(70), 그리고 재분배층(68)을 형성하는 도전성 패턴(68)의 층이 있을 수 있다. 예를 들어, 일 실시형태에서, 유전체층(70), 비아 및 도전성 패턴(68)을 형성하는 프로세스를 2회 이상 반복하여, 3층의 도전성 재료 및 3개의 유전체층을 갖는 재분배층(68)을 형성할 수 있다.
도 14는 도전성 패턴(68) 위에 형성되고 개구(72)를 통해 도전성 패턴(68)에 전기적으로 연결되는 도전성 커넥터(74)의 세트를 형성하는 것을 더 보여준다. 도전성 커넥터(74)는 솔더 범프, 금속 기둥, C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기술(ENEPIG)로 형성된 범프 등일 수 있다. 도전성 커넥터(74)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합 등과 같은 도전성 재료를 포함할 수 있다. 도전성 커넥터(74)가 솔더 범프인 실시형태에서, 도전성 커넥터(74)는 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해 솔더의 층을 먼저 형성함으로써 형성된다. 일단 솔더의 층이 구조 상에 형성되면, 재료를 원하는 범프 형상으로 형성하기 위해 리플로우(reflow)가 실시될 수 있다. 다른 실시형태에서, 도전성 커넥터(74)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 금속 기둥(예컨대, 구리 기둥 등)이다. 금속 기둥은 솔더가 없는 것일 수 있고, 실질적으로 수직한 측벽을 가질 수 있다. 일부 실시형태에서, 금속 캡층(도시 생략)이 금속 기둥 커넥터(74)의 위에 형성된다. 금속 캡층은 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고 도금 프로세스에 의해 형성될 수 있다.
도시되어 있지는 않지만, 언더 범프 금속화부(UBMs)(도시 생략)에 연결된 도전성 커넥터(74)를 통해 재분배층(68)에 연결되어 있는 UBMs가 있을 수 있다. UBMs는 유전체층(70) 내에서 개구(72)를 통해 연장될 수 있고 또한 유전체층(70)의 표면을 따라 연장될 수 있다. UBMs는 도전성 재료의 3개의 층, 예컨대 티타늄의 층, 구리의 층 및 니켈의 층을 포함할 수 있다. 그러나, 당업자라면, UBMs의 형성에 적합한, 재료 및 층의 적절한 배치 구성이 다수 존재한다는 것을, 예컨대 크롬/크롬-구리 합금/구리/금의 배치 구성, 티타늄/티타늄 텅스텐/구리의 배치 구성, 또는 구리/니켈/금의 배치 구성 등이 다수 존재한다는 것을 인지할 것이다. UBMs용으로 이용될 수 있는 임의의 적합한 재료 또는 재료의 층들은 본 출원의 범위 내에 포함되는 것으로 충분히 의도되어 있다.
도 15는 도 1 내지 도 14에서 앞서 설명한 구조를 포함하고 좌우로 서로 인접해 있는 수 개의 구역(100)이 존재할 수 있다는 것을 보여준다. 각각의 구조를 포함하는 이들 구역(100)은 캐리어 기판(30) 상에 형성될 수 있다.
도 16은 구역(100)을 개별 구조로 개편화하는 싱귤레이션 프로세스를 보여준다. 일 실시형태에 따르면, 싱귤레이션 프로세스 이전에, 캐리어 기판(30)과 접착층(32)을 제거하여 접착층(34)을 노출시킨다. 이 실시형태에서는, 캐리어 기판(30)과 접착층(32)이 제거되어 있는 동안에, 도전성 커넥터(74)가 프레임(80)에 붙어 있는 상태로 프레임(80) 상에 구조들이 배치된다.
구역(100)들 사이에 있는 스크라이브 라인 구역을 따라 소잉(82)함으로써, 싱귤레이션 프로세스가 실시된다. 소잉(82)은 구역(100)들을 개별 패키지(110)로 개편화한다. 도 17은 결과로서 얻어진 개편화된 패키지 구조를 보여준다. 싱귤레이션의 결과, 도 16에 도시된 구역(100)들 중의 하나일 수 있는 패키지(110)가 개편화된다.
도 18에서는, 패키지(110)가 기판(120)에 부착된다. 외부 도전성 커넥터(74)는 기판(120) 상의 패드(122)에 전기적으로 그리고 기계적으로 연결된다. 기판(120)은 예컨대 인쇄 회로 기판(PCB) 등일 수 있다.
충전재를 갖는 성형재보다는 적층된 유전체 재료(58) 내에 다이(52)를 포위시킴으로써, 유전체 재료(58)의 상면에는, 충전재에 의해 야기될 수 있는 피트(pit)와 그 밖의 결함들이 존재하지 않는다. 예를 들어, 충전재를 갖는 성형재가 사용된다면, 이후에 성형재를 연마하는 프로세스 동안에 피트와 그 밖의 결함들이 형성될 수 있다. 그러나, 적층된 유전체 재료(58)는 연마 프로세스를 필요로 하지 않을 수 있고, 사용되더라도 피트 또는 그 밖의 결함들을 발생시키지 않을 것이다. 또한, 단계의 수를 줄이고 프로세스의 처리량을 늘리기 위해, TIVs(66A)의 형성을 비아(66B) 및 도전성 패턴(68)의 형성과 병행한다.
도 19 내지 도 22에서 구조의 제1 층의 성형재(42)가 유전체 재료(130)로 대체되어 있는 점을 제외하고는, 도 1 내지 도 18에서 앞서 설명한 실시형태와 유사한 실시형태에 따라 패키지 구조를 형성하는 과정에서의 여러 중간 구조가, 도 19 내지 도 22에 도시되어 있다. 앞서 설명한 실시형태에 관한 세부 사항과 유사한 상기 실시형태에 관한 세부 사항은 여기에 한번 더 기재하지 않을 것이다.
도 1 및 도 2와 관련하여 전술한 바와 같이, 도 19에 도시된 구조를 얻기 위해 첫 번째 처리가 진행된다. 도 20은 유전체 재료(130) 내에 다이(36)를 포위하는 것을 보여준다. 유전체 재료(130)는 PBO, 폴리이미드, BCB 등과 같은 폴리머일 수 있다. 다른 실시형태에서, 유전체 재료(130)는 질화 규소 등과 같은 질화물; 산화 규소, PSG, BSG, BPSG 등과 같은 산화물; 등으로 형성된다. 일부 실시형태에서, 유전체 재료(130)는 적층 프로세스에 의해 드라이 필름으로서 도포되는 부분 경화 폴리머이다. 일 실시형태에서, 유전체 재료(130)는 도포시에 50% 미만 경화되어 있고, 그 후에 경화될 수 있다. 일부 실시형태에서, 유전체 재료(130)의 경화 정도는 유전체 재료(130)에서의 가교 결합의 양과 직접적인 관계가 있다. 유전체 재료(130)는 임의의 용인 가능한 증착 프로세스, 예컨대 스핀 코팅, CVD, 적층 등, 또는 이들의 조합에 의해 형성될 수 있다.
일부 실시형태에서, 다이(36)는 유전체 재료(130)에 매립되고, 유전체 재료(130)의 경화 이후에는, 연마 등과 같은 평탄화 단계가 도 20에 도시된 바와 같은 유전체 재료(130)에 실시된다. 평탄화 단계는 유전체 재료(130)의 잉여부를 제거하는 데 사용되는데, 이 잉여부는 다이(36)의 패시베이션층(40)의 상면 위에 있는 것이다. 일부 실시형태에서, 패시베이션층(40) 및 패드(38)의 표면은 노출되어 있고, 패시베이션층(40)의 표면과 유전체 재료(130)의 표면이 높이가 같다. 유전체 재료(42)는 다이(36)를 측방에서 포위하는 것으로 기술될 수 있다. 일부 실시형태에서, 유전체 재료(130)는 200 ㎛ 이하, 예컨대 약 150 ㎛의 높이 H1을 갖도록 형성된다.
도 21은 다이의 활성면 위에, 예컨대 패시베이션층(40) 위에 유전체 재료(46)를 형성하는 것을 보여준다. 유전체 재료(46)는 다이(36)와 유전체 재료(130)를 연속적으로 덮을 수 있고, 패드(38)를 덮을 수 있다.
앞서 설명한 바와 같이 도 5 내지 도 17과 유사하게 처리가 이어져, 도 18의 패키지(110)와 유사한 도 22에 도시된 패키지(140)가 얻어질 것이다. 도 22에서, 패키지(140)는 기판(120)에 부착된다. 외부 도전성 커넥터(74)는 기판(120) 상의 패드(122)에 전기적으로 그리고 기계적으로 연결된다. 기판(120)은 예컨대 PCB 등일 수 있다.
충전재를 갖는 성형재보다는 적층된 유전체 재료(130)와 적층된 유전체 재료(58) 각각의 안에 다이(36)와 다이(52) 모두를 포위시킴으로써, 유전체 재료의 상면에는, 충전재에 의해 야기될 수 있는 피트와 그 밖의 결함들이 존재하지 않는다. 예를 들어, 충전재를 갖는 성형재가 사용된다면, 이후에 성형재를 연마하는 프로세스 동안에 피트와 그 밖의 결함들이 형성될 수 있다. 그러나, 적층된 유전체 재료는 연마 프로세스를 필요로 하지 않을 수 있고, 사용되더라도 피트 또는 그 밖의 결함들을 발생시키지 않을 것이다.
도 23 내지 도 33에서 TIVs가 먼저 형성되어 TIVs와 비아가 별개의 프로세스에서 형성된다는 점을 제외하고는, 도 1 내지 도 18에서 앞서 설명한 실시형태와 유사한 실시형태에 따라 패키지 구조를 형성하는 과정에서의 여러 중간 구조가, 도 23 내지 도 33에 도시되어 있다. 앞서 설명한 실시형태에 관한 세부 사항과 유사한 상기 실시형태에 관한 세부 사항은 여기에 한번 더 기재하지 않을 것이다.
도 1 내지 도 6과 관련하여 전술한 바와 같이, 첫 번째 처리가 진행된다. 도 23에서는 포토레지스트와 같은 마스크(150)가 증착되고, 예컨대 용인 가능한 포토리소그래피 기술에 의해 패터닝되어 개구가 형성된다. 개구(152)는 구조의 N번째 층을 관통하는 TIVs를 형성하는 데 사용될 것이다.
도 24는 적어도 하나의 도전성 패턴(48)에 연결되는 TIVs(154)를 개구(152) 내에 형성하는 것을 보여준다. 도시된 실시형태에서, TIVs(154) 중의 하나가 도전성 패턴(48A)에 연결되어 있고, 다른 하나가 도전성 패턴(48C)에 연결되어 있다. 일 실시예에서, TIVs(154)는 무전해 도금, 전기 도금 등과 같은 도금 프로세스에 의해 형성되는 구리, 티타늄 등, 또는 이들의 조합 등과 같은 금속을 포함한다. 예를 들어, 시드층(도시 생략)이 적어도 개구(152)의 바닥에 있을 수 있고, 마스크(150)의 앞 또는 뒤에 형성될 수 있다. 시드층은 ALD, 스퍼터링, 다른 PVD 프로세스 등에 의해 증착되는 구리, 티타늄 등, 또는 이들의 조합일 수 있다. 구리, 알루미늄 등, 또는 이들의 조합 등과 같은 도전성 재료가 무전해 도금, 전기 도금 등에 의해 (존재한다면) 시드층 상에 증착된다. 포토레지스트 박리 프로세스 등과 같은 적절한 프로세스로, 마스크(150)를 제거한다. 습식 또는 건식 에칭 등으로, 남아 있는 노출된 시드층 부분을 제거하여 TIVs(154)를 남겨둔다.
도 25는 접착층(50)에 의해 다이(52)를 유전체 재료(46)에 [그리고 가능하다면 하나 이상의 도전성 패턴(48)에] 부착하는 것을 보여준다. 도시된 실시형태에서, 다이(52)는 2개의 TIVs(154) 사이에 부착되어 있다.
도 26은 도전성 패턴(48), TIVs(154), 유전체 재료(46) 및 다이(52)의 위에 유전체 재료(58)를 형성하는 것을 보여준다. 유전체 재료(58)는 다이(52)와 TIVs(154)를 측방에서 포위한다. 도시된 바와 같이, 유전체 재료(58)는 다이(52)와 TIVs(154)의 측방에 배치된 영역으로부터 다이(52)와 TIVs(154) 각각의 바로 위에 배치된 영역에까지 연속적으로 연장되어 있다. 예를 들어, [예컨대, 다이(52)의 패드(54) 또는 TIVs(154)의 상면의 바로 위가 아닌] 다이(52) 및 TIVs(154)의 측방 에지 부근에서는 서로 다른 유전체 재료의 수직방향 계면[여기서 수직방향은 도시된 바와 같이 다이(52) 및 TIVs(154)의 상면에 직교하는 방향임]이 존재하지 않는다.
일부 실시형태에서, TIVs(154)는 유전체 재료(58)에 매립되고, 유전체 재료(58)의 경화 이후에는, 연마 등과 같은 평탄화 단계가 도 27에 도시된 바와 같은 유전체 재료(58)에 실시된다. 평탄화 단계는 유전체 재료(58)의 잉여부를 제거하는 데 사용되는데, 이 잉여부는 TIVs(154)의 상면 위에 있는 것이다. 일부 실시형태에서, TIVs(154)의 표면은 노출되어 있고, TIVs(154)의 표면과 유전체 재료(58)의 표면이 높이가 같다. 유전체 재료(58)는 TIVs(154)를 측방에서 포위하는 것으로 기술될 수 있다.
도 28은 패드(54)의 일부분을 노출시키도록 유전체 재료(58) 및 [패시베이션층(56)을 관통하는 개구가 사전에 형성되어 있지 않다면] 패시베이션층(56)을 관통하는 개구(60)를 형성하는 것을 보여준다. 개구(60)는 비아 개구(60)라고도 할 수 있다. 개구(60)는 예를 들어 에칭, 밀링, 레이저 기술 등, 또는 이들의 조합으로 형성될 수 있다.
도 29는 유전체 재료(58) 및 TIVs(154)의 위에 그리고 패드(54)에까지 이르러 있는 개구(60) 내에 시드층(64)과 도전성 재료(66)를 형성하는 것을 보여준다. 시드층(64)은 유전체 재료(58)의 위에 그리고 개구(60) 내에 배치될 수 있다.
일부 실시형태에서, 도전성 재료(66)는 울퉁불퉁한 상면을 갖고, 도 30에 도시된 바와 같이 연마 등과 같은 평탄화 단계가 도전성 재료(66)에 실시된다. 이 평탄화 단계는 도전성 재료(66)에 평평한 상면을 제공하기 위해 사용된다.
도 30은 또한 도전성 패턴(156)(156A, 156B 및 156C)을 형성하도록 도전성 재료(66)를 패터닝하는 것을 보여준다. 도전성 재료(66)는 임의의 용인 가능한 포토리소그래피 기술로 패터닝될 수 있다. 일 실시예에서는, 포토레지스트를 증착하고 패터닝하여, 소기의 도전성 패턴(68)을 위한 패턴을, 예컨대 용인 가능한 포토리소그래피 기술에 의해 노출시킨다. 그 후, 노출된 도전성 재료(66)를 용인 가능한 에칭 프로세스에 의해 제거하여 분리된 도전성 패턴(156)을 형성하는데, 이 도전성 패턴(156)은 TIVs(154)가 별개의 프로세스에서 형성되어 있어 도전성 패턴(156A 및 156C)들이 비아 또는 TIV 부분을 포함하지 않는다는 점을 제외하고는 전술한 도전성 패턴(68)과 유사한 것이다. 도전성 패턴(156)은 재분배층(156)이라고도 할 수 있다. 적절한 포토레지스트 박리 프로세스 등으로 포토레지스트를 제거한다. 습식 또는 건식 에칭 등으로, 남아 있는 노출된 시드층 부분을 제거한다.
도 32는 유전체층(70)을 형성하는 것과 유전체층(70)을 관통하는 개구(72)를 형성하는 것을 보여준다. 유전체층(70)으로 도전성 패턴(156)을 덮고, 예를 들어 에칭, 밀링, 레이저 기술 등, 또는 이들의 조합에 의해 도전성 패턴(156)의 일부분을 노출시키는 개구(72)를 형성한다.
앞서 설명한 바와 같이 도 14 내지 도 17과 유사하게 처리가 이어져, 도 17의 패키지(110)와 유사한 도 33에 도시된 패키지(160)가 얻어질 것이다. 도 33에서, 패키지(160)는 기판(120)에 부착된다. 외부 도전성 커넥터(74)는 기판(120) 상의 패드(122)에 전기적으로 그리고 기계적으로 연결된다. 기판(120)은 예컨대 PCB 등일 수 있다.
도 34에서는 도 19 내지 도 22의 실시형태에서 앞서 설명한 유전체 재료(130)와 유사한 유전체 재료로 성형재(42)가 대체되어 있다는 점을 제외하고는, 도 34는 도 23 내지 도 33에서 앞서 설명한 실시형태와 유사한 실시형태에 따른 패키지 구조를 보여준다. 앞서 설명한 실시형태에 관한 세부 사항과 유사한 상기 실시형태에 관한 세부 사항은 여기에 한번 더 기재하지 않을 것이다.
충전재를 갖는 성형재보다는 적층된 유전체 재료의 안에 하나 이상의 다이(52 및 36)를 포위시킴으로써, 유전체 재료의 상면에는, 충전재에 의해 야기될 수 있는 피트와 그 밖의 결함들이 존재하지 않는다. 예를 들어, 충전재를 갖는 성형재가 사용된다면, 이후에 성형재를 연마하는 프로세스 동안에 피트와 그 밖의 결함들이 형성될 수 있다. 그러나, 적층된 유전체 재료는 연마 프로세스를 필요로 하지 않을 수 있고, 사용되더라도 피트 또는 그 밖의 결함들을 발생시키지 않을 것이다. 또한, 단계의 수를 줄이고 프로세스의 처리량을 늘리기 위해, TIVs의 형성을 다른 비아 및 도전성 패턴의 형성과 병행할 수 있다.
일 실시형태는, 제1 다이를 포함하는 제1 다이 패키지를 캐리어 기판 위에 형성하는 단계; 하나 이상의 유전체층 내에 배치된 하나 이상의 금속층을 포함하는 제1 재분배층을 제1 다이 위에 그리고 제1 다이에 연결되게 형성하는 단계: 재분배층 위에 제2 다이를 부착하는 단계; 제2 다이와 제1 재분배층 위에 제1 유전체 재료를 적층하는 단계; 제1 유전체 재료를 관통하여 제2 다이에까지 이르는 제1 비아를 형성하고 제1 유전체 재료를 관통하여 제1 재분배층에까지 이르는 제2 비아를 형성하는 단계; 및 제1 유전체 재료의 위에 그리고 제1 비아 및 제2 비아의 위에 그리고 제1 비아 및 제2 비아에 연결되게 제2 재분배층을 형성하는 단계를 포함하는 방법이다.
다른 실시형태는, 도전성 패드를 포함하는 활성면이 후측면의 반대편에 있는 제1 다이 및 제2 다이의 후측면을 캐리어 기판에 부착하는 단계; 제1 다이 및 제2 다이의 적어도 측방 에지를 봉지재로 포위하는 단계; 제1 다이 및 제2 다이의 활성면과 봉지재의 위에 제1 유전체층을 적층하는 단계; 제1 유전체층의 위에 그리고 제1 다이 및 제2 다이의 도전성 패드에 연결되게 제1 재분배층을 형성하는 단계; 도전성 패드를 포함하는 활성면이 후측면의 반대편에 있는 제3 다이의 후측면을 제1 유전체층에 부착하는 단계; 제2 다이와 제1 재분배층 위에 제2 유전체층을 적층하는 단계; 및 제2 유전체층의 위에 그리고 제3 다이의 도전성 패드 및 제1 재분배층에 연결되게 제2 재분배층을 형성하는 단계를 포함하는 방법이다.
또 다른 실시형태는, 후측면과 상기 후측면의 반대편에 있고 도전성 패드를 포함하는 활성면을 구비하며, 봉지재로 측방에서 포위되어 있는 제1 다이 및 제2 다이를 포함하는 제1 다이 층; 제1 다이 및 제2 다이의 활성면의 위에 그리고 봉지재의 위에 있는 제1 유전체층; 제1 유전체층의 상면을 따라 연장되고 제1 다이 및 제2 다이의 도전성 패드에 접촉하도록 제1 유전체층을 관통하여 연장되는 제1 재분배층; 후측면과 상기 후측면의 반대편에 있고 도전성 패드를 포함하는 활성면을 구비하며, 제2 유전체층으로 측방에서 포위되어 있고 제1 유전체층과 제1 재분배층의 위에 있는 제3 다이를 포함하는 것인 제2 다이 층; 제2 유전체층의 상면을 따라 연장되고 제3 다이의 도전성 패드 및 제1 재분배층에 접촉하도록 제2 유전체층을 관통하여 연장되는 제2 재분배층;
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 제1 다이를 포함하는 제1 다이 패키지를 캐리어 기판 위에 형성하는 단계;
    하나 이상의 유전체층 내에 배치된 하나 이상의 금속층을 포함하는 제1 재분배층을 제1 다이 위에 그리고 제1 다이에 연결되게 형성하는 단계:
    제1 재분배층 위에 제2 다이를 부착하는 단계;
    제2 다이와 제1 재분배층 위에 제1 유전체 재료를 적층하는 단계;
    제1 유전체 재료를 관통하여 제2 다이에까지 이르는 제1 비아를 형성하고 제1 유전체 재료를 관통하여 제1 재분배층에까지 이르는 제2 비아를 형성하는 단계; 및
    제1 유전체 재료의 위에 그리고 제1 비아 및 제2 비아의 위에 그리고 제1 비아 및 제2 비아에 연결되게 제2 재분배층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 제2 재분배층의 위에 그리고 제2 재분배층에 연결되게 도전성 커넥터의 제1 세트를 형성하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서, 캐리어 기판을 제거하는 단계; 및
    도전성 커넥터의 제1 세트에 기판을 연결하는 단계를 더 포함하는 방법.
  4. 제1항에 있어서, 제1 다이 패키지를 형성하는 단계는,
    제1 다이의 적어도 측방 에지를 봉지재로 포위하는 단계; 및
    제1 다이와 봉지재의 위에 제2 유전체 재료를 적층하는 단계를 더 포함하고, 제1 재분배층은 제2 유전체 재료를 관통하는 제3 비아를 이용하여 제1 다이에 연결되어 있는 것인 방법.
  5. 제4항에 있어서, 제1 다이의 적어도 측방 에지를 봉지재로 포위하는 단계는, 성형재를 이용하여 압축 성형 프로세스를 실시하는 것을 더 포함하는 것인 방법.
  6. 제1항에 있어서, 제1 비아를 형성하는 단계와 제2 재분배층을 형성하는 단계는,
    제1 유전체 재료를 관통하여 제2 다이에까지 이르는 제1 개구를 형성하는 단계;
    제1 유전체 재료를 관통하여 제1 재분배층에까지 이르는 제2 개구를 형성하는 단계;
    제1 유전체 재료의 상면 위에 그리고 제1 개구 및 제2 개구의 안에 시드층을 형성하는 단계;
    제1 비아 및 제2 비아를 각각 형성하도록 시드층 상에 도전성 재료를 형성하고 제1 개구 및 제2 개구를 충전하는 단계;
    도전성 재료를 평탄화하는 단계; 및
    제2 재분배층을 형성하도록 도전성 재료를 패터닝하는 단계를 더 포함하는 것인 방법.
  7. 제1항에 있어서, 제2 비아를 형성하는 단계는,
    제1 유전체 재료를 적층하기 전에, 제1 다이 패키지와 제1 재분배층 위에 제1 마스크를 형성하는 단계;
    제1 마스크를 관통하여 제1 재분배층에까지 이르는 제3 개구를 형성하도록 제1 마스크를 패터닝하는 단계;
    제1 재분배층에 연결된 제2 비아를 형성하도록 제3 개구에 도전성 재료를 충전하는 단계; 및
    제1 마스크를 제거하는 단계를 포함하고,
    제1 비아를 형성하는 단계와 제2 재분배층을 형성하는 단계는,
    제1 유전체 재료를 적층한 후에, 제2 비아의 일부분을 노출시키도록 제1 유전체 재료를 평탄화하는 단계;
    제1 유전체 재료를 관통하여 제2 다이에까지 이르는 제4 개구를 형성하는 단계;
    제1 유전체 재료의 상면 위에 그리고 제4 개구의 안에 시드층을 형성하는 단계;
    시드층 상에 도전성 재료를 형성하고 제1 비아를 형성하도록 제4 개구를 충전하는 단계;
    도전성 재료를 평탄화하는 단계; 및
    제2 재분배층을 형성하도록 도전성 재료를 패터닝하는 단계를 더 포함하는 것인 방법.
  8. 도전성 패드를 포함하는 활성면이 후측면의 반대편에 있는 제1 다이 및 제2 다이의 후측면을 캐리어 기판에 부착하는 단계;
    제1 다이 및 제2 다이의 적어도 측방 에지를 봉지재로 포위하는 단계;
    제1 다이 및 제2 다이의 활성면과 봉지재의 위에 제1 유전체층을 적층하는 단계;
    제1 유전체층의 위에 그리고 제1 다이 및 제2 다이의 도전성 패드에 연결되게 제1 재분배층을 형성하는 단계;
    도전성 패드를 포함하는 활성면이 후측면의 반대편에 있는 제3 다이의 후측면을 제1 유전체층에 부착하는 단계;
    제2 다이와 제1 재분배층 위에 제2 유전체층을 적층하는 단계; 및
    제2 유전체층의 위에 그리고 제3 다이의 도전성 패드 및 제1 재분배층에 연결되게 제2 재분배층을 형성하는 단계
    를 포함하는 방법.
  9. 제1 다이 층으로서, 후측면과 상기 후측면의 반대편에 있고 도전성 패드를 포함하는 활성면을 구비하며, 봉지재로 적어도 측방에서 포위되어 있는 제1 다이 및 제2 다이를 포함하는 것인 제1 다이 층;
    제1 다이 및 제2 다이의 활성면의 위에 그리고 봉지재의 위에 있는 제1 유전체층;
    제1 유전체층의 상면을 따라 연장되고 제1 다이 및 제2 다이의 도전성 패드에 접촉하도록 제1 유전체층을 관통하여 연장되는 제1 재분배층;
    제2 다이 층으로서, 후측면과 상기 후측면의 반대편에 있고 도전성 패드를 포함하는 활성면을 구비하며, 제2 유전체층으로 적어도 측방에서 포위되어 있고 제1 유전체층과 제1 재분배층의 위에 있는 제3 다이를 포함하는 것인 제2 다이 층; 및
    제2 유전체층의 상면을 따라 연장되고 제3 다이의 도전성 패드 및 제1 재분배층에 접촉하도록 제2 유전체층을 관통하여 연장되는 제2 재분배층
    을 포함하는 구조.
  10. 제9항에 있어서, 제2 재분배층의 관통 비아부가 제2 유전체층을 관통하여 제1 재분배층에까지 연장되고, 상기 관통 비아부는 제3 다이의 측방에 인접해 있는 것인 구조.
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