TW202125744A - 包含重新分布層的半導體裝置及製造其之方法 - Google Patents

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Abstract

一種半導體記憶體裝置包括：下部結構；重新分布絕緣層，該重新分布絕緣層設置在該下部結構上方；重新分布導電層，該重新分布導電層設置在該重新分布絕緣層上方並電連接到該下部結構的一部分，該重新分布導電層包括重新分布焊盤；以及保護層，該保護層覆蓋該重新分布絕緣層和該重新分布導電層，並且使該重新分布焊盤曝露。該重新分布導電層包括與該重新分布焊盤相鄰設置的溝槽，並且該保護層的一部分填充該溝槽。

Description

包含重新分布層的半導體裝置及製造其之方法
各個實施方式涉及一種半導體裝置，更具體地，涉及一種包括重新分布層（redistribution layer）的半導體裝置。 相關申請的交叉引用
本申請主張於2019年12月26日提交的韓國專利申請10-2019-0175172和2020年3月18日提交的韓國專利申請10-2020-0033258的優先權，其全部內容通過引用合併於此。
半導體裝置可以包括用於執行各種功能的積體電路。為了將這種半導體裝置連接到外部端子，可能需要形成重新分布層。
重新分布層可以主要在其中形成有電路圖案的晶片被出廠（fab-out）的狀態下（即，在封裝製程中）形成。然而，在某些情況下，重新分布層可以在（在晶片中形成電路圖案的）前端製程中與電路圖案一起形成。
各種實施方式涉及能夠在確保可靠性和操作特性的同時防止製程缺陷的半導體裝置及製造其之方法。
在一種實施方式中，半導體裝置可以包括：下部結構；重新分布絕緣層，該重新分布絕緣層設置在下部結構上方；重新分布導電層，該重新分布導電層設置在重新分布絕緣層上方並電連接到下部結構的一部分，該重新分布導電層包括重新分布焊盤；以及保護層，該保護層覆蓋重新分布絕緣層和重新分布導電層，並且使重新分布焊盤曝露。重新分布導電層可以包括與重新分布焊盤相鄰設置的溝槽，並且保護層的一部分可以填充溝槽。
在一種實施方式中，一種用於製造半導體裝置的方法可以包括以下步驟：形成下部結構；在下部結構上方形成重新分布絕緣層；在重新分布絕緣層上方形成重新分布導電層，該重新分布導電層包括形成在其中的溝槽以及重新分布焊盤；以及形成覆蓋重新分布絕緣層和重新分布導電層並且使重新分布焊盤曝露的保護層。溝槽可以與重新分布焊盤相鄰設置，並且保護層的一部分可以填充溝槽。
下面參照附圖詳細描述所公開技術的各種示例和實施方式。
附圖可能不一定按比例繪製，並且在某些情況下，附圖中至少一些結構的比例可能被誇大，以便於清楚地示出所描述的示例或實施方式的特定特徵。在附圖或說明中以多層結構呈現具有兩個或更多個層的特定示例時，如圖所示的這些層的相對定位關係或佈置層的順序反映了所描述或示出的示例的特定實施方式，並且不同的相對定位關係或佈置層的順序也是可能的。另外，所描述或示出的多層結構的示例可以不反映該特定多層結構中存在的所有層（例如，在兩個所示出的層之間可以存在一個或更多個附加層）。作為特定示例，當將所描述或示出的多層結構中的第一層稱為在第二層“上”或“上方”或在基板上“上”或“上方”時，第一層可以直接形成在第二層或基板上，但是也可以表示其中一個或更多個其他中間層可以存在於第一層和第二層或基板之間的結構。
圖1至圖3是示出根據本公開的實施方式的半導體裝置及其製造方法的圖。具體地，圖1是示出根據本公開的實施方式的半導體裝置的重新分布導電層的平面圖。圖2和圖3是示出根據本公開的實施方式的半導體裝置的截面圖。圖2和圖3分別是沿圖1的線A1-A1’和A2-A2’截取的截面圖。
參照圖1至圖3，本實施方式的半導體裝置可以包括：下部結構US；重新分布絕緣層155，該重新分布絕緣層155形成在下部結構US上方；重新分布導電層160，該重新分布導電層160形成在重新分布絕緣層155上方並電連接到下部結構US的一部分；以及保護層170，該保護層170覆蓋重新分布導電層160和重新分布絕緣層155，同時具有開口以曝露重新分布導電層160的一部分。
下部結構US可以包括半導體基板100和形成在半導體基板100的一個表面上方的多層導電圖案和/或絕緣圖案。半導體基板可以包括諸如矽的半導體材料。多層導電圖案和/或絕緣圖案可以形成積體電路。
作為示例，下部結構US的下部可以包括半導體基板100和形成在半導體基板100上方的第一層間絕緣層105。儘管未示出，但是可以在第一層間絕緣層105中形成電晶體、接觸件或導線等。下部結構US的上部可以包括多層導電圖案110、120、130和140，以及其中嵌入了多層導電圖案110、120、130和140的第二層間絕緣層至第五層間絕緣層115、125、135和145。在本實施方式中，下部結構US的上部可以包括：第二層間絕緣層115，該第二層間絕緣層115形成在第一層間絕緣層105上方；第一接觸件110，該第一接觸件110穿過第二層間絕緣層115並連接到位於第二層間絕緣層115下方的導電圖案（未示出）；第一焊盤120，該第一焊盤120形成在第二層間絕緣層115上方並連接到第一接觸件110；第三層間絕緣層125，該第三層間絕緣層125形成在第二層間絕緣層115上並圍繞第一焊盤120的側表面；第四層間絕緣層135，該第四層間絕緣層135覆蓋第一焊盤120和第三層間絕緣層125；第二接觸件130，該第二接觸件130穿過第四層間絕緣層135並連接到第一焊盤120；第二焊盤140，該第二焊盤140形成在第四層間絕緣層135上方並連接到第二接觸件130；以及第五層間絕緣層145，該第五層間絕緣層145形成在第四層間絕緣層135上方並覆蓋第二焊盤140。然而，本實施方式不限於圖示內容，並且可以對被包括在下部結構US中的導電/絕緣圖案的形狀或結構等進行各種修改。
同時，可以適當地選擇用於下部結構US中所包括的導電/絕緣圖案的材料，以便於滿足所需的半導體裝置的特性。特別地，諸如銅（Cu）的具有低電阻的金屬可以用作導電圖案，並且具有低介電常數的材料（即，低k材料）可以用作填充在導電圖案之間的絕緣層。作為示例，第一接觸件110和/或第一焊盤120可以包括銅，並且圍繞第一接觸件110和/或第一焊盤120的第二層間絕緣層115和/或第三層間絕緣層125可以包括介電常數為2.7或更小的低k材料。第四層間絕緣層135和第五層間絕緣層145可以包括常規絕緣材料（例如，氧化矽）。
然而，如果在僅形成下部結構US的狀態下通過利用保護層170覆蓋半導體裝置的表面並執行出廠製程（fab-out process）來封裝半導體裝置，則濕氣（moisture）可能穿透第四層間絕緣層135和第五層間絕緣層145而到達包括相對容易吸收濕氣的低k材料的第二層間絕緣層115和/或第三層間絕緣層125。這種濕氣可能引起金屬離子，特別是銅離子的電移動（electrical movement）。因此，在第一接觸件110與另一相鄰接觸件（未示出）之間或在第一焊盤120與另一相鄰焊盤（未示出）之間可能發生電短路。因此，在本實施方式中，為了防止這種問題，可以在出廠之前在下部結構US上方另外形成重新分布絕緣層155和重新分布導電層160。
重新分布絕緣層155可以包括比低k材料具有更高的介電常數和/或更低的吸濕率（moisture absorption rate）的絕緣材料。作為示例，重新分布絕緣層155可以包括氧化矽、氮化矽或其組合。另外，重新分布絕緣層155可以具有單層結構或多層結構。重新分布絕緣層155可以被形成為相對較厚以防止濕氣滲透。例如，重新分布絕緣層155的厚度T3可以大於第四層間絕緣層135的厚度T1、第五層間絕緣層145的厚度T2和/或第四層間絕緣層135和第五層間絕緣層145的厚度之和（即，T1 + T2）。
重新分布導電層160可以形成在重新分布絕緣層155上方。重新分布導電層160可以被形成為相對較厚以便於容易地發送信號。例如，重新分布導電層160的厚度可以與重新分布絕緣層155的厚度T3相同或相似。另外，重新分布導電層160可以包括各種導電材料。例如，重新分布導電層160可以包括諸如鋁（Al）的金屬。重新分布導電層160可以具有單層結構或多層結構。
重新分布導電層160可以連接到下部結構US的最上面的導電圖案（例如，第二焊盤140）。為此，可以在重新分布絕緣層155和第五層間絕緣層145中形成第三接觸件150，以穿透重新分布絕緣層155和第五層間絕緣層145。第三接觸件150的上表面可以連接到重新分布導電層160，並且第三接觸件150的下表面可以連接到第二焊盤140。
重新分布導電層160的上表面的一部分可以通過保護層170的開口曝露。在下文中，重新分布導電層160的曝露部分將被稱為重新分布焊盤160P。重新分布焊盤160P可以是用於將本實施方式的半導體裝置電連接到外部裝置的連接端子（未圖示）所結合至的部分。
可以根據需要以各種形式佈置多個重新分布焊盤160P，並且可以將各種信號或各種電源的電平等施加到重新分布焊盤160P。根據需要，多個重新分布導電層160也可以以各種形式佈置，同時具有各種形狀。特別地，可以使用重新分布導電層160將被施加有相同電源的重新分布焊盤160P彼此連接。這是為了有效地供應在半導體裝置的操作期間使用的電力。例如，如圖1所示，被施加有相同的第一電壓V1的第一重新分布焊盤160P1和第二重新分布焊盤160P2可以通過重新分布導電層160而彼此連接，該重新分布導電層160包括：第一引線部分L1，該第一引線部分L1與第一重新分布焊盤160P1交疊並且向其左側延伸；第二引線部分L2，該第二引線部分L2與第二重新分布焊盤160P2交疊並向其左側延伸；以及板部分PL，該板部分PL設置在第一引線部分L1和第二引線部分L2的左側，並共同連接到第一引線部分L1和第二引線部分L2。在另一實施方式中，在將被施加有相同電源的重新分布焊盤160P連接彼此的同時，重新分布導電層160可以具有各種曲線形狀、板狀形狀或它們的組合。如果本實施方式的半導體裝置是以高速操作的半導體記憶體，則在存儲或擦除數據的操作中大量電荷可能暫態轉移。此時，如果不立即提供電荷，則在資料完整性方面可能會出現問題。然而，如在本實施方式中那樣，如果將被施加有相同電源的重新分布焊盤160P彼此連接以形成電源分配網路（PDN），則可以應對暫態電壓變化，從而解決該問題。
保護層170可以用於限定重新分布焊盤160P，同時保護本實施方式的半導體裝置。保護層170可以具有包括諸如絕緣聚合物的各種絕緣材料的單層結構或多層結構。特別地，保護層170可以包括諸如聚醯亞胺異吲哚喹唑啉（Polyimide Isoindro Quindzoline，PIQ）的聚醯亞胺材料。
由於其下方的結構的階梯高度，也即，在存在重新分布導電層160的區域與不存在重新分布導電層160的區域之間的階梯高度，保護層170可以具有階梯高度。如上所述，因為重新分布導電層160的厚度相當大，所以在保護層170中和在保護層170下方的結構中的階梯高度也可能相當大。另外，由於設置在保護層170下方的結構的階梯高度，圍繞重新分布焊盤160P的保護層170的側表面可以具有不同的傾斜度（slope）。更具體地，在用於形成保護層170的聚合物塗覆製程（polymer coating process）中，由於設置在保護層170下方的結構的階梯高度，所塗覆的聚合物的表面可以具有階梯高度。在隨後的聚合物固化製程中，聚合物內部的溶劑可能會蒸發，並且可能會進行聚合物偶聯（polymeric coupling），因此，聚合物可能會收縮。結果，聚合物的形狀可能從陡峭的┏形狀改變為平緩（gentle）的∠形狀，因此，聚合物的側表面的傾斜度可能彼此不同。作為示例，如圖3所示，在保護層170的第一部分170-1的高度與保護層170的第二部分170-2的高度之間可能出現差異（參見H1）。整個第一部分170-1可以位於重新分布導電層160上方，並且與重新分布導電層160交疊或接觸。另一方面，第二部分170-2的一部分（參見A）可以與重新分布絕緣層155交疊或接觸，並且第二部分170-2的其餘部分（參見B）可以與重新分布導電層160交疊或接觸。再次參照圖1和圖3，當重新分布焊盤160P位於重新分布導電層160的向左側延伸的部分的端部時，位於重新分布焊盤160P的右側的第一部分170-1的高度和圍繞重新分布焊盤160P的除了重新分布焊盤160P的右側之外的其餘三側的第二部分170-2的高度可以顯著不同。此外，保護層170的第一部分170-1的傾斜側表面S1的傾斜度大於保護層170的第二部分170-2的傾斜側表面S2的傾斜度。因此，下面將參照其他實施方式來更詳細地描述由此可能出現的問題及其解決方案。
下面將簡要描述上述半導體裝置的製造方法。
首先，可以通過重複以下製程來形成下部結構US：在半導體基板100上方沉積導電層或絕緣層，並且通過掩模和蝕刻製程來對導電層或絕緣層進行圖案化。形成下部結構US的最終製程可以是形成最上面的導電圖案（例如，第二焊盤140）並形成覆蓋最上面的導電圖案的絕緣層（例如，第五層間絕緣層145）的製程。
隨後，可以沉積覆蓋下部結構US的重新分布絕緣層155。
隨後，可以選擇性地蝕刻重新分布絕緣層155和第五層間絕緣層145以形成曝露第二焊盤140的上表面的接觸孔，並且然後可以用導電材料填充接觸孔。結果，可以形成第三接觸件150。
隨後，可以在其中形成有第三接觸件150的重新分布絕緣層155上方沉積導電材料，並選擇性地對其進行蝕刻以形成重新分布導電層160。
隨後，可以在重新分布絕緣層155和重新分布導電層160上方形成保護層170。保護層170可以具有開口以曝露重新分布焊盤160P。保護層170可以通過塗覆方法形成。
從在半導體基板100上方形成下部結構US的製程到形成保護層170的製程的上述製程可以在前端製程中執行。
上述半導體裝置及其製造方法具有以下優點。
首先，由於在下部結構的上方直接形成相對較厚的重新分布絕緣層和相對較厚的重新分布導電層，所以即使下部結構包括易受濕氣影響的低k材料和容易被濕氣電離並且其離子易於移動的金屬（例如，銅），也可以防止濕氣滲透到下部結構中。結果，可以確保半導體裝置的可靠性。
另外，通過使用重新分布導電層將被施加有相同電源的焊盤彼此聯接，可以進行高效的供電。結果，可以改善半導體裝置的操作特性。
同時，如上所述，根據本實施方式的半導體裝置，保護層170的高度可能具有變化，並且保護層170的與重新分布焊盤160P相鄰的側表面的傾斜度可以具有變化。在這種情況下，在下面的圖4中描述的形成連接端子的製程中可能出現問題。
圖4是示出根據本公開的實施方式的用於形成要連接到半導體裝置的連接端子的製程的一部分的圖。基於圖3，將描述形成連接端子的後續製程的一部分。
首先，簡要描述形成連接端子的製程，可以在圖3的半導體裝置上方（也即，在重新分布焊盤160P和保護層170上方）塗覆光阻PR。隨後，可以通過曝光製程去除重新分布焊盤160P上方的光阻PR。結果，可以將光阻PR圖案化為曝露重新分布焊盤160P。隨後，可以通過在被曝露的重新分布焊盤160P上方進行電鍍（electroplating）來形成諸如凸塊的連接端子（未示出）。
然而，參照圖4的左側，在對光阻PR進行曝光的製程中，入射到包括具有大傾斜度的傾斜側表面S1的第一部分170-1的光可能被部分地反射，並且因此，也可能對在重新分布焊盤160P上方的光阻PR進行曝光。結果，參照圖4的右側，即使在顯影之後，光阻PR也可能保留在重新分布焊盤160P上方（參見虛線圓圈）。在這種情況下，後續的電鍍製程可能難以正常進行。結果，可能難以形成連接端子。
在下文中，將提出一種能夠解決在上述半導體裝置及其製造方法中出現的問題的實施方式。
圖5至圖7是示出根據本公開的另一實施方式的半導體裝置及其製造方法的圖。具體地，圖5是示出根據本公開的另一實施方式的半導體裝置的重新分布導電層的平面圖。圖6是沿圖5的線A3-A3’截取的部分及其周邊的放大平面圖。圖7是沿圖5的線A3-A3’截取的截面圖。針對與上述實施方式基本相同的部分，將省略其詳細描述。
參照圖5至圖7，本實施方式的半導體裝置可以包括：重新分布絕緣層255；重新分布導電層260，該重新分布導電層260形成在重新分布絕緣層255上方；以及保護層270，該保護層270覆蓋重新分布絕緣層255和重新分布導電層260，同時具有開口以曝露重新分布導電層260的一部分。保護層270的開口可以限定重新分布導電層260的重新分布焊盤260P。重新分布絕緣層255可以設置在與上述實施方式的下部結構（參見圖2和圖3的US）基本相同的下部結構（未示出）上方。重新分布導電層260可以通過穿透重新分布絕緣層255的接觸件250電連接到下部結構。
重新分布焊盤260P的佈置可以與上述實施方式的重新分布焊盤（參見圖1的160P）的佈置基本相同。另外，重新分布導電層260的輪廓和佈置可以與上述實施方式的重新分布導電層（參見圖1的160）的輪廓和佈置基本相同。然而，在本實施方式中，可以在重新分布導電層260中進一步形成溝槽T。溝槽T可以與重新分布焊盤260P相鄰地形成。特別地，重新分布導電層260可以包括：焊盤部分，該焊盤部分包括重新分布焊盤260P；以及延伸部分，該延伸部分與焊盤部分相鄰並從焊盤部分沿至少一個方向延伸。在這種情況下，溝槽T可以設置在延伸部分中。溝槽T的位置將在下面更詳細地描述。
作為示例，參照圖5和圖6的沿著線A3-A3'的部分，即，由P1指示的部分，重新分布導電層260可以包括焊盤部分P1-1和延伸部分P1-2。焊盤部分P1-1可以與具有四個側邊（例如，上側、下側、右側和左側）的重新分布焊盤260P交疊。延伸部分P1-2可以從焊盤部分P1-1向右側延伸。重新分布導電層260的焊盤部分P1-1的平面區域可以稍微大於重新分布焊盤260P的平面區域。因此，焊盤部分P1-1的除了與重新分布焊盤260P的交疊部分之外的其餘部分的平面區域可以相對較小。這可能意味著在平面圖中保護層270與焊盤部分P1-1之間的交疊區域相對較小。因此，如圖7所示，保護層270的第二部分270-2可以與焊盤部分P1-1具有小的交疊區域，並且第二部分270-2的大部分可以位於重新分布絕緣層255上方。因此，第二部分270-2的高度可以較低，並且第二部分270-2的傾斜側表面S4的傾斜度可以較平緩。作為參考，保護層270的第二部分270-2可以表示與焊盤部分P1-1部分交疊而不與延伸部分P1-2交疊的部分。另一方面，因為溝槽T存在於延伸部分P1-2中，所以延伸部分P1-2的平面區域可以相對較小。這可能意味著保護層270和延伸部分P1-2之間的交疊區域在平面圖中相對較小。因此，如圖7所示，保護層270的第一部分270-1可以與延伸部分P1-2具有較小的交疊區域，並且第一部分270-1的大部分可以被填充在溝槽T中。因此，第一部分270-1的高度可以較低，並且第一部分270-1的傾斜側表面S3的傾斜度可以較平緩。
溝槽T的深度可以與重新分布導電層260的厚度基本相同。在這種情況下，在圖7的截面中，看起來重新分布導電層260的焊盤部分P1-1和延伸部分P1-2被溝槽T分離。但是，為了通過重新分布導電層260發送信號和電力，重新分布導電層260必須實質上不被分離。因此，在平面圖中，可以控制溝槽T的寬度以防止焊盤部分P1-1和延伸部分P1-2的電/物理分離。也即，如圖6的平面圖所示，在垂直於重新分布導電層260的延伸方向的方向上，也即，在垂直方向上，溝槽T的寬度W1可以小於延伸部分P1-2的寬度W2。此外，在本實施方式中，溝槽T的側表面可以被延伸部分P1-2圍繞。在這種情況下，延伸部分P1-2的在垂直方向上位於溝槽T的兩側的部分（參見虛線圓圈）可以用於連接焊盤部分P1-1和延伸部分P1-2。
作為另一示例，參照由P2指示的部分，兩個重新分布焊盤260P可以在水準方向上彼此相鄰佈置。在這種情況下，重新分布導電層260可以包括：焊盤部分，該焊盤部分與兩個重新分布焊盤260P交疊；以及延伸部分，該延伸部分從焊盤部分向右側延伸。溝槽T可以設置在延伸部分中，也即，在兩個重新分布焊盤260P中的右側重新分布焊盤的右側。因為兩個重新分布焊盤260P彼此相鄰佈置，所以溝槽T不需要設置在兩個重新分布焊盤260P之間。然而，如果兩個重新分布焊盤260P之間的間隔增大，從而使得重新分布導電層260在兩個重新分布焊盤260P之間的平面區域增大，則可以在兩個重新分布焊盤260P之間進一步形成溝槽T。也就是說，可以將兩個重新分布焊盤260P之間的區域確定為延伸部分。
作為另一示例，參照由P3指示的部分，重新分布導電層260可以包括與重新分布焊盤260P交疊的焊盤部分，以及分別從焊盤部分向左側和右側延伸的兩個延伸部分。溝槽T可以分別設置在這兩個延伸部分中。也就是說，溝槽T可以分別設置在重新分布焊盤260P的左側和右側。
作為另一示例，參照由P4指示的部分，重新分布導電層260可以包括與重新分布焊盤260P交疊的焊盤部分，以及分別從焊盤部分向右側和下側延伸的兩個延伸部分。在本實施方式中，兩個溝槽T可以分別在這兩個延伸部分中彼此分開地佈置。也就是說，兩個溝槽T可以分別設置在重新分布焊盤260P的右側和下側。然而，兩個溝槽T中的右側溝槽的下部和兩個溝槽T中的下側溝槽的右部可以彼此連接以形成單個溝槽。
作為另一示例，參照由P5指示的部分，重新分布導電層260可以包括與重新分布焊盤260P交疊的焊盤部分，以及分別從焊盤部分向左側、右側和上側延伸的三個延伸部分。在本實施方式中，三個溝槽T可以分別在這三個延伸部分中彼此分開地設置。也就是說，三個溝槽T可以分別設置在重新分布焊盤260P的左側、右側和上側。然而，三個溝槽T中的至少兩個可以彼此連接。
作為另一示例，參照由P6指示的部分，重新分布導電層260可以包括與重新分布焊盤260P交疊的焊盤部分，以及分別從焊盤部分向左側、右側、上側和下側延伸的四個延伸部分。在本實施方式中，四個溝槽T可以分別在這四個延伸部分中彼此分開地設置。也就是說，四個溝槽T可以分別設置在重新分布焊盤260P的左側、右側、上側和下側。四個溝槽T中的至少兩個可以彼此連接。然而，四個溝槽T中的至少一些不彼此連接。這是因為當所有四個溝槽T都連接以形成單個溝槽時，重新分布導電層260的焊盤部分和延伸部分彼此分離。換句話說，如果重新分布焊盤260P被具有閉合曲線形狀或閉合多邊形形狀的溝槽完全圍繞，則重新分布焊盤260P可能與重新分布導電層260分離。
在本實施方式中，一個溝槽T可以設置在一個延伸部分中。此外，溝槽T可以具有平面矩形形狀。然而，本公開不限於此，並且設置在一個延伸部分中的溝槽T的數量可以是兩個或更多個。另外，可以對溝槽T的平面形狀進行各種修改。例如，溝槽T的平面形狀可以是圓形、卵形或狹縫形等。
根據本實施方式，可以通過溝槽T減小和/或去除保護層270的階梯高度。此外，保護層270在重新分布焊盤260P周圍的側表面的傾斜度可以相同和/或相似，同時相對平緩。結果，可以解決在上述實施方式中在形成連接端子的製程期間出現的問題，也即，在曝光製程中光阻由於在傾斜表面上反射的光而殘留在重新分布焊盤上的問題。另外，可以獲得上述實施方式的優點。也即，可以確保半導體裝置的可靠性並改善操作特性。
除了形成重新分布導電層之外，可以通過與上述實施方式的半導體裝置的製造方法基本相同的方法來製造本實施方式的半導體裝置。
在本實施方式中，具有溝槽T的重新分布導電層260可以如下形成。
作為示例，可以通過在重新分布絕緣層255上方沉積導電材料並選擇性地蝕刻導電材料來形成重新分布導電層260。此時，可以通過使用覆蓋由重新分布導電層260的輪廓所限定的區域並且對要形成溝槽T的區域進行開口的掩膜來執行選擇性蝕刻。
另選地，作為另一示例，可以通過在重新分布絕緣層255上沉積導電材料並選擇性地蝕刻導電材料來形成與圖1的重新分布導電層160具有相同輪廓的重新分布導電層。並且然後，可以使用對要形成溝槽T的區域進行開口的掩模另外地蝕刻重新分布導電層。
圖8是示出根據本公開的另一實施方式的在半導體裝置中進一步形成連接端子的狀態的圖。
參照圖8，除了上述圖5至圖7的半導體裝置的元件之外，本實施方式的半導體裝置還可以包括連接端子280。
連接端子280可以被形成為連接到各個重新分布焊盤260P。如圖5所示，當佈置多個重新分布焊盤260P時，連接端子280可以連接到至少一些重新分布焊盤260P。半導體裝置可以通過連接端子280電連接到外部裝置（未示出），並且可以接收信號、電力等。
可以通過以下步驟來形成連接端子280：在重新分布焊盤260P和保護層270上塗覆光阻，通過曝光製程圖案化光阻以使得重新分布焊盤260P的表面被曝露，以及執行電鍍製程。在本實施方式中，由於重新分布焊盤260P周圍的保護層270的高度較低並且其側表面的傾斜度較平緩，因此在曝光製程中在傾斜側表面上反射的光可以更少，因此，可以容易地進行光阻的圖案化。結果，可以容易地形成連接端子280。
在本實施方式中，連接端子280可以具有柱狀凸塊形狀。然而，本公開不限於此，並且諸如焊球或接合引線的各種類型的連接器可以用作連接端子280。
圖9至圖11是示出根據本公開的另一實施方式的半導體裝置及其製造方法的圖。具體地，圖9是示出根據本公開的另一實施方式的半導體裝置的重新分布導電層的平面圖。圖10是沿圖9的線A4-A4’截取的部分及其周邊的放大平面圖。圖11是沿圖9的線A4-A4’截取的截面圖。針對與上述實施方式基本相同的部分，將省略其詳細描述。
參照圖9至圖11，本實施方式的半導體裝置可以包括：重新分布絕緣層355；重新分布導電層360，該重新分布導電層360形成在重新分布絕緣層355上方，並且包括重新分布焊盤360P；以及保護層370，該保護層370覆蓋重新分布絕緣層355和重新分布導電層360，同時曝露重新分布焊盤360P。重新分布焊盤360P可以是重新分布導電層360的一部分，並且可以被限定為由保護層370曝露而不被保護層370覆蓋的部分。重新分布導電層360可以通過穿透重新分布絕緣層355的接觸件350而電連接到下部結構（未示出）。
重新分布導電層360可以包括：焊盤部分，其包括重新分布焊盤360P；以及延伸部分，其與焊盤部分相鄰，並且從焊盤部分沿至少一個方向延伸。在這種情況下，溝槽T’可以設置在延伸部分中。在本實施方式中，溝槽T’的深度可以小於重新分布導電層360的厚度，並且因此，對溝槽T’的寬度沒有限制。這將在下面詳細描述。
作為示例，參照圖9和圖10的沿線A4-A4'的部分，也即，由P1’指示的部分，重新分布導電層360可以包括焊盤部分P1’-1和延伸部分P1’-2。焊盤部分P1’-1可以與重新分布焊盤360P交疊，該重新分布焊盤360P具有四個側邊（例如，上側、下側、右側和左側）。延伸部分P1’-2可以從焊盤部分P1’-1向右側延伸。溝槽T’可以設置在延伸部分P1’-2中。焊盤部分P1’-1的平面區域可以比重新分布焊盤360P的平面區域稍大。因此，在平面圖中，保護層370和焊盤部分P1’-1的交疊區域可以相對較小。另外，因為在延伸部分P1’-2中存在溝槽T’，所以在平面圖中保護層370和延伸部分P1’-2的交疊區域可以相對較小。因此，如圖11所示，保護層370的第二部分370-2可以與焊盤部分P1’-1具有較小的交疊區域，並且第二部分370-2的大部分可以設置在重新分布絕緣層355上方。結果，保護層370的第二部分370-2的高度可以較低，並且其傾斜側表面S4’的傾斜度可以較平緩。另外，由於保護層370的第一部分370-1與延伸部分P1’-2具有較小的交疊區域，並且第一部分370-1的大部分被填充在溝槽T’中，所以保護層370的第一部分370-1的高度可以較低，並且其傾斜側表面S3’的傾斜度可以較平緩。
這裡，溝槽T’的深度D1可以小於重新分布導電層360的厚度D2。也就是說，重新分布導電層360可以在溝槽T’下方的預定厚度中保留。因此，無論溝槽T’的平面形狀如何，焊盤部分P1’-1和延伸部分P1’-2都可以彼此電連接和物理連接。例如，如圖10的平面圖所示，在垂直於重新分布導電層360的延伸方向的方向上，例如在垂直方向上，溝槽T’的寬度W1’可以與延伸部分P1’-2的寬度W2’相同。在這種情況下，在平面圖中，看起來焊盤部分P1’-1和延伸部分P1’-2彼此分離。然而，焊盤部分P1’-1和延伸部分P1’-2可以通過重新分布導電層360的在溝槽T’下方的其餘部分彼此連接。
作為另一示例，參照由P2’指示的部分，兩個重新分布焊盤360P可以在水準方向上彼此相鄰佈置。在這種情況下，重新分布導電層360可以包括與兩個重新分布焊盤360P交疊的焊盤部分，以及從焊盤部分向右側延伸的延伸部分。溝槽T’可以設置在延伸部分中，也即，在兩個重新分布焊盤360P中的右側重新分布焊盤的右側。在平面圖中，在與重新分布導電層360的延伸方向垂直的方向上，也即，在垂直方向上，溝槽T’的寬度可以與延伸部分的寬度相同。因此，在平面圖中，看起來重新分布焊盤360P經由溝槽T’與重新分布導電層360分離。然而，由於溝槽T’的深度小於重新分布導電層360的厚度，所以重新分布焊盤360P實際上可以不與重新分布導電層360分離。
作為另一示例，參照由P3’指示的部分，重新分布導電層360可以包括與重新分布焊盤360P交疊的焊盤部分，以及分別從焊盤部分向左側和右側延伸的兩個延伸部分。溝槽T’可以分別設置在這兩個延伸部分中。也就是說，溝槽T’可以分別設置在重新分布焊盤360P的左側和右側。與P1’部分相似，溝槽T’的寬度可以與延伸部分的寬度相同，而溝槽T’的深度可以小於重新分布導電層360的厚度。因此，重新分布焊盤360P可以不與重新分布導電層360分離。
作為另一示例，參照由P4’指示的部分，重新分布導電層360可以包括與重新分布焊盤360P交疊的焊盤部分，以及分別從焊盤部分向右側和下側延伸的兩個延伸部分。在本實施方式中，溝槽T’可以設置在這兩個延伸部分中，以具有完全圍繞重新分布焊盤360P的形狀。也就是說，溝槽T’可以具有與重新分布焊盤360P的右側和下側相對應的┘形狀。在這種情況下，看起來重新分布焊盤360P經由溝槽T’與重新分布導電層360分離。然而，由於溝槽T’的深度小於重新分布導電層360的厚度，所以重新分布焊盤360P可以不與重新分布導電層360分離。
作為另一示例，參照由P5’指示的部分，重新分布導電層360可以包括與重新分布焊盤360P交疊的焊盤部分，以及分別從焊盤部分向左側、右側和上側延伸的三個延伸部分。在本實施方式中，溝槽T’可以設置在這三個延伸部分中，以具有完全圍繞重新分布焊盤360P的形狀。也就是說，溝槽T’可以具有與重新分布焊盤360P的左側、右側和上側相對應的┌┐形狀。與P4’部分類似，因為溝槽T’的深度小於重新分布導電層360的厚度，所以重新分布焊盤360P可以不與重新分布導電層360分離。
作為另一示例，參照由P6’指示的部分，重新分布導電層360可以包括與重新分布焊盤360P交疊的焊盤部分，以及分別從焊盤部分向左側、右側、上側和下側延伸的四個延伸部分。在本實施方式中，溝槽T’可以設置在這四個延伸部分中，以具有完全圍繞重新分布焊盤360P的形狀。也就是說，溝槽T’可以具有與重新分布焊盤360P的左側、右側、上側和下側相對應的□形狀。與P4’部分類似，因為溝槽T’的深度小於重新分布導電層360的厚度，所以重新分布焊盤360P可以不與重新分布導電層360分離。
在本實施方式中，保護層370的階梯高度可以通過溝槽T’而被減小和/或去除，並且保護層370在重新分布焊盤360P周圍的側表面的傾斜度可以相同和/或相似，同時相對平緩。結果，可以獲得上述實施方式的優點。也就是說，可以確保半導體裝置的可靠性，並且可以改善操作特性。
除了形成重新分布導電層之外，可以通過與上述實施方式的半導體裝置的製造方法基本相同的方法來製造本實施方式的半導體裝置。
在本實施方式中，具有溝槽T’的重新分布導電層360可以如下形成。
例如，可以通過在重新分布絕緣層355上方沉積導電材料並選擇性地蝕刻導電材料來形成與圖1的重新分布導電層160具有相同輪廓的重新分布導電層。並且然後，可以使用對要形成溝槽T’的區域進行開口的掩模另外蝕刻重新分布導電層。此時，可以調節蝕刻深度以形成深度小於重新分布導電層的厚度的溝槽T’。
圖12至圖14是示出根據本公開的另一實施方式的半導體裝置及其製造方法的圖。具體地，圖12是示出根據本公開的另一實施方式的半導體裝置的重新分布導電層的平面圖。圖13是沿圖12的線A5-A5’截取的部分及其周邊的放大平面圖。圖14是沿圖12的線A5-A5’截取的截面圖。針對與上述實施方式基本相同的部分，將省略其詳細描述。
參照圖12至圖14，本實施方式的半導體裝置可以包括重新分布絕緣層455；重新分布導電層460，該重新分布導電層460形成在重新分布絕緣層455上方，並包括重新分布焊盤460P；以及保護層470，該保護層470覆蓋重新分布絕緣層455和重新分布導電層460，同時曝露重新分布焊盤460P。
重新分布導電層460可以包括：焊盤部分，該焊盤部分包括重新分布焊盤460P；以及延伸部分，該延伸部分與焊盤部分相鄰，並且從焊盤部分沿至少一個方向延伸。可以在重新分布導電層460的延伸部分中形成溝槽T”。下面將更詳細地描述溝槽T”的位置。
作為示例，參照沿著圖12和圖13的線A5-A5'的部分，即由P1”指示的部分，重新分布導電層460可以包括焊盤部分P1”-1和延伸部分P1”-2。焊盤部分P1”-1可以與重新分布焊盤460P交疊，該重新分布焊盤460P具有四個側邊（例如，上側、下側、右側和左側）。延伸部分P1”-2可以從焊盤部分P1”-1向右側延伸。溝槽T”可以設置在延伸部分P1”-2中。焊盤部分P1”-1的平面區域可以稍大於重新分布焊盤460P的平面區域。因此，在平面圖中，保護層470和焊盤部分P1”-1的交疊區域可以相對較小。另外，因為在延伸部分P1”-2中存在溝槽T”，所以在平面圖中保護層470和延伸部分P1”-2的交疊區域可以相對較小。因此，如圖14所示，保護層470的第二部分470-2可以與焊盤部分P1”-1具有較小的交疊區域，並且第二部分470-2的大部分可以位於重新分布絕緣層455上方。結果，保護層470的第二部分470-2的高度可以較低，並且其傾斜側表面S4”的傾斜度可以較平緩。另外，保護層470的第一部分470-1可以與延伸部分P1”-2具有較小的交疊區域，並且第一部分470-1的大部分可以被填充在溝槽T”中。結果，保護層470的第一部分470-1的高度可以較低，並且其傾斜側表面S3”的傾斜度可以較平緩。
這裡，在平面圖中，溝槽T”可以包括在垂直於重新分布導電層460的延伸方向的方向上（例如，在垂直方向上）位於兩側的第一溝槽T1”和第二溝槽T2”。然而，因為溝槽T”的寬度W1”小於延伸部分P1”-2的寬度W2”，所以在第一溝槽T1”和第二溝槽T2”之間可以存在延伸部分P1”-2的一部分（參見虛線圓圈）以用於連接焊盤部分P1”-1和延伸部分P1”-2。也就是說，即使溝槽T”的深度與重新分布導電層460的厚度相同，也可以保持焊盤部分P1”-1和延伸部分P1”-2的電連接和物理連接。
特別地，延伸部分P1”-2的由虛線圓圈指示的部分可以在垂直方向上位於中央。換句話說，第一溝槽T1”的寬度和第二溝槽T2”的寬度在垂直方向上可以相同。如在本實施方式中那樣，當焊盤部分P1”-1和延伸部分P1”-2在中央彼此連接時，穿過重新分布導電層460的電信號路徑（參見虛線箭頭）可以具有最短的距離。因此，可以提高信號發送的速度和效率。
作為另一示例，參照由P2”指示的部分，兩個重新分布焊盤460P可以在水準方向上彼此相鄰佈置。在這種情況下，重新分布導電層460可以包括與兩個重新分布焊盤交疊的焊盤部分，以及從焊盤部分向右側延伸的延伸部分。溝槽T”可以設置在延伸部分中，也即，在兩個重新分布焊盤460P中的右側重新分布焊盤的右側。這裡，溝槽T”可以包括設置在兩側並且使延伸部分的一部分插入其間的兩個溝槽。延伸部分的該部分可以在垂直方向上居中設置。也就是說，溝槽T”的形狀可以與圖13中描述的形狀基本相同。
作為另一示例，參照由P3”指示的部分，重新分布導電層460可以包括與重新分布焊盤460P交疊的焊盤部分，以及分別從焊盤部分向左側和右側延伸的兩個延伸部分。兩個溝槽T”可以分別設置在這兩個延伸部分中。也就是說，兩個溝槽T”可以分別設置在重新分布焊盤460P的左側和右側。這裡，兩個溝槽T”中的每一個可以包括設置在兩側且使延伸部分的一部分插入其間的兩個溝槽。延伸部分的該部分可以在垂直方向上居中設置。也就是說，兩個溝槽T”中的每一個的形狀可以與圖13中描述的形狀基本相同。
作為另一示例，參照由P4”指示的部分，重新分布導電層460可以包括與重新分布盤460P交疊的焊盤部分，以及分別從焊盤部分向右側和下側延伸的兩個延伸部分。溝槽T”可以分別設置在這兩個延伸部分中。也就是說，溝槽T”可以分別設置在重新分布焊盤460P的下側和右側。為了便於描述，在圖12中放大並示出了P4”部分，並且參照於此，溝槽T”可以包括設置在重新分布焊盤460P的下側的下溝槽TA”和設置在重新分布焊盤460P的右側的右溝槽TB”。這裡，下溝槽TA”可以在垂直於延伸方向的方向上（即，在水準方向上）分成兩部分。將這兩個部分稱為左側部分TA1”和右側部分TA2”。延伸部分的一部分（參見①）可以插入在左側部分TA1”和右側部分TA2”之間。另外，右溝槽TB”可以在垂直於延伸方向的方向上（即，在垂直方向上）分成兩部分。將這兩個部分稱為上側部分TB1”和下側部分TB2”。延伸部分的一部分（參見②）可以插入在上側部分TB1”和下側部分TB2”之間。與由P1”至P3”指示的部分不同，由P4”指示的部分可以具有兩個相鄰的延伸部分，即，下延伸部分和右延伸部分。在這種情況下，溝槽T”的各部分中的相鄰部分可以彼此連接。也就是說，下溝槽TA”的右側部分TA2”和右溝槽TB”的下側部分TB2”可以彼此連接，從而在具有┘形狀的情況下圍繞重新分布焊盤460P的右/下角部。在本實施方式中，因為電信號被發送到重新分布焊盤460P的中央，所以信號路徑可以具有最短的距離。
作為另一示例，參照由P5”指示的部分，重新分布導電層460可以包括與重新分布焊盤460P交疊的焊盤部分，以及分別從焊盤部分向左側、右側和上側延伸的三個延伸部分。溝槽T”可以分別設置在這三個延伸部分中。也就是說，溝槽T”可以分別設置在重新分布焊盤460P的左側、上側和右側。每一個溝槽T”可以在垂直於延伸方向的方向上被分成兩個部分，延伸部分的一部分插入在這兩個部分之間。在由P5”指示的部分中，左側延伸部分和上側延伸部分可以彼此相鄰，並且右側延伸部分和上側延伸部分可以彼此相鄰。在這種情況下，溝槽T”的各部分中的相鄰部分可以彼此連接。也就是說，位於重新分布焊盤460P的左側的溝槽T”的上側部分和位於重新分布焊盤460P的上側的溝槽T”的左側部分可以彼此連接，從而在具有┌形狀的情況下圍繞重新分布焊盤460P的左/上角部。另外，位於重新分布焊盤460P的右側的溝槽T”的上側部分和位於重新分布焊盤460P的上部的溝槽T”的右側部分可以彼此連接，從而在具有┐形狀的情況下圍繞重新分布焊盤460P的右/上角部。
作為另一示例，參照由P6”指示的部分，重新分布導電層460可以包括與重新分布焊盤460P交疊的焊盤部分，以及分別從焊盤部分向左側、右側、下側和上側延伸的四個延伸部分。溝槽T”可以分別設置在這四個延伸部分中。也就是說，溝槽T”可以分別設置在重新分布焊盤460P的左側、右側、下側和上側。每一個溝槽T”可以在垂直於延伸方向的方向上被分成兩個部分，延伸部分的一部分插入在這兩個部分之間。在由P6”指示的部分中，上側延伸部分可以與左側延伸部分和右側延伸部分相鄰，並且下側延伸部分可以與左側延伸部分和右側延伸部分相鄰。在這種情況下，溝槽T”的各部分中的相鄰部分可以彼此連接。也就是說，位於重新分布焊盤460P的右側的溝槽T”的上側部分和位於重新分布焊盤460P的上側的溝槽T”的右側部分可以彼此連接，從而在具有┐形狀的情況下圍繞重新分布焊盤460P的右/上角部。此外，位於重新分布焊盤460P的右側的溝槽T”的下側部分和位於重新分布焊盤460P的下側的溝槽T”的右側部分可以彼此連接，從而在具有┘形狀的情況下圍繞重新分布焊盤460P的右/下角部。此外，位於重新分布焊盤460P的左側的溝槽T”的下側部分和位於重新分布焊盤460P的下側的溝槽T”的左側部分可以彼此連接，從而在具有└形狀的情況下圍繞重新分布焊盤460P的左/下角部。
同時，在上述實施方式中，已經描述了重新分布焊盤在平面圖中具有矩形形狀的情況。然而，重新分布焊盤的形狀可以進行各種修改，例如修改為多邊形。因此，可以對溝槽的位置和形狀進行各種修改。這將參照圖15A至圖15C作為示例進行描述。
圖15A、圖15B和圖15C是示出根據本公開的另一實施方式的重新分布焊盤和溝槽的形狀的平面圖。在本實施方式中，在平面圖中，重新分布焊盤560P可以具有擁有第一側邊至第八側邊的八邊形形狀。另外，重新分布導電層560的延伸部分可以圍繞重新分布焊盤560P。
參照圖15A，溝槽T'''可以被設置為分別與重新分布焊盤560P的第一側邊至第八側邊相對應。溝槽T'''可以彼此分離。另選地，溝槽T'''中的至少兩個可以彼此連接。然而，如果溝槽T'''的深度與重新分布導電層560的厚度相同，則不能連接所有溝槽T'''。
參照圖15B，溝槽T'''可以具有圍繞重新分布焊盤560P的整個側表面的形狀。在這種情況下，為了連接重新分布焊盤560P和重新分布導電層560，溝槽T'''的深度可以小於重新分布導電層560的厚度。
參照圖15C，溝槽T'''可以被設置為圍繞重新分布焊盤560P的八個角部中的每一個。重新分布導電層560的一部分可以存在於相鄰的溝槽T'''之間以連接至重新分布焊盤560P。重新分布導電層560的在相鄰溝槽T'''之間的部分可以與重新分布焊盤560P的中央相對應。這是為了使從重新分布導電層560到重新分布焊盤560P的電信號路徑具有最短的距離。
然而，與圖15A至圖15C的實施方式不同，重新分布導電層560的延伸部分可以從重新分布焊盤560P的第一側邊到第八側邊中的一些延伸。在這種情況下，溝槽T'''可以僅設置在這些延伸部分中。
圖16顯示了說明包括採用根據實施方式的半導體封裝中的至少一個的記憶卡7800電子系統的方塊圖。記憶卡7800包括諸如非易失性記憶體裝置的記憶體7810和記憶體控制器7820。記憶體7810和記憶體控制器7820可以存儲資料或讀出所存儲的資料。記憶體7810和記憶體控制器7820中的至少一個可以包括根據所描述的實施方式的半導體封裝中的至少一個。
記憶體7810可以包括應用了本公開的實施方式的技術的非易失性記憶體裝置。記憶體控制器7820可以控制記憶體7810，從而回應於來自主機7830的讀取/寫入請求來讀出存儲的資料或存儲資料。
圖17顯示了說明包括根據所描述的實施方式的半導體封裝中的至少一個的電子系統8710的方塊圖。電子系統8710可以包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可以通過匯流排8715彼此聯接，該匯流排8715提供資料移動通過的路徑。
在一種實施方式中，控制器8711可以包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠與這些元件執行相同的功能的邏輯器件。控制器8711或記憶體8713可以包括根據本公開的實施方式的一個或更多個半導體封裝。輸入/輸出裝置8712可以包括從小鍵盤、鍵盤、顯示器裝置和觸控式螢幕等中選擇的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可以存儲資料和/或將由控制器8711執行的命令等。
記憶體8713可以包括諸如DRAM的易失性記憶體裝置和/或諸如快閃記憶體記憶體的非易失性記憶體裝置。例如，可以將快閃記憶體記憶體安裝到諸如移動終端或臺式電腦的資訊處理系統。快閃記憶體記憶體可以構成固態盤（SSD）。在這種情況下，電子系統8710可以在快閃記憶體記憶體系統中穩定地存儲大量資料。
電子系統8710可以進一步包括介面8714，介面8714被配置為向通信網路發送資料和從通信網路接收資料。介面8714可以是有線或無線類型的。例如，介面8714可以包括天線或有線或無線收發器。
電子系統8710可以被實現為移動系統、個人電腦、工業電腦或執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理（PDA）、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中的任何一種。
如果電子系統8710代表能夠執行無線通訊的設備，電子系統8710可以在使用CDMA（碼分多址）、GSM（全球移動通信系統）、NADC（北美數位蜂窩）、E-TDMA（增強時分多址）、WCDMA（寬頻碼分多址）、CDMA2000、LTE（長期演進）或Wibro（無線寬頻互聯網）技術的通信系統中使用。
儘管已經出於說明性目的描述了各種實施方式，但是對於本領域技術人員顯而易見的是，在不脫離如所附申請專利範圍所限定的本公開的精神和範圍的情況下，可以進行各種改變和修改。
100:半導體基板 105:第一層間絕緣層 110:導電圖案/第一接觸件 115:第二層間絕緣層 120:導電圖案/第一焊盤 125:第三層間絕緣層 130:導電圖案/第二接觸件 135:第四層間絕緣層 140:導電圖案/第二焊盤 145:第五層間絕緣層 150:第三接觸件 155:重新分布絕緣層 160:重新分布導電層 160P:重新分布焊盤 160P1:第一重新分布焊盤 160P2:第二重新分布焊盤 170:保護層 170-1:第一部分 170-2:第二部分 250:接觸件 255:重新分布絕緣層 260:重新分布導電層 260P:重新分布焊盤 270:保護層 270-1:第一部分 270-2:第二部分 280:連接端子 350:接觸件 355:重新分布絕緣層 360:重新分布導電層 360P:重新分布焊盤 370:保護層 370-1:第一部分 370-2:第二部分 450:接觸件 455:重新分布絕緣層 460:重新分布導電層 460P:重新分布焊盤 470:保護層 470-1:第一部分 470-2:第二部分 560:重新分布導電層 560P:重新分布焊盤 7800:記憶卡 7810:記憶體 7820:記憶體控制器 7830:主機 8710:電子系統 8711:控制器 8712:輸入/輸出裝置 8713:記憶體 8714:介面 8715:匯流排 A:第二部分170-2的一部分 A1-A1’:線 A2-A2’:線 A3-A3’:線 A4-A4’:線 A5-A5’:線 B:第二部分170-2的其餘部分 D1:溝槽T’的深度 D2:重新分布導電層360的厚度 L1:第一引線部分 L2:第二引線部分 P1-1、P1’-1、P”-1:焊盤部分 P1-2、P1’-2、P”-2:延伸部分 P1:沿著線A3-A3'的部分 P1’:沿線A4-A4'的部分 P1”:沿線A5-A5'的部分 P2、P3、P4、P5、P6:指示的部分 P2’、P3’、P4’、P5’、P6’:指示的部分 P2”、P3”、P4”、P5”、P6”:指示的部分 PL:板部分 PR:光阻 S3、S3’、S3”:傾斜側表面 S4、S4’、S4”:傾斜側表面 T、T’、T”:溝槽 T1~T3:厚度 T1”:第一溝槽 T2”:第二溝槽 TA”:下溝槽 TA1”:左側部分 TA2”:右側部分 TB”:右溝槽 TB1”:上側部分 TB2”:下側部分 US:下部結構 W1:溝槽T的寬度 W2:延伸部分P1-2的寬度 W1’:溝槽T’的寬度 W2’:延伸部分P1’-2的寬度 W1”:溝槽T”的寬度 W2”:延伸部分P1”-2的寬度
[圖1]是示出根據本公開的實施方式的半導體裝置的重新分布導電層的平面圖。
[圖2]和[圖3]是示出根據本公開的實施方式的半導體裝置的截面圖。
[圖4]是示出根據本公開的實施方式的用於形成要連接到半導體裝置的連接端子的製程的一部分的圖。
[圖5]是示出根據本公開的另一實施方式的半導體裝置的重新分布導電層的平面圖。
[圖6]是沿圖5的線A3-A3’截取的部分及其周邊的放大平面圖。
[圖7]是沿圖5的線A3-A3’截取的截面圖。
[圖8]是示出根據本公開的另一實施方式的在半導體裝置中進一步形成連接端子的狀態的圖。
[圖9]是示出根據本公開的另一實施方式的半導體裝置的重新分布導電層的平面圖。
[圖10]是沿圖9的線A4-A4’截取的部分及其周邊的放大平面圖。
[圖11]是沿圖9的線A4-A4’截取的截面圖。
[圖12]是示出根據本公開的另一實施方式的半導體裝置的重新分布導電層的平面圖。
[圖13]是沿圖12的線A5-A5’截取的部分及其周邊的放大平面圖。
[圖14]是沿圖12的線A5-A5’截取的截面圖。
[圖15]A、圖15B和圖15C是示出根據本公開的另一實施方式的重新分布焊盤和溝槽的形狀的平面圖。
[圖16]示出了根據一個實施方式的採用包括半導體封裝的記憶卡的電子系統的方塊圖。
[圖17]示出了根據一個實施方式的示出包括半導體封裝的另一電子系統的方塊圖。
250:接觸件
255:重新分布絕緣層
260:重新分布導電層
260P:重新分布焊盤
270:保護層
270-1:第一部分
270-2:第二部分
A3-A3’:線
P1-1:焊盤部分
P1-2:延伸部分
S3:傾斜側表面
S4:傾斜側表面
T:溝槽

Claims (32)

  1. 一種半導體裝置，該半導體裝置包括： 下部結構； 重新分布絕緣層，所述重新分布絕緣層設置在所述下部結構上方； 重新分布導電層，所述重新分布導電層設置在所述重新分布絕緣層上方並且電連接到所述下部結構的一部分，所述重新分布導電層包括重新分布焊盤；以及 保護層，所述保護層覆蓋所述重新分布絕緣層和所述重新分布導電層，並且使所述重新分布焊盤曝露， 其中，所述重新分布導電層包括與所述重新分布焊盤相鄰設置的溝槽，並且 其中，所述保護層的一部分填充所述溝槽。
  2. 根據請求項1所述的半導體裝置，其中，所述重新分布導電層包括焊盤部分和延伸部分，所述焊盤部分包括所述重新分布焊盤，並且所述延伸部分從所述焊盤部分在至少一個方向上延伸，並且 其中，所述溝槽設置在所述延伸部分中。
  3. 根據請求項2所述的半導體裝置，其中，所述溝槽的深度與所述重新分布導電層的厚度相同。
  4. 根據請求項3所述的半導體裝置，其中，所述焊盤部分和所述延伸部分彼此物理連接和電連接。
  5. 根據請求項3所述的半導體裝置，其中，在平面圖中，在垂直於所述延伸部分的延伸方向的方向上，所述溝槽的寬度小於所述延伸部分的寬度，並且所述溝槽的所有側表面都被所述延伸部分圍繞。
  6. 根據請求項3所述的半導體裝置，其中，所述焊盤部分包括第一側邊到第N側邊，其中N是自然數， 其中，所述延伸部分包括分別從所述焊盤部分的所述第一側邊到所述第N側邊中的所述第一側邊到第k側邊延伸的第一延伸部分到第k延伸部分，其中，k是大於或等於2且小於或等於N的自然數，並且 其中，所述溝槽包括分別設置在所述第一延伸部分到所述第k延伸部分中的第一溝槽至第k溝槽。
  7. 根據請求項6所述的半導體裝置，其中，所述第一溝槽至所述第k溝槽彼此分離。
  8. 根據請求項6所述的半導體裝置，其中，所述第一溝槽至所述第k溝槽中的兩個或更多個相鄰溝槽彼此連接，並且 其中，所述第一溝槽至所述第k溝槽中的至少一些溝槽彼此不連接。
  9. 根據請求項3所述的半導體裝置，其中，在平面圖中，在垂直於所述延伸部分的延伸方向的方向上，所述溝槽被劃分為兩個部分，所述延伸部分的一部分插入在所述兩個部分之間。
  10. 根據請求項9所述的半導體裝置，其中，所述溝槽的所述兩個部分在垂直於所述延伸方向的方向上具有相同的寬度。
  11. 根據請求項9所述的半導體裝置，其中，所述焊盤部分包括第一側邊到第N側邊，其中N是自然數， 其中，所述延伸部分包括分別從所述焊盤部分的所述第一側邊和第二側邊延伸的第一延伸部分和第二延伸部分，所述焊盤部分的所述第一側邊和所述第二側邊彼此相鄰， 其中，所述溝槽包括分別形成在所述第一延伸部分和所述第二延伸部分中的第一溝槽和第二溝槽， 其中，所述第一溝槽在垂直於所述第一延伸部分的延伸方向的方向上被劃分為兩個部分，所述第一延伸部分的一部分插入在所述兩個部分之間，並且 其中，所述第二溝槽在垂直於所述第二延伸部分的延伸方向的方向上被劃分為兩個部分，所述第二延伸部分的一部分插入在所述兩個部分之間。
  12. 根據請求項11所述的半導體裝置，其中，所述第一溝槽的所述兩個部分中的與所述焊盤部分的所述第二側邊相鄰的一個與所述第二溝槽的所述兩個部分中的與所述焊盤部分的所述第一側邊相鄰的一個彼此連接。
  13. 根據請求項9所述的半導體裝置，其中，所述焊盤部分包括第一側邊到第N側邊，其中N是自然數， 其中，所述延伸部分包括分別從所述焊盤部分的所述第一側邊和第二側邊延伸的第一延伸部分和第二延伸部分，所述焊盤部分的所述第一側邊和所述第二側邊彼此相鄰，並且 其中，所述溝槽圍繞所述焊盤部分的由所述第一側邊和所述第二側邊限定的角部。
  14. 根據請求項2所述的半導體裝置，其中，所述溝槽的深度小於所述重新分布導電層的厚度。
  15. 根據請求項14所述的半導體裝置，其中，所述焊盤部分和所述延伸部分通過所述重新分布導電層的位於所述溝槽下方的部分而彼此物理連接和電連接。
  16. 根據請求項14所述的半導體裝置，其中，在垂直於所述延伸部分的延伸方向的方向上，所述溝槽的寬度與所述延伸部分的寬度相同。
  17. 根據請求項14所述的半導體裝置，其中，所述焊盤部分包括第一側邊到第N側邊，其中N是自然數， 其中，所述延伸部分從所述焊盤部分的所述第一側邊到所述第N側邊中的相鄰的所述第一側邊到第k側邊延伸，其中k是大於或等於2且小於或等於N的自然數，並且 其中，所述溝槽具有在所述延伸部分中圍繞所述焊盤部分的所述第一側邊到所述第k側邊的形狀。
  18. 根據請求項1所述的半導體裝置，其中，所述下部結構包括導電圖案和覆蓋所述導電圖案的絕緣層，所述導電圖案和所述絕緣層設置在所述下部結構的最上部，並且 其中，所述半導體裝置還包括： 接觸件，所述接觸件穿透所述重新分布絕緣層和所述絕緣層以與所述導電圖案連接。
  19. 根據請求項12所述的半導體裝置，其中，所述重新分布絕緣層的厚度大於所述絕緣層的厚度。
  20. 根據請求項1所述的半導體裝置，其中，所述下部結構包括多層導電圖案和多層絕緣層，所述多層導電圖案被嵌入在所述多層絕緣層中，並且 其中，所述多層絕緣層中的至少一個絕緣層比所述重新分布絕緣層具有更低的介電常數。
  21. 根據請求項1所述的半導體裝置，其中，所述下部結構包括多層導電圖案和多層絕緣層，所述多層導電圖案被嵌入在所述多層絕緣層中，並且 其中，所述多層絕緣層中的至少一個絕緣層比所述重新分布絕緣層具有更高的吸濕率。
  22. 根據請求項20所述的半導體裝置，其中，所述多層導電圖案中的被嵌入在比所述重新分布絕緣層具有更低的介電常數的絕緣層中的導電圖案包括銅。
  23. 根據請求項1所述的半導體裝置，其中，所述重新分布焊盤包括被施加有相同電源的第一重新分布焊盤和第二重新分布焊盤，並且 其中，所述重新分布導電層連接所述第一重新分布焊盤和所述第二重新分布焊盤。
  24. 根據請求項1所述的半導體裝置，其中，所述保護層包括絕緣聚合物材料。
  25. 根據請求項1所述的半導體裝置，該半導體裝置還包括： 連接到所述重新分布焊盤的連接端子。
  26. 一種用於製造半導體裝置的方法，該方法包括以下步驟： 形成下部結構； 在所述下部結構上方形成重新分布絕緣層； 在所述重新分布絕緣層上方形成重新分布導電層，所述重新分布導電層包括形成在其中的溝槽，並且包括重新分布焊盤；以及 形成保護層，所述保護層覆蓋所述重新分布絕緣層和所述重新分布導電層並且使所述重新分布焊盤曝露， 其中，所述溝槽與所述重新分布焊盤相鄰設置，並且 所述保護層的一部分填充所述溝槽。
  27. 根據請求項26所述的方法，其中，形成所述下部結構的步驟包括以下步驟：形成多層導電圖案和多層絕緣層。
  28. 根據請求項27所述的方法，該方法還包括以下步驟： 在形成所述重新分布導電層之前，形成穿透所述重新分布絕緣層和所述多層絕緣層中的最上面的絕緣層以與所述多層導電圖案中的最上面的導電圖案連接的接觸件， 其中，所述重新分布導電層連接到所述接觸件。
  29. 根據請求項28所述的方法，其中，形成所述重新分布絕緣層的步驟包括以下步驟：沉積絕緣材料以使所述絕緣材料具有大於所述最上面的絕緣層的厚度的厚度。
  30. 根據請求項26所述的方法，其中，形成所述重新分布導電層的步驟包括以下步驟： 在所述重新分布絕緣層上方沉積導電材料；以及 通過使用掩模來蝕刻所述導電材料，所述掩模在覆蓋由所述重新分布導電層的輪廓所限定的區域情況下在要形成所述溝槽的區域處留出開口。
  31. 根據請求項26所述的方法，其中，形成所述重新分布導電層的步驟包括以下步驟： 在所述重新分布絕緣層上方沉積導電材料； 通過使用覆蓋由所述重新分布導電層的輪廓限定的區域的掩模來蝕刻所述導電材料；以及 通過使用在要形成所述溝槽的區域處留出開口的掩膜來進一步蝕刻經蝕刻的所述導電材料。
  32. 根據請求項26所述的方法，該方法還包括以下步驟： 在形成所述保護層之後，在所述重新分布焊盤上方形成連接端子以使所述連接端子與所述重新分布焊盤連接。
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US11450606B2 (en) * 2018-09-14 2022-09-20 Mediatek Inc. Chip scale package structure and method of forming the same
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