KR20210082835A - 재배선층을 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 하부 구조물; 상기 하부 구조물 상의 재배선 절연층; 상기 재배선 절연층 상에 배치되고, 상기 하부 구조물의 일부와 전기적으로 연결되는 재배선 도전층; 및 상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서 상기 재배선 도전층의 일부를 노출시켜 재배선 패드를 정의하는 보호층을 포함하고, 상기 재배선 도전층은, 상기 재배선 패드 주위에 배치되는 트렌치를 포함하고, 상기 보호층의 일부는 상기 트렌치를 매립할 수 있다.

Description

재배선층을 포함하는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING REDISTRIBUTION LAYER AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 반도체 장치에 관한 것으로, 보다 상세하게는 재배선층을 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 다양한 기능을 갖는 집적 회로를 포함할 수 있다. 이러한 반도체 장치를 외부 단자와 접속시키기 위하여 재배선층의 형성이 요구될 수 있다.
이러한 재배선층은 주로 회로 패턴이 형성된 웨이퍼를 팹-아웃(fab-out)한 상태, 즉 패키징 과정에서 형성될 수 있다. 그러나, 어떠한 경우에는, 재배선층이 웨이퍼에 회로 패턴을 형성하는 프론트 엔드(front-end) 공정에서 회로 패턴과 함께 형성될 수도 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 반도체 장치의 신뢰성 및 동작 특성을 확보하면서 공정상의 불량을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 하부 구조물; 상기 하부 구조물 상의 재배선 절연층; 상기 재배선 절연층 상에 배치되고, 상기 하부 구조물의 일부와 전기적으로 연결되는 재배선 도전층; 및 상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서 상기 재배선 도전층의 일부를 노출시켜 재배선 패드를 정의하는 보호층을 포함하고, 상기 재배선 도전층은, 상기 재배선 패드 주위에 배치되는 트렌치를 포함하고, 상기 보호층의 일부는 상기 트렌치를 매립할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 하부 구조물을 형성하는 단계; 상기 하부 구조물 상에 재배선 절연층을 형성하는 단계; 상기 재배선 절연층 상에 트렌치를 갖는 재배선 도전층을 형성하는 단계; 상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서 상기 재배선 도전층의 일부를 노출시켜 상기 재배선 패드를 정의하는 보호층을 형성하는 단계를 포함하고, 상기 트렌치는, 상기 재배선 패드 주위에 배치되고, 상기 보호층의 일부는 상기 트렌치를 매립할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 의하면, 반도체 장치의 신뢰성 및 동작 특성을 확보하면서 공정상의 불량을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 보여주는 단면도로서, 각각 도 1의 A1-A1' 선 및 A2-A2' 선에 따른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치와 접속하는 접속 단자 형성 공정 중 일부를 설명하기 위한 도면이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다.
도 6은 도 5의 A3-A3' 선에 따른 부분을 확대한 평면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치를 보여주는 단면도로서, 도 5의 A3-A3' 선에 따른 단면도이다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치에 접속 단자가 더 형성된 상태를 보여주는 도면이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 1은 본 발명의 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 보여주는 단면도로서, 각각 도 1의 A1-A1' 선 및 A2-A2' 선에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시예의 반도체 장치는, 하부 구조물(US)과, 하부 구조물(US) 상에 형성되는 재배선 절연층(155)과, 재배선 절연층(155) 상에 형성되면서 하부 구조물(US)의 일부와 전기적으로 연결되는 재배선 도전층(160)과, 재배선 절연층(155) 및 재배선 도전층(160)을 덮으면서 재배선 도전층(160)의 일부는 노출시키는 개구를 갖는 보호층(170)을 포함할 수 있다.
하부 구조물(US)은, 실리콘 등의 반도체 물질을 포함하는 반도체 기판(100)과, 반도체 기판(100)의 일면 상에 형성되어 집적 회로를 구성하는 다층의 도전성 및/또는 절연성 패턴을 포함할 수 있다.
일례로서, 하부 구조물(US)의 하부는 반도체 기판(100) 및 반도체 기판(100) 상의 제1 층간 절연막(105)을 포함할 수 있다. 도시하지는 않았지만, 제1 층간 절연막(105) 내에는 트랜지스터, 콘택, 도전 라인 등이 형성된 상태일 수 있다. 하부 구조물(US)의 상부는 다층의 도전 패턴(110, 120, 130, 140)과 이러한 다층의 도전 패턴(110, 120, 130, 140)이 매립되는 제2 내지 제5 층간 절연막(115, 125, 135, 145)을 포함할 수 있다. 본 실시예에서 하부 구조물(US)의 상부는 제1 층간 절연막(105) 상의 제2 층간 절연막(115), 제2 층간 절연막(115)을 관통하여 자신의 바로 아래에 위치하는 도전 패턴(미도시됨)과 접속하는 제1 콘택(110), 제2 층간 절연막(115) 상에 형성되고 제1 콘택(110)과 접속하는 제1 패드(120), 제2 층간 절연막(115) 상에 형성되고 제1 패드(120)의 측면을 둘러싸는 제3 층간 절연막(125), 제1 패드(120)와 제3 층간 절연막(125)을 덮는 제4 층간 절연막(135), 제4 층간 절연막(135)을 관통하여 제1 패드(120)와 접속하는 제2 콘택(130), 제4 층간 절연막(135) 상에 형성되고 제2 콘택(130)과 접속하는 제2 패드(140), 및 제4 층간 절연막(135) 상에 형성되고 제2 패드(140)를 덮는 제5 층간 절연막(145)을 포함할 수 있다. 그러나, 본 실시예가 도시된 것에 한정되는 것은 아니며, 하부 구조물(US)에 포함되는 도전성/절연성 패턴의 형태, 구조 등은 다양하게 변형될 수 있다.
한편, 하부 구조물(US)에 포함되는 도전성/절연성 패턴에 사용되는 물질은 반도체 장치의 요구되는 특성을 만족시키기 위하여 적절히 선택될 수 있다. 특히, 도전 라인 또는 패드로는 낮은 저항을 갖는 구리(Cu) 등의 금속이 이용될 수 있고, 이들 도전 라인 또는 패드 사이를 채우는 절연막으로는 낮은 유전율을 갖는 물질 즉, low-k 물질이 이용될 수 있다. 일례로서, 제1 콘택(110) 및/또는 제1 패드(120)는 구리를 포함할 수 있고, 제1 콘택(110) 및/또는 제1 패드(120)를 둘러싸는 제2 층간 절연막(115) 및/또는 제3 층간 절연막(125)은 유전율이 2.7 이하인 low-k 물질을 포함할 수 있다. 제4 층간 절연막(135) 및 제5 층간 절연막(145)은 통상적인 절연 물질 예컨대, 실리콘 산화물을 포함할 수 있다.
그런데, 이와 같은 하부 구조물(US)까지만 형성된 상태에서 반도체 장치의 표면을 보호층(170)으로 덮고 팹-아웃시켜 패키징한다면, 제4 층간 절연막(135) 및 제5 층간 절연막(145)을 통하여 상대적으로 흡습에 취약한 low-k 물질을 포함하는 제2 층간 절연막(115) 및/또는 제3 층간 절연막(125)까지 수분이 침투할 수 있고, 이 수분이 금속 이온 특히 구리 이온의 전기적 이동을 일으키게 함으로써 제1 콘택(110)과 인접한 다른 콘택(미도시됨) 사이 또는 제1 패드(120)와 인접한 다른 패드 사이에서 전기적 쇼트가 발생할 수 있다. 따라서, 본 실시예에서는, 이와 같은 문제를 방지하기 위하여, 팹-아웃 전에, 하부 구조물(US) 상에 재배선 절연층(155) 및 재배선 도전층(160)을 추가 형성할 수 있다.
재배선 절연층(155)은 low-k 물질보다 높은 유전율 및/또는 낮은 흡습율을 갖는 절연 물질 예컨대, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 또한, 재배선 절연층(155)은 단일막 구조 또는 다중막 구조를 가질 수 있다. 재배선 절연층(155)은 수분 침투를 방지하기 위하여 상대적으로 두껍게 형성될 수 있다. 예컨대, 재배선 절연층(155)의 두께(T3)는 제4 층간 절연막(135)의 두께(T1), 제5 층간 절연막(145)의 두께(T2), 및/또는 제4 및 제5 층간 절연막(135, 145)의 두께의 합(T1+T2)보다 더 클 수 있다.
재배선 도전층(160)은 재배선 절연층(155) 상에 형성될 수 있다. 재배선 도전층(160)은 원활한 신호 전달을 위하여 상대적으로 두껍게 형성될 수 있다. 예컨대, 재배선 도전층(160)의 두께는 재배선 절연층(155)의 두께(T3)와 동일 또는 유사한 정도로 두꺼울 수 있다. 또한, 재배선 도전층(160)은 다양한 도전성 물질 예컨대, 알루미늄(Al) 등의 금속을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다.
재배선 도전층(160)은 하부 구조물(US)의 최상부의 도전성 패턴 예컨대, 제2 패드(140)와 접속하는 것이 요구된다. 이를 위하여, 재배선 절연층(155) 및 제5 층간 절연막(145) 내에는 이들을 관통하여 상면이 재배선 도전층(160)과 접속하고 하면이 제2 패드(140)와 접속하는 제3 콘택(150)이 형성될 수 있다.
재배선 도전층(160)의 상면 중 일부는 보호층(170)의 개구를 통하여 노출될 수 있다. 이와 같이 노출된 재배선 도전층(160)의 일부를 이하, 재배선 패드(160P)라 하기로 한다. 재배선 패드(160P)는 본 실시예의 반도체 장치를 외부 장치와 전기적으로 연결시키기 위한 접속 단자(미도시됨)가 접합되는 부분일 수 있다.
재배선 패드(160P)는 필요에 따라 다양한 형태로 배열될 수 있고, 다양한 신호, 전원 등을 인가 받을 수 있다. 재배선 도전층(160) 또한 필요에 따라 다양한 형상을 가지면서 다양한 형태로 배열될 수 있다. 특히, 재배선 패드(160P) 중 동일한 전원이 인가되는 재배선 패드(160P)는 재배선 도전층(160)을 이용하여 서로 연결될 수 있다. 이는, 반도체 장치의 동작과정에서 필요한 전원의 효과적인 공급을 위해서이다. 일례로서, 도 1에 도시된 바와 같이, 동일한 제1 전압(V1)이 인가되는 제1 재배선 패드(160P1) 및 제2 재배선 패드(160P2)는, 제1 재배선 패드(160P1)와 중첩하면서 좌측으로 연장하는 제1 라인부(L1), 제2 재배선 패드(160P2)와 중첩하면서 좌측으로 연장하는 제2 라인부(L2), 및 제1 및 제2 라인부(L1, L2) 좌측에 배치되고 제1 및 제2 라인부(L1, L2)와 공통적으로 연결되는 평판부(PL)를 포함하는 재배선 도전층(160)에 의해 서로 연결될 수 있다. 이 외에도, 재배선 도전층(160)은 동일한 전원이 인가되는 재배선 패드(160P)를 서로 연결시키면서 다양하게 굽어진 라인 형상, 판 형상, 또는 이들이 조합된 형상을 가질 수 있다. 만약 본 실시예의 반도체 장치가 고속으로 동작하는 반도체 메모리인 경우, 데이터를 저장하거나 소거하는 동작에서 순간적으로 많은 전하의 이동이 발생할 수 있다. 이때, 전하의 공급이 즉시 일어나지 않으면 데이터 정합성(data integrity)에 문제가 발생할 수 있다. 그러나, 본 실시예와 같이, 동일한 전원이 인가되는 재배선 패드(160P)를 서로 연결하여 PDN(Power Distribution Network)을 형성하면, 순간적인 전압 변화에 대처가 가능하기 때문에, 이러한 문제를 해결할 수 있다.
보호층(170)은 본 실시예의 반도체 장치를 보호하면서 재배선 패드(160P)를 정의하는 기능을 할 수 있다. 보호층(170)은 절연성의 폴리머 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 보호층(170)은 PIQ(Polyimide Isoindro Quindzoline) 등과 같은 폴리이미드 물질을 포함할 수 있다.
보호층(170)은 자신의 아래에 배치되는 구조물의 단차 즉, 재배선 도전층(160)이 존재하는 영역과 존재하지 않는 영역 사이의 단차 때문에, 단차를 가질 수 있다. 전술한 바와 같이 재배선 도전층(160)의 두께가 상당히 크기 때문에, 보호층(170) 하부 구조물의 단차 및 보호층(170)의 단차가 상당히 클 수 있다. 또한, 보호층(170)의 아래에 배치되는 구조물의 단차로 인해 재배선 패드(160P)를 둘러싸는 측면의 경사(slope) 정도가 상이할 수 있다. 보다 구체적으로는, 보호층(170) 형성을 위한 폴리머 코팅 과정에서 단차로 인한 표면의 고저차가 발생하고, 후속 폴리머 큐어링 과정에서 폴리머 내부의 용제가 증발하고 고분자 결합이 이루어지면서 폴리머층이 수축하여 ┏형상이 완만한 ∠형상으로 변형되면서 경사도에 차이가 발생할 수 있다. 일례로서, 도 3에 도시된 바와 같이, 보호층(170) 중 제1 부분(170-1)의 높이와 제2 부분(170-2)의 높이 사이에 차이(H1 참조)가 발생할 수 있다. 보호층(170)의 제1 부분(170-1)은 전부가 재배선 도전층(160) 상에 위치하여 재배선 도전층(160)과 중첩 또는 접촉하는 부분이고, 제2 부분(170-2)은 일부(A 참조)가 재배선 절연층(155)과 중첩 또는 접촉하고 나머지(B 참조)는 재배선 도전층(160)과 중첩 또는 접촉하는 부분이다. 다시, 도 1 및 도 3을 함께 참조하면, 재배선 도전층(160)의 좌측으로 연장된 부분의 단부에 재배선 패드(160P)가 위치하는 경우, 보호층(170) 중 재배선 패드(160P)의 우측에 위치하는 제1 부분(170-1)의 높이와, 보호층(170) 중 재배선 패드(160P)의 우측을 제외한 나머지 3측을 둘러싸는 제2 부분(170-2)의 높이 사이에 상당한 차이가 발생할 수 있다. 나아가, 보호층(170)의 제1 부분(170-1)의 측면의 경사면(S1)의 기울기는 보호층(170)의 제2 부분(170-2)의 측면의 경사면(S2)의 기울기보다 가파를 수 있다. 이로 인해 발생할 수 있는 문제 및 그 해결 방안은 이하의 다른 실시예를 참조하여 더 상세히 설명하기로 한다.
이상으로 설명한 반도체 장치의 제조 방법을 간략히 설명하면 아래와 같다.
우선, 하부 구조물(US)을 형성할 수 있다. 하부 구조물(US)의 형성은, 반도체 기판(100) 상에 도전막 또는 절연막을 증착하고, 마스크 및 식각 공정으로 이 도전막 또는 절연막을 패터닝하는 공정을 반복하는 방식으로 형성될 수 있다. 하부 구조물(US) 형성의 마지막 공정은, 최상부의 도전 패턴 예컨대, 제2 패드(140)를 형성하고 이 도전 패턴을 덮는 절연막 예컨대, 제5 층간 절연막(145)을 형성하는 공정일 수 있다.
이어서, 하부 구조물(US)을 덮는 재배선 절연층(155)을 증착할 수 있다.
이어서, 재배선 절연층(155) 및 제5 층간 절연막(145)을 선택적으로 식각하여 제2 패드(140)의 상면을 노출시키는 콘택홀을 형성한 후, 이 콘택홀을 도전 물질로 매립함으로써 제3 콘택(150)을 형성할 수 있다.
이어서, 제3 콘택(150)이 형성된 재배선 절연층(155) 상에 도전 물질을 증착하고 선택적으로 식각하여 재배선 도전층(160)을 형성할 수 있다.
이어서, 재배선 절연층(155) 및 재배선 도전층(160) 상에 보호층(170)을 형성하되, 재배선 도전층(160)의 재배선 패드(160P)는 노출시키는 개구를 갖는 보호층(170)을 형성할 수 있다. 보호층(170)은 코팅(coating) 방식으로 형성될 수 있다.
이러한 일련의 공정 즉, 반도체 기판(100) 상에 하부 구조물(US)을 형성하는 공정에서 보호층(170)을 형성하는 과정은, 프론트-엔드 공정에서 수행될 수 있다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 장점이 있다.
우선, 하부 구조의 바로 위에 상대적으로 두꺼운 재배선 절연층 및 재배선 도전층을 형성하기 때문에, 하부 구조물이 흡습성에 취약한 low-k 물질 및 수분에 의하여 이온화되어 손쉽게 이동하는 구리 등의 금속을 포함하더라도, 이 하부 구조물로의 수분 침투를 방지할 수 있다. 결과적으로, 반도체 장치의 신뢰성을 확보할 수 있다.
또한, 이 재배선 도전층을 이용하여 동일한 전원이 인가되는 패드를 서로 연결시킴으로써 효과적인 전원 공급을 가능하게 할 수 있다. 결과적으로, 반도체 장치의 동작 특성을 향상시킬 수 있다.
한편, 위에서 이미 설명한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치에 의하면, 보호층(170)의 높이 및 재배선 패드(160P)를 둘러싸는 측면의 경사도에 차이가 발생할 수 있다. 이러한 경우, 아래의 도 4에서 설명하는 접속 단자 형성 과정에서 문제가 발생할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치와 접속하는 접속 단자 형성 공정 중 일부를 설명하기 위한 도면이다. 도 3을 기준으로 후속 공정인 접속 단자 형성 공정 중 일부를 설명하기로 한다.
우선, 접속 단자 형성 공정을 전체적으로 간략히 설명하면, 도 3의 반도체 장치 상에 즉, 재배선 패드(160P) 및 보호층(170) 상에 포토레지스트(PR)를 도포할 수 있다. 이어서, 노광 공정을 통해 재배선 패드(160P) 상의 포토레지스트(PR)를 제거할 수 있다. 그 결과, 포토레지스트(PR)는 재배선 패드(160P)가 노출되도록 패터닝될 수 있다. 이어서, 노출된 재배선 패드(160P) 상에 전기 도금으로 범프 등의 접속 단자(미도시됨)을 형성할 수 있다.
그런데, 도 4의 좌측 도면을 참조하면, 포토레지스트(PR)를 노광하는 과정에서 보호층(170) 중 측면의 경사면(S1)의 기울기가 더 큰 제1 부분(170-1)을 향하여 입사되는 빛이 일부 반사되어 재배선 패드(160P) 상의 포토레지스트(PR)에도 노광이 진행될 수 있다. 그 결과, 도 4의 우측 도면과 같이, 현상 이후에도 포토레지스트(PR)가 재배선 패드(160P) 상에 잔류할 수 있다(점선 원 참조). 이러한 경우 후속 도금 공정을 정상적으로 진행하기 어려울 수 있다. 결과적으로 접속 단자 형성이 어려울 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법에서 발생하는 문제점까지 해결할 수 있는 실시예를 제안하고자 한다.
도 5 내지 도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치의 재배선 도전층을 보여주는 평면도이다. 도 6은 도 5의 A3-A3' 선에 따른 부분 및 그 주변을 확대한 평면도이다. 도 7은 도 5의 A3-A3' 선에 따른 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도 5 내지 도 7을 참조하면, 본 실시예의 반도체 장치는, 재배선 절연층(255)과, 재배선 절연층(255) 상에 형성되는 재배선 도전층(260)과, 재배선 절연층(255) 및 재배선 도전층(260)을 덮으면서 재배선 도전층(260)의 일부는 노출시키는 개구를 가짐으로써 재배선 패드(260P)를 정의하는 보호층(270)을 포함할 수 있다. 재배선 절연층(255)은 전술한 실시예의 하부 구조물(도 2 및 3의 US 참조)과 실질적으로 동일한 하부 구조물(미도시됨) 상에 배치될 수 있고, 재배선 도전층(260)은 재배선 절연층(255)을 관통하는 콘택(250)을 통하여 이 하부 구조물과 전기적으로 연결될 수 있다.
재배선 패드(260P)의 배열은 전술한 실시예의 재배선 패드(도 1의 160P 참조)와 실질적으로 동일할 수 있다. 또한, 재배선 도전층(260)의 아웃라인(outline) 및 배열은 전술한 실시예의 재배선 도전층(도 1의 160 참조)의 아웃라인 및 배열과 실질적으로 동일할 수 있다. 단, 본 실시예에서 재배선 도전층(260) 내에는 트렌치(T)가 더 형성될 수 있다. 이 트렌치(T)는 재배선 패드(260P) 주위에 형성될 수 있다. 특히, 재배선 도전층(260)은, 재배선 패드(260P)를 포함하는 패드부, 및 이 패드부와 인접하면서 패드부로부터 적어도 일 방향으로 확장된 확장부을 포함할 수 있고, 이러한 경우, 트렌치(T)는 확장부에 배치될 수 있다. 트렌치(T)의 배치에 대해 보다 구체적으로 설명하면 아래와 같다.
일례로서, 도 5 및 도 6의 A3-A3' 선에 따른 부분 즉, P1으로 표기된 부분을 살펴보면, 재배선 도전층(260)은, 4개의 측, 예컨대, 상측, 하측, 우측 및 좌측을 갖는 재배선 패드(260P)와 중첩하는 패드부(P1-1), 및 패드부(P1-1)로부터 우측으로 확장된 확장부(P1-2)를 포함할 수 있다. 재배선 도전층(260)의 패드부(P1-1)의 평면 면적은 재배선 패드(260P)와 유사한 수준에서 재배선 패드(260P)보다 약간 더 클 수 있다. 그에 따라, 패드부(P1-1)에서 재배선 패드(260P)를 제외한 부분의 평면 면적은 상대적으로 작을 수 있다. 이는 평면상 보호층(270)과 패드부(P1-1)와의 중첩 면적이 상대적으로 작은 것을 의미할 수 있다. 따라서, 도 7에 도시된 바와 같이, 보호층(270)의 제2 부분(270-2)은 패드부(P1-1)와의 중첩 면적이 적고 상당 부분이 재배선 절연층(255) 상에 위치하므로, 높이가 낮고 측면의 경사면(S4)의 기울기가 완만할 수 있다. 참고로 보호층(270)의 제2 부분(270-2)은, 확장부(P1-2)를 제외한 패드부(P1-1)와 일부가 중첩하는 부분을 의미할 수 있다. 반면, 확장부(P1-2)에서는 트렌치(T)가 존재하기 때문에, 확장부(P1-2)의 평면 면적이 상대적으로 작을 수 있다. 이는 평면상 보호층(270)과 확장부(P1-2)와의 중첩 면적도 상대적으로 작은 것을 의미할 수 있다. 따라서, 도 7에 도시된 바와 같이, 보호층(270)의 제1 부분(270-1)은 확장부(P1-2)와의 중첩 면적이 적고 상당 부분이 트렌치(T) 내에 매립되므로, 높이가 낮고 측면의 경사면(S3)의 기울기가 완만할 수 있다.
이러한 트렌치(T)의 깊이는 재배선 도전층(260)의 두께와 실질적으로 동일할 수 있다. 이 경우, 도 7의 단면 상으로는, 트렌치(T)에 의해 재배선 도전층(260)의 패드부(P1-1)와 확장부(P1-2)가 분리된 것처럼 보인다. 그러나, 재배선 도전층(260)을 통한 신호, 전원 전달을 위해서는 재배선 도전층(260)이 실질적으로 분리되면 안되므로, 평면상 트렌치(T)의 폭을 제어하여 재배선 도전층(260)의 제1 부분(P1-1)과 제2 부분(P1-2)의 전기적/물리적 분리를 방지할 수 있다. 즉, 도 6의 평면도로 나타낸 바와 같이, 재배선 도전층(260)의 확장 방향과 수직한 방향에서, 즉, 세로 방향에서, 트렌치(T)의 폭(W1)은 확장부(P1-2)의 폭(W2)보다 작을 수 있다.
다른 일례로서, P2로 표기된 부분을 살펴보면, 2개의 재배선 패드(260P)가 가로 방향에서 서로 인접하여 배열될 수 있다. 이 경우, 재배선 도전층(260)은, 이 2 개의 재배선 패드(260P)와 동시에 중첩하는 패드부 및 이 패드부로부터 우측으로 확장된 확장부를 포함할 수 있다. 트렌치(T)는 이 확장부에, 즉, 재배선 패드(260P)의 우측에 배치될 수 있다. 2개의 재배선 패드(260P)가 서로 인접하여 배열되기 때문에, 2개의 재배선 패드(260P) 사이에는 트렌치(T)가 배치될 필요가 없다. 단, 2개의 재배선 패드(260P)의 간격이 커져서 2개의 재배선 패드(260P) 사이에 해당하는 재배선 도전층(260)의 평면 면적이 증가한다면, 2개의 재배선 패드(260P) 사이에 트렌치(T)가 추가 형성될 수도 있다. 즉, 2개의 재배선 패드(260P) 사이의 영역을 확장부로 판단할 수도 있다.
다른 일례로서, P3로 표기된 부분을 살펴보면, 재배선 도전층(260)은 재배선 패드(260P)와 중첩하는 패드부 및 이 패드부로부터 좌측 및 우측 각각으로 확장된 확장부를 포함할 수 있다. 트렌치(T)는 이들 확장부 각각에, 즉, 재배선 패드(260P)의 좌측 및 우측 각각에 배치될 수 있다.
다른 일례로서, P4로 표기된 부분을 살펴보면, 재배선 도전층(260)은 재배선 패드(260P)와 중첩하는 패드부 및 이 패드부로부터 우측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 두 개의 트렌치(T)가 이들 확장부 각각에, 즉, 재배선 패드(260P)의 하측 및 우측 각각에 서로 분리되어 배치되는 경우를 도시하였다. 그러나, 우측 트렌치(T)의 아래 부분과 및 하측 트렌치(T)의 오른쪽 부분이 서로 연결되어 하나의 트렌치를 이룰 수도 있다.
다른 일례로서, P5로 표기된 부분을 살펴보면, 재배선 도전층(260)은 재배선 패드(260P)와 중첩하는 패드부 및 이 패드부로부터 좌측, 우측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 세 개의 트렌치(T)가 이들 확장부 각각에, 즉, 재배선 패드(260P)의 좌측, 우측 및 하측 각각에 서로 분리되어 배치되는 경우를 도시하였다. 그러나, 이들 세 개의 트렌치(T) 중 적어도 두개가 서로 연결될 수도 있다.
다른 일례로서, P6로 표기된 부분을 살펴보면, 재배선 도전층(260)은 재배선 패드(260P)와 중첩하는 패드부 및 이 패드부로부터 좌측, 우측, 상측 및 하측으로 각각 확장된 확장부를 포함할 수 있다. 본 실시예에서는 네 개의 트렌치(T)가 이들 확장부 각각에, 즉, 재배선 패드(260P)의 좌측, 우측, 상측 및 하측 각각에 서로 분리되어 배치되는 경우를 도시하였다. 이들 네 개의 트렌치(T) 중 적어도 두개가 서로 연결될 수 있다. 그러나, 네 개의 트렌치(T) 전부가 연결될 수는 없다. 네 개의 트렌치(T) 전부가 연결되어 하나의 트렌치를 이루는 경우, 이 트렌치에 의해 재배선 도전층(260)의 패드부와 확장부가 서로 분리되기 때문이다. 다시 말해, 폐곡선 또는 닫힌 다각형 형태의 트렌치(T)로 재배선 패드(260P)를 완전히 둘러싸게 되면, 재배선 패드(260P)가 재배선 도전층(260)으로부터 분리될 수 있기 때문이다.
본 실시예에서, 트렌치(T)는 확장부에 하나씩 배치되면서 평면상 사각 형상을 갖는 것으로 도시되어 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 확장부에 배치되는 트렌치(T)의 개수는 2개 이상일 수 있다. 또한, 트렌치(T)의 평면 형상은 원형, 타원형, 슬릿형 등으로 다양하게 변형될 수 있다.
본 실시예에 의하는 경우, 트렌치(T)에 의해 보호층(270)의 단차가 감소 및/또는 제거되고, 보호층(270)의 재배선 패드(260P)를 둘러싸는 측면의 경사도가 동일/유사해지면서 상대적으로 완만해질 수 있다. 결과적으로, 전술한 실시예에서 접속 단자 형성 공정시 발생하는 문제점 즉, 노광 공정에서 경사면에 반사되는 빛에 의하여 재배선 패드 상에 포토레지스트가 잔류하는 문제점이 해소될 수 있다. 아울러 전술한 실시예의 장점 즉, 반도체 장치의 신뢰성을 확보하고 동작 특성을 향상시킬 수 있는 효과를 그대로 가질 수 있다.
이상으로 설명한 반도체 장치의 제조 방법은 재배선 도전층의 형성 공정을 제외하고는 전술한 실시예의 반도체 장치의 제조 방법과 실질적으로 동일할 수 있다.
본 실시예에서, 트렌치(T)를 갖는 재배선 도전층(260)은 다음과 같은 방법으로 형성될 수 있다.
일례로서, 재배선 절연층(255) 상에 도전 물질을 증착하고 선택적으로 식각하되, 재배선 도전층(260)의 아웃라인에 의해 정의되는 영역을 덮으면서 재배선 도전층(260) 내의 트렌치(T)가 형성될 영역을 오픈시키는 마스크를 이용하여 식각을 수행할 수 있다.
또는, 다른 일례로서, 재배선 절연층(255) 상에 도전 물질을 증착하고 선택적으로 식각하여 도 1의 재배선 도전층(160)과 동일한 아웃라인을 갖는 재배선 도전층을 형성한 후, 트렌치(T)가 형성될 영역을 오픈시키는 마스크를 이용하여 이 재배선 도전층을 추가적으로 식각할 수 있다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 장치에 접속 단자가 더 형성된 상태를 보여주는 도면이다.
도 8을 참조하면, 본 실시예의 반도체 장치는, 전술한 도 5 내지 도 7의 반도체 장치의 구성 요소에 더하여, 접속 단자(280)를 더 포함할 수 있다.
접속 단자(280)는 재배선 패드(260P) 각각과 접속하도록 형성될 수 있다. 도 5에서와 같이 복수의 재배선 패드(260P)가 배열된 경우, 접속 단자(280)는 복수의 재배선 패드(260P) 중 적어도 일부와 각각 접속할 수 있다. 이 접속 단자(280)를 통하여 반도체 장치는 외부 장치(미도시됨)과 전기적으로 연결될 수 있고, 신호, 전원 등을 인가받을 수 있다.
접속 단자(280)는 재배선 패드(260P) 및 보호층(270) 상에 포토레지스트를 도포한 후, 노광 공정으로 재배선 패드(260P) 표면이 노출되도록 포토레지스트를 패터닝하고 도금 공정을 수행하는 방식으로 형성될 수 있다. 본 실시예에서 재배선 패드(260P)을 둘러싸는 보호층(270)의 높이가 낮고 측면 경사 정도가 완만하기 때문에, 노광 공정시 경사면에 반사되는 빛이 적어 포토레지스트의 패터닝이 용이할 수 있다. 결과적으로 접속 단자(280) 형성이 용이할 수 있다.
본 실시예에서, 접속 단자(280)는 기둥형의 범프 형상을 가지고 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 접속 단자(280)로 솔더 볼, 본딩 와이어 등 다양한 형태의 커넥터가 이용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
250: 콘택 255: 재배선 절연층
260: 재배선 도전층 260P: 재배선 패드
270: 보호층

Claims (37)

  1. 하부 구조물;
    상기 하부 구조물 상의 재배선 절연층;
    상기 재배선 절연층 상에 배치되고, 상기 하부 구조물의 일부와 전기적으로 연결되는 재배선 도전층; 및
    상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서 상기 재배선 도전층의 일부를 노출시켜 재배선 패드를 정의하는 보호층을 포함하고,
    상기 재배선 도전층은, 상기 재배선 패드 주위에 배치되는 트렌치를 포함하고,
    상기 보호층의 일부는 상기 트렌치를 매립하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 트렌치의 깊이는, 상기 재배선 도전층의 두께와 동일한
    반도체 장치.
  3. 제1 항에 있어서,
    상기 재배선 도전층은, 상기 재배선 패드를 포함하는 패드부 및 상기 패드부로부터 적어도 일 방향으로 확장된 확장부를 포함하고,
    상기 트렌치는 상기 확장부에 배치되는
    반도체 장치.
  4. 제3 항에 있어서,
    상기 패드부와 상기 확장부는 물리적 및 전기적으로 서로 연결되는
    반도체 장치.
  5. 제3 항에 있어서,
    상기 확장부의 확장 방향과 수직한 방향에서, 상기 트렌치의 폭은 상기 확장부의 폭보다 작은
    반도체 장치.
  6. 제3 항에 있어서,
    상기 패드부는 제1 내지 제4 측을 포함하고,
    상기 확장부는, 상기 패드부의 상기 제1 측 및 상기 제2 측으로부터 확장되고,
    상기 트렌치는, 상기 제1 측과 대향하는 제1 트렌치 및 상기 제2 측과 대향하는 제2 트렌치를 포함하는
    반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치는 서로 분리되거나, 또는, 서로 연결된
    반도체 장치.
  8. 제3 항에 있어서,
    상기 패드부는, 제1 내지 제4 측을 포함하고,
    상기 확장부는, 상기 패드부의 상기 제1 측 내지 상기 제3 측으로부터 확장되고,
    상기 트렌치는, 상기 제1 측과 대향하는 제1 트렌치, 상기 제2 측과 대향하는 제2 트렌치 및 상기 제3 측과 대향하는 제3 트렌치를 포함하는
    반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 트렌치, 상기 제2 트렌치 및 상기 제3 트렌치는 서로 분리되거나, 둘 이상이 서로 연결된
    반도체 장치.
  10. 제3 항에 있어서,
    상기 패드부는, 제1 내지 제4 측을 포함하고,
    상기 확장부는, 상기 패드부의 상기 제1 측 내지 상기 제4 측으로부터 확장되고,
    상기 트렌치는, 상기 제1 측과 대향하는 제1 트렌치, 상기 제2 측과 대향하는 제2 트렌치, 상기 제3 측과 대향하는 제3 트렌치 및 상기 제4 측과 대향하는 제4 트렌치를 포함하는
    반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 트렌치, 상기 제2 트렌치, 상기 제3 트렌치 및 상기 제4 트렌치는 서로 분리되거나, 둘 이상이 서로 연결되고,
    상기 제1 내지 제4 트렌치 전부는 서로 연결되지 않는
    반도체 장치.
  12. 제1 항에 있어서,
    상기 하부 구조물은, 최상부에 도전성 패턴 및 상기 도전성 패턴을 덮는 절연층을 포함하고,
    상기 재배선 절연층 및 상기 절연층을 관통하여 상기 도전성 패턴과 접속하는 콘택을 더 포함하는
    반도체 장치.
  13. 제12 항에 있어서,
    상기 재배선 절연층의 두께는 상기 절연층의 두께보다 큰
    반도체 장치.
  14. 제1 항에 있어서,
    상기 하부 구조물은, 다층의 도전성 패턴 및 다층의 도전성 패턴이 매립되는 다층의 절연층을 포함하고,
    상기 다층의 절연층 중 적어도 하나의 절연층은, 상기 재배선 절연층보다 낮은 유전율을 갖는
    반도체 장치.
  15. 제1 항에 있어서,
    상기 하부 구조물은, 다층의 도전성 패턴 및 다층의 도전성 패턴이 매립되는 다층의 절연층을 포함하고,
    상기 다층의 절연층 중 적어도 하나의 절연층은, 상기 재배선 절연층보다 높은 흡습율을 갖는
    반도체 장치.
  16. 제15 항에 있어서,
    상기 다층의 도전성 패턴 중, 상기 재배선 절연층보다 낮은 유전율을 갖는 절연층 내에 매립되는 도전성 패턴은, 구리를 포함하는
    반도체 장치.
  17. 제1 항에 있어서,
    상기 재배선 패드는, 동일한 전원이 인가되는 제1 재배선 패드 및 제2 재배선 패드를 포함하고,
    상기 재배선 도전층은, 상기 제1 재배선 패드와 상기 제2 재배선 패드를 연결시키는
    반도체 장치.
  18. 제1 항에 있어서,
    상기 보호층은, 절연성의 폴리머 물질을 포함하는
    반도체 장치.
  19. 제1 항에 있어서,
    상기 재배선 패드와 접속하는 접속 단자를 더 포함하는
    반도체 장치.
  20. 하부 구조물을 형성하는 단계;
    상기 하부 구조물 상에 재배선 절연층을 형성하는 단계;
    상기 재배선 절연층 상에 트렌치를 갖는 재배선 도전층을 형성하는 단계;
    상기 재배선 절연층 및 상기 재배선 도전층을 덮으면서 상기 재배선 도전층의 일부를 노출시켜 상기 재배선 패드를 정의하는 보호층을 형성하는 단계를 포함하고,
    상기 트렌치는, 상기 재배선 패드 주위에 배치되고,
    상기 보호층의 일부는 상기 트렌치를 매립하는
    반도체 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 하부 구조물 형성 단계는,
    다층의 도전성 패턴 및 다층의 절연층을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 재배선 도전층 형성 단계 전에,
    상기 재배선 절연층 및 상기 다층의 절연층 중 최상부의 절연층을 관통하여 상기 다층의 도전성 패턴 중 최상부의 도전성 패턴과 접속하는 콘택을 형성하는 단계를 더 포함하고,
    상기 재배선 도전층은 상기 콘택과 접속하도록 형성되는
    반도체 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 재배선 절연층 형성 단계는,
    상기 최상부의 절연층의 두께보다 큰 두께를 갖도록 절연 물질을 증착하는 단계를 포함하는
    반도체 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 다층의 절연층 중 적어도 하나의 절연층은, 상기 재배선 절연층보다 높은 흡습율을 갖는
    반도체 장치의 제조 방법.
  25. 제20 항에 있어서,
    상기 재배선 도전층 형성 단계는,
    상기 재배선 절연층 상에 도전 물질을 증착하는 단계; 및
    상기 재배선 도전층의 아웃라인에 의해 정의되는 영역을 덮으면서 상기 트렌치가 형성될 영역을 오픈시키는 마스크를 이용하여 상기 도전 물질을 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  26. 제20 항에 있어서,
    상기 재배선 도전층 형성 단계는,
    상기 재배선 절연층 상에 도전 물질을 증착하는 단계;
    상기 재배선 도전층의 아웃라인에 의해 정의되는 영역을 덮는 마스크를 이용하여 상기 도전 물질을 식각하는 단계; 및
    상기 식각된 도전 물질을 상기 트렌치가 형성될 영역을 오픈시키는 마스크를 이용하여 추가 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  27. 제20 항에 있어서,
    상기 트렌치는 깊이는, 상기 재배선 도전층의 두께와 동일한
    반도체 장치의 제조 방법.
  28. 제20 항에 있어서,
    상기 재배선 도전층은, 상기 재배선 패드를 포함하는 패드부 및 상기 패드부로부터 적어도 일 방향으로 확장된 확장부를 포함하고,
    상기 트렌치는 상기 확장부에 배치되는
    반도체 장치의 제조 방법.
  29. 제28 항에 있어서,
    상기 패드부와 상기 확장부는 물리적 및 전기적으로 서로 연결되는
    반도체 장치의 제조 방법.
  30. 제28 항에 있어서,
    상기 확장부의 확장 방향과 수직한 방향에서, 상기 트렌치의 폭은 상기 확장부의 폭보다 작은
    반도체 장치의 제조 방법.
  31. 제28 항에 있어서,
    상기 패드부는 제1 내지 제4 측을 포함하고,
    상기 확장부는, 상기 패드부의 상기 제1 측 및 상기 제2 측으로부터 확장되고,
    상기 트렌치는, 상기 제1 측과 대향하는 제1 트렌치 및 상기 제2 측과 대향하는 제2 트렌치를 포함하는
    반도체 장치의 제조 방법.
  32. 제31 항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치는 서로 분리되거나, 또는, 서로 연결된
    반도체 장치의 제조 방법.
  33. 제28 항에 있어서,
    상기 패드부는, 제1 내지 제4 측을 포함하고,
    상기 확장부는, 상기 패드부의 상기 제1 측 내지 상기 제3 측으로부터 확장되고,
    상기 트렌치는, 상기 제1 측과 대향하는 제1 트렌치, 상기 제2 측과 대향하는 제2 트렌치 및 상기 제3 측과 대향하는 제3 트렌치를 포함하는
    반도체 장치의 제조 방법.
  34. 제33 항에 있어서,
    상기 제1 트렌치, 상기 제2 트렌치 및 상기 제3 트렌치는 서로 분리되거나, 둘 이상이 서로 연결된
    반도체 장치의 제조 방법.
  35. 제28 항에 있어서,
    상기 패드부는, 제1 내지 제4 측을 포함하고,
    상기 확장부는, 상기 패드부의 상기 제1 측 내지 상기 제4 측으로부터 확장되고,
    상기 트렌치는, 상기 제1 측과 대향하는 제1 트렌치, 상기 제2 측과 대향하는 제2 트렌치, 상기 제3 측과 대향하는 제3 트렌치 및 상기 제4 측과 대향하는 제4 트렌치를 포함하는
    반도체 장치의 제조 방법.
  36. 제35 항에 있어서,
    상기 제1 트렌치, 상기 제2 트렌치, 상기 제3 트렌치 및 상기 제4 트렌치는 서로 분리되거나, 둘 이상이 서로 연결되고,
    상기 제1 내지 제4 트렌치 전부는 서로 연결되지 않는
    반도체 장치의 제조 방법.
  37. 제20 항에 있어서,
    상기 보호층 형성 단계 후에,
    상기 재배선 패드 상에 상기 재배선 패드와 접속하는 접속 단자를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
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