CN113053848A - 包括重分布层的半导体装置及其制造方法 - Google Patents

包括重分布层的半导体装置及其制造方法 Download PDF

Info

Publication number
CN113053848A
CN113053848A CN202011079084.4A CN202011079084A CN113053848A CN 113053848 A CN113053848 A CN 113053848A CN 202011079084 A CN202011079084 A CN 202011079084A CN 113053848 A CN113053848 A CN 113053848A
Authority
CN
China
Prior art keywords
redistribution
pad
semiconductor device
insulating layer
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011079084.4A
Other languages
English (en)
Inventor
金胜桓
徐铉哲
崔亨硕
朴信映
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190175172A external-priority patent/KR20210082835A/ko
Priority claimed from KR1020200033258A external-priority patent/KR20210116984A/ko
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113053848A publication Critical patent/CN113053848A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

包括重分布层的半导体装置及其制造方法。一种半导体存储器装置包括：下部结构；重分布绝缘层，该重分布绝缘层设置在下部结构上方；重分布导电层，该重分布导电层设置在重分布绝缘层上方并电连接到下部结构的一部分，重分布导电层包括重分布焊盘；以及保护层，该保护层覆盖重分布绝缘层和重分布导电层，并且使重分布焊盘暴露。重分布导电层包括与重分布焊盘相邻设置的沟槽，并且保护层的一部分填充沟槽。

Description

包括重分布层的半导体装置及其制造方法
技术领域
各个实施方式涉及一种半导体装置，更具体地，涉及一种包括重分布层(redistribution layer)的半导体装置。
背景技术
半导体装置可以包括用于执行各种功能的集成电路。为了将这种半导体装置连接到外部端子，可能需要形成重分布层。
重分布层可以主要在其中形成有电路图案的晶片被造出(fab-out)的状态下(即，在封装工艺中)形成。然而，在某些情况下，重分布层可以在(在晶片中形成电路图案的)前端工艺中与电路图案一起形成。
发明内容
各种实施方式涉及能够在确保可靠性和操作特性的同时防止工艺缺陷的半导体装置及其制造方法。
在一种实施方式中，半导体装置可以包括：下部结构；重分布绝缘层，该重分布绝缘层设置在下部结构上方；重分布导电层，该重分布导电层设置在重分布绝缘层上方并电连接到下部结构的一部分，该重分布导电层包括重分布焊盘；以及保护层，该保护层覆盖重分布绝缘层和重分布导电层，并且使重分布焊盘暴露。重分布导电层可以包括与重分布焊盘相邻设置的沟槽，并且保护层的一部分可以填充沟槽。
在一种实施方式中，一种用于制造半导体装置的方法可以包括以下步骤：形成下部结构；在下部结构上方形成重分布绝缘层；在重分布绝缘层上方形成重分布导电层，该重分布导电层包括形成在其中的沟槽以及重分布焊盘；以及形成覆盖重分布绝缘层和重分布导电层并且使重分布焊盘暴露的保护层。沟槽可以与重分布焊盘相邻设置，并且保护层的一部分可以填充沟槽。
附图说明
图1是示出根据本公开的实施方式的半导体装置的重分布导电层的平面图。
图2和图3是示出根据本公开的实施方式的半导体装置的截面图。
图4是示出根据本公开的实施方式的用于形成要连接到半导体装置的连接端子的工艺的一部分的图。
图5是示出根据本公开的另一实施方式的半导体装置的重分布导电层的平面图。
图6是沿图5的线A3-A3’截取的部分及其周边的放大平面图。
图7是沿图5的线A3-A3’截取的截面图。
图8是示出根据本公开的另一实施方式的在半导体装置中进一步形成连接端子的状态的图。
图9是示出根据本公开的另一实施方式的半导体装置的重分布导电层的平面图。
图10是沿图9的线A4-A4’截取的部分及其周边的放大平面图。
图11是沿图9的线A4-A4’截取的截面图。
图12是示出根据本公开的另一实施方式的半导体装置的重分布导电层的平面图。
图13是沿图12的线A5-A5’截取的部分及其周边的放大平面图。
图14是沿图12的线A5-A5’截取的截面图。
图15A、图15B和图15C是示出根据本公开的另一实施方式的重分布焊盘和沟槽的形状的平面图。
图16示出了根据一个实施方式的采用包括半导体封装的存储卡的电子系统的框图。
图17示出了根据一个实施方式的示出包括半导体封装的另一电子系统的框图。
具体实施方式
下面参照附图详细描述所公开技术的各种示例和实施方式。
附图可能不一定按比例绘制，并且在某些情况下，附图中至少一些结构的比例可能被夸大，以便于清楚地示出所描述的示例或实施方式的特定特征。在附图或说明中以多层结构呈现具有两个或更多个层的特定示例时，如图所示的这些层的相对定位关系或布置层的顺序反映了所描述或示出的示例的特定实施方式，并且不同的相对定位关系或布置层的顺序也是可能的。另外，所描述或示出的多层结构的示例可以不反映该特定多层结构中存在的所有层(例如，在两个所示出的层之间可以存在一个或更多个附加层)。作为特定示例，当将所描述或示出的多层结构中的第一层称为在第二层“上”或“上方”或在基板上“上”或“上方”时，第一层可以直接形成在第二层或基板上，但是也可以表示其中一个或更多个其他中间层可以存在于第一层和第二层或基板之间的结构。
图1至图3是示出根据本公开的实施方式的半导体装置及其制造方法的图。具体地，图1是示出根据本公开的实施方式的半导体装置的重分布导电层的平面图。图2和图3是示出根据本公开的实施方式的半导体装置的截面图。图2和图3分别是沿图1的线A1-A1’和A2-A2’截取的截面图。
参照图1至图3，本实施方式的半导体装置可以包括：下部结构US；重分布绝缘层155，该重分布绝缘层155形成在下部结构US上方；重分布导电层160，该重分布导电层160形成在重分布绝缘层155上方并电连接到下部结构US的一部分；以及保护层170，该保护层170覆盖重分布导电层160和重分布绝缘层155，同时具有开口以暴露重分布导电层160的一部分。
下部结构US可以包括半导体基板100和形成在半导体基板100的一个表面上方的多层导电图案和/或绝缘图案。半导体基板可以包括诸如硅的半导体材料。多层导电图案和/或绝缘图案可以形成集成电路。
作为示例，下部结构US的下部可以包括半导体基板100和形成在半导体基板100上方的第一层间绝缘层105。尽管未示出，但是可以在第一层间绝缘层105中形成晶体管、接触件或导线等。下部结构US的上部可以包括多层导电图案110、120、130和140，以及其中嵌入了多层导电图案110、120、130和140的第二层间绝缘层至第五层间绝缘层115、125、135和145。在本实施方式中，下部结构US的上部可以包括：第二层间绝缘层115，该第二层间绝缘层115形成在第一层间绝缘层105上方；第一接触件110，该第一接触件110穿过第二层间绝缘层115并连接到位于第二层间绝缘层115下方的导电图案(未示出)；第一焊盘120，该第一焊盘120形成在第二层间绝缘层115上方并连接到第一接触件110；第三层间绝缘层125，该第三层间绝缘层125形成在第二层间绝缘层115上并围绕第一焊盘120的侧表面；第四层间绝缘层135，该第四层间绝缘层135覆盖第一焊盘120和第三层间绝缘层125；第二接触件130，该第二接触件130穿过第四层间绝缘层135并连接到第一焊盘120；第二焊盘140，该第二焊盘140形成在第四层间绝缘层135上方并连接到第二接触件130；以及第五层间绝缘层145，该第五层间绝缘层145形成在第四层间绝缘层135上方并覆盖第二焊盘140。然而，本实施方式不限于图示内容，并且可以对被包括在下部结构US中的导电/绝缘图案的形状或结构等进行各种修改。
同时，可以适当地选择用于下部结构US中所包括的导电/绝缘图案的材料，以便于满足所需的半导体装置的特性。特别地，诸如铜(Cu)的具有低电阻的金属可以用作导电图案，并且具有低介电常数的材料(即，低k材料)可以用作填充在导电图案之间的绝缘层。作为示例，第一接触件110和/或第一焊盘120可以包括铜，并且围绕第一接触件110和/或第一焊盘120的第二层间绝缘层115和/或第三层间绝缘层125可以包括介电常数为2.7或更小的低k材料。第四层间绝缘层135和第五层间绝缘层145可以包括常规绝缘材料(例如，氧化硅)。
然而，如果在仅形成下部结构US的状态下通过利用保护层170覆盖半导体装置的表面并执行造出工艺(fab-out process)来封装半导体装置，则湿气(moisture)可能穿透第四层间绝缘层135和第五层间绝缘层145而到达包括相对容易吸收湿气的低k材料的第二层间绝缘层115和/或第三层间绝缘层125。这种湿气可能引起金属离子，特别是铜离子的电移动(electrical movement)。因此，在第一接触件110与另一相邻接触件(未示出)之间或在第一焊盘120与另一相邻焊盘(未示出)之间可能发生电短路。因此，在本实施方式中，为了防止这种问题，可以在造出之前在下部结构US上方另外形成重分布绝缘层155和重分布导电层160。
重分布绝缘层155可以包括比低k材料具有更高的介电常数和/或更低的吸湿率(moisture absorption rate)的绝缘材料。作为示例，重分布绝缘层155可以包括氧化硅、氮化硅或其组合。另外，重分布绝缘层155可以具有单层结构或多层结构。重分布绝缘层155可以被形成为相对较厚以防止湿气渗透。例如，重分布绝缘层155的厚度T3可以大于第四层间绝缘层135的厚度T1、第五层间绝缘层145的厚度T2和/或第四层间绝缘层135和第五层间绝缘层145的厚度之和(即，T1+T2)。
重分布导电层160可以形成在重分布绝缘层155上方。重分布导电层160可以被形成为相对较厚以便于容易地发送信号。例如，重分布导电层160的厚度可以与重分布绝缘层155的厚度T3相同或相似。另外，重分布导电层160可以包括各种导电材料。例如，重分布导电层160可以包括诸如铝(Al)的金属。重分布导电层160可以具有单层结构或多层结构。
重分布导电层160可以连接到下部结构US的最上面的导电图案(例如，第二焊盘140)。为此，可以在重分布绝缘层155和第五层间绝缘层145中形成第三接触件150，以穿透重分布绝缘层155和第五层间绝缘层145。第三接触件150的上表面可以连接到重分布导电层160，并且第三接触件150的下表面可以连接到第二焊盘140。
重分布导电层160的上表面的一部分可以通过保护层170的开口暴露。在下文中，重分布导电层160的暴露部分将被称为重分布焊盘160P。重分布焊盘160P可以是用于将本实施方式的半导体装置电连接到外部装置的连接端子(未图示)所结合至的部分。
可以根据需要以各种形式布置多个重分布焊盘160P，并且可以将各种信号或各种电源的电平等施加到重分布焊盘160P。根据需要，多个重分布导电层160也可以以各种形式布置，同时具有各种形状。特别地，可以使用重分布导电层160将被施加有相同电源的重分布焊盘160P彼此连接。这是为了有效地供应在半导体装置的操作期间使用的电力。例如，如图1所示，被施加有相同的第一电压V1的第一重分布焊盘160P1和第二重分布焊盘160P2可以通过重分布导电层160而彼此连接，该重分布导电层160包括：第一引线部分L1，该第一引线部分L1与第一重分布焊盘160P1交叠并且向其左侧延伸；第二引线部分L2，该第二引线部分L2与第二重分布焊盘160P2交叠并向其左侧延伸；以及板部分PL，该板部分PL设置在第一引线部分L1和第二引线部分L2的左侧，并共同连接到第一引线部分L1和第二引线部分L2。在另一实施方式中，在将被施加有相同电源的重分布焊盘160P连接彼此的同时，重分布导电层160可以具有各种曲线形状、板状形状或它们的组合。如果本实施方式的半导体装置是以高速操作的半导体存储器，则在存储或擦除数据的操作中大量电荷可能瞬时转移。此时，如果不立即提供电荷，则在数据完整性方面可能会出现问题。然而，如在本实施方式中那样，如果将被施加有相同电源的重分布焊盘160P彼此连接以形成电源分配网络(PDN)，则可以应对瞬时电压变化，从而解决该问题。
保护层170可以用于限定重分布焊盘160P，同时保护本实施方式的半导体装置。保护层170可以具有包括诸如绝缘聚合物的各种绝缘材料的单层结构或多层结构。特别地，保护层170可以包括诸如聚酰亚胺异吲哚喹唑啉(Polyimide Isoindro Quindzoline，PIQ)的聚酰亚胺材料。
由于其下方的结构的阶梯高度，也即，在存在重分布导电层160的区域与不存在重分布导电层160的区域之间的阶梯高度，保护层170可以具有阶梯高度。如上所述，因为重分布导电层160的厚度相当大，所以在保护层170中和在保护层170下方的结构中的阶梯高度也可能相当大。另外，由于设置在保护层170下方的结构的阶梯高度，围绕重分布焊盘160P的保护层170的侧表面可以具有不同的倾斜度(slope)。更具体地，在用于形成保护层170的聚合物涂覆工艺(polymer coating process)中，由于设置在保护层170下方的结构的阶梯高度，所涂覆的聚合物的表面可以具有阶梯高度。在随后的聚合物固化工艺中，聚合物内部的溶剂可能会蒸发，并且可能会进行聚合物偶联(polymeric coupling)，因此，聚合物可能会收缩。结果，聚合物的形状可能从陡峭的┏形状改变为平缓(gentle)的∠形状，因此，聚合物的侧表面的倾斜度可能彼此不同。作为示例，如图3所示，在保护层170的第一部分170-1的高度与保护层170的第二部分170-2的高度之间可能出现差异(参见H1)。整个第一部分170-1可以位于重分布导电层160上方，并且与重分布导电层160交叠或接触。另一方面，第二部分170-2的一部分(参见A)可以与重分布绝缘层155交叠或接触，并且第二部分170-2的其余部分(参见B)可以与重分布导电层160交叠或接触。再次参照图1和图3，当重分布焊盘160P位于重分布导电层160的向左侧延伸的部分的端部时，位于重分布焊盘160P的右侧的第一部分170-1的高度和围绕重分布焊盘160P的除了重分布焊盘160P的右侧之外的其余三侧的第二部分170-2的高度可以显著不同。此外，保护层170的第一部分170-1的倾斜侧表面S1的倾斜度大于保护层170的第二部分170-2的倾斜侧表面S2的倾斜度。因此，下面将参照其他实施方式来更详细地描述由此可能出现的问题及其解决方案。
下面将简要描述上述半导体装置的制造方法。
首先，可以通过重复以下工艺来形成下部结构US：在半导体基板100上方沉积导电层或绝缘层，并且通过掩模和蚀刻工艺来对导电层或绝缘层进行图案化。形成下部结构US的最终工艺可以是形成最上面的导电图案(例如，第二焊盘140)并形成覆盖最上面的导电图案的绝缘层(例如，第五层间绝缘层145)的工艺。
随后，可以沉积覆盖下部结构US的重分布绝缘层155。
随后，可以选择性地蚀刻重分布绝缘层155和第五层间绝缘层145以形成暴露第二焊盘140的上表面的接触孔，并且然后可以用导电材料填充接触孔。结果，可以形成第三接触件150。
随后，可以在其中形成有第三接触件150的重分布绝缘层155上方沉积导电材料，并选择性地对其进行蚀刻以形成重分布导电层160。
随后，可以在重分布绝缘层155和重分布导电层160上方形成保护层170。保护层170可以具有开口以暴露重分布焊盘160P。保护层170可以通过涂覆方法形成。
从在半导体基板100上方形成下部结构US的工艺到形成保护层170的工艺的上述工艺可以在前端工艺中执行。
上述半导体装置及其制造方法具有以下优点。
首先，由于在下部结构的上方直接形成相对较厚的重分布绝缘层和相对较厚的重分布导电层，所以即使下部结构包括易受湿气影响的低k材料和容易被湿气电离并且其离子易于移动的金属(例如，铜)，也可以防止湿气渗透到下部结构中。结果，可以确保半导体装置的可靠性。
另外，通过使用重分布导电层将被施加有相同电源的焊盘彼此联接，可以进行高效的供电。结果，可以改善半导体装置的操作特性。
同时，如上所述，根据本实施方式的半导体装置，保护层170的高度可能具有变化，并且保护层170的与重分布焊盘160P相邻的侧表面的倾斜度可以具有变化。在这种情况下，在下面的图4中描述的形成连接端子的工艺中可能出现问题。
图4是示出根据本公开的实施方式的用于形成要连接到半导体装置的连接端子的工艺的一部分的图。基于图3，将描述形成连接端子的后续工艺的一部分。
首先，简要描述形成连接端子的工艺，可以在图3的半导体装置上方(也即，在重分布焊盘160P和保护层170上方)涂覆光致抗蚀剂PR。随后，可以通过曝光工艺去除重分布焊盘160P上方的光致抗蚀剂PR。结果，可以将光致抗蚀剂PR图案化为暴露重分布焊盘160P。随后，可以通过在被暴露的重分布焊盘160P上方进行电镀(electroplating)来形成诸如凸块的连接端子(未示出)。
然而，参照图4的左侧，在对光致抗蚀剂PR进行曝光的工艺中，入射到包括具有大倾斜度的倾斜侧表面S1的第一部分170-1的光可能被部分地反射，并且因此，也可能对在重分布焊盘160P上方的光致抗蚀剂PR进行曝光。结果，参照图4的右侧，即使在显影之后，光致抗蚀剂PR也可能保留在重分布焊盘160P上方(参见虚线圆圈)。在这种情况下，后续的电镀工艺可能难以正常进行。结果，可能难以形成连接端子。
在下文中，将提出一种能够解决在上述半导体装置及其制造方法中出现的问题的实施方式。
图5至图7是示出根据本公开的另一实施方式的半导体装置及其制造方法的图。具体地，图5是示出根据本公开的另一实施方式的半导体装置的重分布导电层的平面图。图6是沿图5的线A3-A3’截取的部分及其周边的放大平面图。图7是沿图5的线A3-A3’截取的截面图。针对与上述实施方式基本相同的部分，将省略其详细描述。
参照图5至图7，本实施方式的半导体装置可以包括：重分布绝缘层255；重分布导电层260，该重分布导电层260形成在重分布绝缘层255上方；以及保护层270，该保护层270覆盖重分布绝缘层255和重分布导电层260，同时具有开口以暴露重分布导电层260的一部分。保护层270的开口可以限定重分布导电层260的重分布焊盘260P。重分布绝缘层255可以设置在与上述实施方式的下部结构(参见图2和图3的US)基本相同的下部结构(未示出)上方。重分布导电层260可以通过穿透重分布绝缘层255的接触件250电连接到下部结构。
重分布焊盘260P的布置可以与上述实施方式的重分布焊盘(参见图1的160P)的布置基本相同。另外，重分布导电层260的轮廓和布置可以与上述实施方式的重分布导电层(参见图1的160)的轮廓和布置基本相同。然而，在本实施方式中，可以在重分布导电层260中进一步形成沟槽T。沟槽T可以与重分布焊盘260P相邻地形成。特别地，重分布导电层260可以包括：焊盘部分，该焊盘部分包括重分布焊盘260P；以及延伸部分，该延伸部分与焊盘部分相邻并从焊盘部分沿至少一个方向延伸。在这种情况下，沟槽T可以设置在延伸部分中。沟槽T的位置将在下面更详细地描述。
作为示例，参照图5和图6的沿着线A3-A3'的部分，即，由P1指示的部分，重分布导电层260可以包括焊盘部分P1-1和延伸部分P1-2。焊盘部分P1-1可以与具有四个侧边(例如，上侧、下侧、右侧和左侧)的重分布焊盘260P交叠。延伸部分P1-2可以从焊盘部分P1-1向右侧延伸。重分布导电层260的焊盘部分P1-1的平面区域可以稍微大于重分布焊盘260P的平面区域。因此，焊盘部分P1-1的除了与重分布焊盘260P的交叠部分之外的其余部分的平面区域可以相对较小。这可能意味着在平面图中保护层270与焊盘部分P1-1之间的交叠区域相对较小。因此，如图7所示，保护层270的第二部分270-2可以与焊盘部分P1-1具有小的交叠区域，并且第二部分270-2的大部分可以位于重分布绝缘层255上方。因此，第二部分270-2的高度可以较低，并且第二部分270-2的倾斜侧表面S4的倾斜度可以较平缓。作为参考，保护层270的第二部分270-2可以表示与焊盘部分P1-1部分交叠而不与延伸部分P1-2交叠的部分。另一方面，因为沟槽T存在于延伸部分P1-2中，所以延伸部分P1-2的平面区域可以相对较小。这可能意味着保护层270和延伸部分P1-2之间的交叠区域在平面图中相对较小。因此，如图7所示，保护层270的第一部分270-1可以与延伸部分P1-2具有较小的交叠区域，并且第一部分270-1的大部分可以被填充在沟槽T中。因此，第一部分270-1的高度可以较低，并且第一部分270-1的倾斜侧表面S3的倾斜度可以较平缓。
沟槽T的深度可以与重分布导电层260的厚度基本相同。在这种情况下，在图7的截面中，看起来重分布导电层260的焊盘部分P1-1和延伸部分P1-2被沟槽T分离。但是，为了通过重分布导电层260发送信号和电力，重分布导电层260必须实质上不被分离。因此，在平面图中，可以控制沟槽T的宽度以防止焊盘部分P1-1和延伸部分P1-2的电/物理分离。也即，如图6的平面图所示，在垂直于重分布导电层260的延伸方向的方向上，也即，在垂直方向上，沟槽T的宽度W1可以小于延伸部分P1-2的宽度W2。此外，在本实施方式中，沟槽T的侧表面可以被延伸部分P1-2围绕。在这种情况下，延伸部分P1-2的在垂直方向上位于沟槽T的两侧的部分(参见虚线圆圈)可以用于连接焊盘部分P1-1和延伸部分P1-2。
作为另一示例，参照由P2指示的部分，两个重分布焊盘260P可以在水平方向上彼此相邻布置。在这种情况下，重分布导电层260可以包括：焊盘部分，该焊盘部分与两个重分布焊盘260P交叠；以及延伸部分，该延伸部分从焊盘部分向右侧延伸。沟槽T可以设置在延伸部分中，也即，在两个重分布焊盘260P中的右侧重分布焊盘的右侧。因为两个重分布焊盘260P彼此相邻布置，所以沟槽T不需要设置在两个重分布焊盘260P之间。然而，如果两个重分布焊盘260P之间的间隔增大，从而使得重分布导电层260在两个重分布焊盘260P之间的平面区域增大，则可以在两个重分布焊盘260P之间进一步形成沟槽T。也就是说，可以将两个重分布焊盘260P之间的区域确定为延伸部分。
作为另一示例，参照由P3指示的部分，重分布导电层260可以包括与重分布焊盘260P交叠的焊盘部分，以及分别从焊盘部分向左侧和右侧延伸的两个延伸部分。沟槽T可以分别设置在这两个延伸部分中。也就是说，沟槽T可以分别设置在重分布焊盘260P的左侧和右侧。
作为另一示例，参照由P4指示的部分，重分布导电层260可以包括与重分布焊盘260P交叠的焊盘部分，以及分别从焊盘部分向右侧和下侧延伸的两个延伸部分。在本实施方式中，两个沟槽T可以分别在这两个延伸部分中彼此分开地布置。也就是说，两个沟槽T可以分别设置在重分布焊盘260P的右侧和下侧。然而，两个沟槽T中的右侧沟槽的下部和两个沟槽T中的下侧沟槽的右部可以彼此连接以形成单个沟槽。
作为另一示例，参照由P5指示的部分，重分布导电层260可以包括与重分布焊盘260P交叠的焊盘部分，以及分别从焊盘部分向左侧、右侧和上侧延伸的三个延伸部分。在本实施方式中，三个沟槽T可以分别在这三个延伸部分中彼此分开地设置。也就是说，三个沟槽T可以分别设置在重分布焊盘260P的左侧、右侧和上侧。然而，三个沟槽T中的至少两个可以彼此连接。
作为另一示例，参照由P6指示的部分，重分布导电层260可以包括与重分布焊盘260P交叠的焊盘部分，以及分别从焊盘部分向左侧、右侧、上侧和下侧延伸的四个延伸部分。在本实施方式中，四个沟槽T可以分别在这四个延伸部分中彼此分开地设置。也就是说，四个沟槽T可以分别设置在重分布焊盘260P的左侧、右侧、上侧和下侧。四个沟槽T中的至少两个可以彼此连接。然而，四个沟槽T中的至少一些不彼此连接。这是因为当所有四个沟槽T都连接以形成单个沟槽时，重分布导电层260的焊盘部分和延伸部分彼此分离。换句话说，如果重分布焊盘260P被具有闭合曲线形状或闭合多边形形状的沟槽完全围绕，则重分布焊盘260P可能与重分布导电层260分离。
在本实施方式中，一个沟槽T可以设置在一个延伸部分中。此外，沟槽T可以具有平面矩形形状。然而，本公开不限于此，并且设置在一个延伸部分中的沟槽T的数量可以是两个或更多个。另外，可以对沟槽T的平面形状进行各种修改。例如，沟槽T的平面形状可以是圆形、卵形或狭缝形等。
根据本实施方式，可以通过沟槽T减小和/或去除保护层270的阶梯高度。此外，保护层270在重分布焊盘260P周围的侧表面的倾斜度可以相同和/或相似，同时相对平缓。结果，可以解决在上述实施方式中在形成连接端子的工艺期间出现的问题，也即，在曝光工艺中光致抗蚀剂由于在倾斜表面上反射的光而残留在重分布焊盘上的问题。另外，可以获得上述实施方式的优点。也即，可以确保半导体装置的可靠性并改善操作特性。
除了形成重分布导电层之外，可以通过与上述实施方式的半导体装置的制造方法基本相同的方法来制造本实施方式的半导体装置。
在本实施方式中，具有沟槽T的重分布导电层260可以如下形成。
作为示例，可以通过在重分布绝缘层255上方沉积导电材料并选择性地蚀刻导电材料来形成重分布导电层260。此时，可以通过使用覆盖由重分布导电层260的轮廓所限定的区域并且对要形成沟槽T的区域进行开口的掩膜来执行选择性蚀刻。
另选地，作为另一示例，可以通过在重分布绝缘层255上沉积导电材料并选择性地蚀刻导电材料来形成与图1的重分布导电层160具有相同轮廓的重分布导电层。并且然后，可以使用对要形成沟槽T的区域进行开口的掩模另外地蚀刻重分布导电层。
图8是示出根据本公开的另一实施方式的在半导体装置中进一步形成连接端子的状态的图。
参照图8，除了上述图5至图7的半导体装置的组件之外，本实施方式的半导体装置还可以包括连接端子280。
连接端子280可以被形成为连接到各个重分布焊盘260P。如图5所示，当布置多个重分布焊盘260P时，连接端子280可以连接到至少一些重分布焊盘260P。半导体装置可以通过连接端子280电连接到外部装置(未示出)，并且可以接收信号、电力等。
可以通过以下步骤来形成连接端子280：在重分布焊盘260P和保护层270上涂覆光致抗蚀剂，通过曝光工艺图案化光致抗蚀剂以使得重分布焊盘260P的表面被暴露，以及执行电镀工艺。在本实施方式中，由于重分布焊盘260P周围的保护层270的高度较低并且其侧表面的倾斜度较平缓，因此在曝光工艺中在倾斜侧表面上反射的光可以更少，因此，可以容易地进行光致抗蚀剂的图案化。结果，可以容易地形成连接端子280。
在本实施方式中，连接端子280可以具有柱状凸块形状。然而，本公开不限于此，并且诸如焊球或接合引线的各种类型的连接器可以用作连接端子280。
图9至图11是示出根据本公开的另一实施方式的半导体装置及其制造方法的图。具体地，图9是示出根据本公开的另一实施方式的半导体装置的重分布导电层的平面图。图10是沿图9的线A4-A4’截取的部分及其周边的放大平面图。图11是沿图9的线A4-A4’截取的截面图。针对与上述实施方式基本相同的部分，将省略其详细描述。
参照图9至图11，本实施方式的半导体装置可以包括：重分布绝缘层355；重分布导电层360，该重分布导电层360形成在重分布绝缘层355上方，并且包括重分布焊盘360P；以及保护层370，该保护层370覆盖重分布绝缘层355和重分布导电层360，同时暴露重分布焊盘360P。重分布焊盘360P可以是重分布导电层360的一部分，并且可以被限定为由保护层370暴露而不被保护层370覆盖的部分。重分布导电层360可以通过穿透重分布绝缘层355的接触件350而电连接到下部结构(未示出)。
重分布导电层360可以包括：焊盘部分，其包括重分布焊盘360P；以及延伸部分，其与焊盘部分相邻，并且从焊盘部分沿至少一个方向延伸。在这种情况下，沟槽T’可以设置在延伸部分中。在本实施方式中，沟槽T’的深度可以小于重分布导电层360的厚度，并且因此，对沟槽T’的宽度没有限制。这将在下面详细描述。
作为示例，参照图9和图10的沿线A4-A4'的部分，也即，由P1’指示的部分，重分布导电层360可以包括焊盘部分P1’-1和延伸部分P1’-2。焊盘部分P1’-1可以与重分布焊盘360P交叠，该重分布焊盘360P具有四个侧边(例如，上侧、下侧、右侧和左侧)。延伸部分P1’-2可以从焊盘部分P1’-1向右侧延伸。沟槽T’可以设置在延伸部分P1’-2中。焊盘部分P1’-1的平面区域可以比重分布焊盘360P的平面区域稍大。因此，在平面图中，保护层370和焊盘部分P1’-1的交叠区域可以相对较小。另外，因为在延伸部分P1’-2中存在沟槽T’，所以在平面图中保护层370和延伸部分P1’-2的交叠区域可以相对较小。因此，如图11所示，保护层370的第二部分370-2可以与焊盘部分P1’-1具有较小的交叠区域，并且第二部分370-2的大部分可以设置在重分布绝缘层355上方。结果，保护层370的第二部分370-2的高度可以较低，并且其倾斜侧表面S4’的倾斜度可以较平缓。另外，由于保护层370的第一部分370-1与延伸部分P1’-2具有较小的交叠区域，并且第一部分370-1的大部分被填充在沟槽T’中，所以保护层370的第一部分370-1的高度可以较低，并且其倾斜侧表面S3’的倾斜度可以较平缓。
这里，沟槽T’的深度D1可以小于重分布导电层360的厚度D2。也就是说，重分布导电层360可以在沟槽T’下方的预定厚度中保留。因此，无论沟槽T’的平面形状如何，焊盘部分P1’-1和延伸部分P1’-2都可以彼此电连接和物理连接。例如，如图10的平面图所示，在垂直于重分布导电层360的延伸方向的方向上，例如在垂直方向上，沟槽T’的宽度W1’可以与延伸部分P1’-2的宽度W2’相同。在这种情况下，在平面图中，看起来焊盘部分P1’-1和延伸部分P1’-2彼此分离。然而，焊盘部分P1’-1和延伸部分P1’-2可以通过重分布导电层360的在沟槽T’下方的其余部分彼此连接。
作为另一示例，参照由P2’指示的部分，两个重分布焊盘360P可以在水平方向上彼此相邻布置。在这种情况下，重分布导电层360可以包括与两个重分布焊盘360P交叠的焊盘部分，以及从焊盘部分向右侧延伸的延伸部分。沟槽T’可以设置在延伸部分中，也即，在两个重分布焊盘360P中的右侧重分布焊盘的右侧。在平面图中，在与重分布导电层360的延伸方向垂直的方向上，也即，在垂直方向上，沟槽T’的宽度可以与延伸部分的宽度相同。因此，在平面图中，看起来重分布焊盘360P经由沟槽T’与重分布导电层360分离。然而，由于沟槽T’的深度小于重分布导电层360的厚度，所以重分布焊盘360P实际上可以不与重分布导电层360分离。
作为另一示例，参照由P3’指示的部分，重分布导电层360可以包括与重分布焊盘360P交叠的焊盘部分，以及分别从焊盘部分向左侧和右侧延伸的两个延伸部分。沟槽T’可以分别设置在这两个延伸部分中。也就是说，沟槽T’可以分别设置在重分布焊盘360P的左侧和右侧。与P1’部分相似，沟槽T’的宽度可以与延伸部分的宽度相同，而沟槽T’的深度可以小于重分布导电层360的厚度。因此，重分布焊盘360P可以不与重分布导电层360分离。
作为另一示例，参照由P4’指示的部分，重分布导电层360可以包括与重分布焊盘360P交叠的焊盘部分，以及分别从焊盘部分向右侧和下侧延伸的两个延伸部分。在本实施方式中，沟槽T’可以设置在这两个延伸部分中，以具有完全围绕重分布焊盘360P的形状。也就是说，沟槽T’可以具有与重分布焊盘360P的右侧和下侧相对应的┘形状。在这种情况下，看起来重分布焊盘360P经由沟槽T’与重分布导电层360分离。然而，由于沟槽T’的深度小于重分布导电层360的厚度，所以重分布焊盘360P可以不与重分布导电层360分离。
作为另一示例，参照由P5’指示的部分，重分布导电层360可以包括与重分布焊盘360P交叠的焊盘部分，以及分别从焊盘部分向左侧、右侧和上侧延伸的三个延伸部分。在本实施方式中，沟槽T’可以设置在这三个延伸部分中，以具有完全围绕重分布焊盘360P的形状。也就是说，沟槽T’可以具有与重分布焊盘360P的左侧、右侧和上侧相对应的┌┐形状。与P4’部分类似，因为沟槽T’的深度小于重分布导电层360的厚度，所以重分布焊盘360P可以不与重分布导电层360分离。
作为另一示例，参照由P6’指示的部分，重分布导电层360可以包括与重分布焊盘360P交叠的焊盘部分，以及分别从焊盘部分向左侧、右侧、上侧和下侧延伸的四个延伸部分。在本实施方式中，沟槽T’可以设置在这四个延伸部分中，以具有完全围绕重分布焊盘360P的形状。也就是说，沟槽T’可以具有与重分布焊盘360P的左侧、右侧、上侧和下侧相对应的□形状。与P4’部分类似，因为沟槽T’的深度小于重分布导电层360的厚度，所以重分布焊盘360P可以不与重分布导电层360分离。
在本实施方式中，保护层370的阶梯高度可以通过沟槽T’而被减小和/或去除，并且保护层370在重分布焊盘360P周围的侧表面的倾斜度可以相同和/或相似，同时相对平缓。结果，可以获得上述实施方式的优点。也就是说，可以确保半导体装置的可靠性，并且可以改善操作特性。
除了形成重分布导电层之外，可以通过与上述实施方式的半导体装置的制造方法基本相同的方法来制造本实施方式的半导体装置。
在本实施方式中，具有沟槽T’的重分布导电层360可以如下形成。
例如，可以通过在重分布绝缘层355上方沉积导电材料并选择性地蚀刻导电材料来形成与图1的重分布导电层160具有相同轮廓的重分布导电层。并且然后，可以使用对要形成沟槽T’的区域进行开口的掩模另外蚀刻重分布导电层。此时，可以调节蚀刻深度以形成深度小于重分布导电层的厚度的沟槽T’。
图12至图14是示出根据本公开的另一实施方式的半导体装置及其制造方法的图。具体地，图12是示出根据本公开的另一实施方式的半导体装置的重分布导电层的平面图。图13是沿图12的线A5-A5’截取的部分及其周边的放大平面图。图14是沿图12的线A5-A5’截取的截面图。针对与上述实施方式基本相同的部分，将省略其详细描述。
参照图12至图14，本实施方式的半导体装置可以包括重分布绝缘层455；重分布导电层460，该重分布导电层460形成在重分布绝缘层455上方，并包括重分布焊盘460P；以及保护层470，该保护层470覆盖重分布绝缘层455和重分布导电层460，同时暴露重分布焊盘460P。
重分布导电层460可以包括：焊盘部分，该焊盘部分包括重分布焊盘460P；以及延伸部分，该延伸部分与焊盘部分相邻，并且从焊盘部分沿至少一个方向延伸。可以在重分布导电层460的延伸部分中形成沟槽T”。下面将更详细地描述沟槽T”的位置。
作为示例，参照沿着图12和图13的线A5-A5'的部分，即由P1”指示的部分，重分布导电层460可以包括焊盘部分P1”-1和延伸部分P1”-2。焊盘部分P1”-1可以与重分布焊盘460P交叠，该重分布焊盘460P具有四个侧边(例如，上侧、下侧、右侧和左侧)。延伸部分P1”-2可以从焊盘部分P1”-1向右侧延伸。沟槽T”可以设置在延伸部分P1”-2中。焊盘部分P1”-1的平面区域可以稍大于重分布焊盘460P的平面区域。因此，在平面图中，保护层470和焊盘部分P1”-1的交叠区域可以相对较小。另外，因为在延伸部分P1”-2中存在沟槽T”，所以在平面图中保护层470和延伸部分P1”-2的交叠区域可以相对较小。因此，如图14所示，保护层470的第二部分470-2可以与焊盘部分P1”-1具有较小的交叠区域，并且第二部分470-2的大部分可以位于重分布绝缘层455上方。结果，保护层470的第二部分470-2的高度可以较低，并且其倾斜侧表面S4”的倾斜度可以较平缓。另外，保护层470的第一部分470-1可以与延伸部分P1”-2具有较小的交叠区域，并且第一部分470-1的大部分可以被填充在沟槽T”中。结果，保护层470的第一部分470-1的高度可以较低，并且其倾斜侧表面S3”的倾斜度可以较平缓。
这里，在平面图中，沟槽T”可以包括在垂直于重分布导电层460的延伸方向的方向上(例如，在垂直方向上)位于两侧的第一沟槽T1”和第二沟槽T2”。然而，因为沟槽T”的宽度W1”小于延伸部分P1”-2的宽度W2”，所以在第一沟槽T1”和第二沟槽T2”之间可以存在延伸部分P1”-2的一部分(参见虚线圆圈)以用于连接焊盘部分P1”-1和延伸部分P1”-2。也就是说，即使沟槽T”的深度与重分布导电层460的厚度相同，也可以保持焊盘部分P1”-1和延伸部分P1”-2的电连接和物理连接。
特别地，延伸部分P1”-2的由虚线圆圈指示的部分可以在垂直方向上位于中央。换句话说，第一沟槽T1”的宽度和第二沟槽T2”的宽度在垂直方向上可以相同。如在本实施方式中那样，当焊盘部分P1”-1和延伸部分P1”-2在中央彼此连接时，穿过重分布导电层460的电信号路径(参见虚线箭头)可以具有最短的距离。因此，可以提高信号发送的速度和效率。
作为另一示例，参照由P2”指示的部分，两个重分布焊盘460P可以在水平方向上彼此相邻布置。在这种情况下，重分布导电层460可以包括与两个重分布焊盘交叠的焊盘部分，以及从焊盘部分向右侧延伸的延伸部分。沟槽T”可以设置在延伸部分中，也即，在两个重分布焊盘460P中的右侧重分布焊盘的右侧。这里，沟槽T”可以包括设置在两侧并且使延伸部分的一部分插入其间的两个沟槽。延伸部分的该部分可以在垂直方向上居中设置。也就是说，沟槽T”的形状可以与图13中描述的形状基本相同。
作为另一示例，参照由P3”指示的部分，重分布导电层460可以包括与重分布焊盘460P交叠的焊盘部分，以及分别从焊盘部分向左侧和右侧延伸的两个延伸部分。两个沟槽T”可以分别设置在这两个延伸部分中。也就是说，两个沟槽T”可以分别设置在重分布焊盘460P的左侧和右侧。这里，两个沟槽T”中的每一个可以包括设置在两侧且使延伸部分的一部分插入其间的两个沟槽。延伸部分的该部分可以在垂直方向上居中设置。也就是说，两个沟槽T”中的每一个的形状可以与图13中描述的形状基本相同。
作为另一示例，参照由P4”指示的部分，重分布导电层460可以包括与重分布盘460P交叠的焊盘部分，以及分别从焊盘部分向右侧和下侧延伸的两个延伸部分。沟槽T”可以分别设置在这两个延伸部分中。也就是说，沟槽T”可以分别设置在重分布焊盘460P的下侧和右侧。为了便于描述，在图12中放大并示出了P4”部分，并且参照于此，沟槽T”可以包括设置在重分布焊盘460P的下侧的下沟槽TA”和设置在重分布焊盘460P的右侧的右沟槽TB”。这里，下沟槽TA”可以在垂直于延伸方向的方向上(即，在水平方向上)分成两部分。将这两个部分称为左侧部分TA1”和右侧部分TA2”。延伸部分的一部分(参见①)可以插入在左侧部分TA1”和右侧部分TA2”之间。另外，右沟槽TB”可以在垂直于延伸方向的方向上(即，在垂直方向上)分成两部分。将这两个部分称为上侧部分TB1”和下侧部分TB2”。延伸部分的一部分(参见②)可以插入在上侧部分TB1”和下侧部分TB2”之间。与由P1”至P3”指示的部分不同，由P4”指示的部分可以具有两个相邻的延伸部分，即，下延伸部分和右延伸部分。在这种情况下，沟槽T”的各部分中的相邻部分可以彼此连接。也就是说，下沟槽TA”的右侧部分TA2”和右沟槽TB”的下侧部分TB2”可以彼此连接，从而在具有┘形状的情况下围绕重分布焊盘460P的右/下角部。在本实施方式中，因为电信号被发送到重分布焊盘460P的中央，所以信号路径可以具有最短的距离。
作为另一示例，参照由P5”指示的部分，重分布导电层460可以包括与重分布焊盘460P交叠的焊盘部分，以及分别从焊盘部分向左侧、右侧和上侧延伸的三个延伸部分。沟槽T”可以分别设置在这三个延伸部分中。也就是说，沟槽T”可以分别设置在重分布焊盘460P的左侧、上侧和右侧。每一个沟槽T”可以在垂直于延伸方向的方向上被分成两个部分，延伸部分的一部分插入在这两个部分之间。在由P5”指示的部分中，左侧延伸部分和上侧延伸部分可以彼此相邻，并且右侧延伸部分和上侧延伸部分可以彼此相邻。在这种情况下，沟槽T”的各部分中的相邻部分可以彼此连接。也就是说，位于重分布焊盘460P的左侧的沟槽T”的上侧部分和位于重分布焊盘460P的上侧的沟槽T”的左侧部分可以彼此连接，从而在具有┌形状的情况下围绕重分布焊盘460P的左/上角部。另外，位于重分布焊盘460P的右侧的沟槽T”的上侧部分和位于重分布焊盘460P的上部的沟槽T”的右侧部分可以彼此连接，从而在具有┐形状的情况下围绕重分布焊盘460P的右/上角部。
作为另一示例，参照由P6”指示的部分，重分布导电层460可以包括与重分布焊盘460P交叠的焊盘部分，以及分别从焊盘部分向左侧、右侧、下侧和上侧延伸的四个延伸部分。沟槽T”可以分别设置在这四个延伸部分中。也就是说，沟槽T”可以分别设置在重分布焊盘460P的左侧、右侧、下侧和上侧。每一个沟槽T”可以在垂直于延伸方向的方向上被分成两个部分，延伸部分的一部分插入在这两个部分之间。在由P6”指示的部分中，上侧延伸部分可以与左侧延伸部分和右侧延伸部分相邻，并且下侧延伸部分可以与左侧延伸部分和右侧延伸部分相邻。在这种情况下，沟槽T”的各部分中的相邻部分可以彼此连接。也就是说，位于重分布焊盘460P的右侧的沟槽T”的上侧部分和位于重分布焊盘460P的上侧的沟槽T”的右侧部分可以彼此连接，从而在具有┐形状的情况下围绕重分布焊盘460P的右/上角部。此外，位于重分布焊盘460P的右侧的沟槽T”的下侧部分和位于重分布焊盘460P的下侧的沟槽T”的右侧部分可以彼此连接，从而在具有┘形状的情况下围绕重分布焊盘460P的右/下角部。此外，位于重分布焊盘460P的左侧的沟槽T”的下侧部分和位于重分布焊盘460P的下侧的沟槽T”的左侧部分可以彼此连接，从而在具有└形状的情况下围绕重分布焊盘460P的左/下角部。
同时，在上述实施方式中，已经描述了重分布焊盘在平面图中具有矩形形状的情况。然而，重分布焊盘的形状可以进行各种修改，例如修改为多边形。因此，可以对沟槽的位置和形状进行各种修改。这将参照图15A至图15C作为示例进行描述。
图15A、图15B和图15C是示出根据本公开的另一实施方式的重分布焊盘和沟槽的形状的平面图。在本实施方式中，在平面图中，重分布焊盘560P可以具有拥有第一侧边至第八侧边的八边形形状。另外，重分布导电层560的延伸部分可以围绕重分布焊盘560P。
参照图15A，沟槽T”'可以被设置为分别与重分布焊盘560P的第一侧边至第八侧边相对应。沟槽T”'可以彼此分离。另选地，沟槽T”'中的至少两个可以彼此连接。然而，如果沟槽T”'的深度与重分布导电层560的厚度相同，则不能连接所有沟槽T”'。
参照图15B，沟槽T”'可以具有围绕重分布焊盘560P的整个侧表面的形状。在这种情况下，为了连接重分布焊盘560P和重分布导电层560，沟槽T”'的深度可以小于重分布导电层560的厚度。
参照图15C，沟槽T”'可以被设置为围绕重分布焊盘560P的八个角部中的每一个。重分布导电层560的一部分可以存在于相邻的沟槽T”'之间以连接至重分布焊盘560P。重分布导电层560的在相邻沟槽T”'之间的部分可以与重分布焊盘560P的中央相对应。这是为了使从重分布导电层560到重分布焊盘560P的电信号路径具有最短的距离。
然而，与图15A至图15C的实施方式不同，重分布导电层560的延伸部分可以从重分布焊盘560P的第一侧边到第八侧边中的一些延伸。在这种情况下，沟槽T”'可以仅设置在这些延伸部分中。
图16显示了说明包括采用根据实施方式的半导体封装中的至少一个的存储卡7800电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810和存储器控制器7820。存储器7810和存储器控制器7820可以存储数据或读出所存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据所描述的实施方式的半导体封装中的至少一个。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，从而响应于来自主机7830的读取/写入请求来读出存储的数据或存储数据。
图17显示了说明包括根据所描述的实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可以包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可以通过总线8715彼此联接，该总线8715提供数据移动通过的路径。
在一种实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够与这些组件执行相同的功能的逻辑器件。控制器8711或存储器8713可以包括根据本公开的实施方式的一个或更多个半导体封装。输入/输出装置8712可以包括从小键盘、键盘、显示器装置和触摸屏等中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储数据和/或将由控制器8711执行的命令等。
存储器8713可以包括诸如DRAM的易失性存储器装置和/或诸如闪存存储器的非易失性存储器装置。例如，可以将闪存存储器安装到诸如移动终端或台式计算机的信息处理系统。闪存存储器可以构成固态盘(SSD)。在这种情况下，电子系统8710可以在闪存存储器系统中稳定地存储大量数据。
电子系统8710可以进一步包括接口8714，接口8714被配置为向通信网络发送数据和从通信网络接收数据。接口8714可以是有线或无线类型的。例如，接口8714可以包括天线或有线或无线收发器。
电子系统8710可以被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任何一种。
如果电子系统8710代表能够执行无线通信的设备，电子系统8710可以在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)技术的通信系统中使用。
尽管已经出于说明性目的描述了各种实施方式，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本公开的精神和范围的情况下，可以进行各种改变和修改。
相关申请的交叉引用
本申请要求于2019年12月26日提交的韩国专利申请10-2019-0175172和2020年3月18日提交的韩国专利申请10-2020-0033258的优先权，其全部内容通过引用合并于此。

Claims (32)

1.一种半导体装置，该半导体装置包括：
下部结构；
重分布绝缘层，所述重分布绝缘层设置在所述下部结构上方；
重分布导电层，所述重分布导电层设置在所述重分布绝缘层上方，并且电连接到所述下部结构的一部分，所述重分布导电层包括重分布焊盘；以及
保护层，所述保护层覆盖所述重分布绝缘层和所述重分布导电层，并且使所述重分布焊盘暴露，
其中，所述重分布导电层包括与所述重分布焊盘相邻设置的沟槽，并且
其中，所述保护层的一部分填充所述沟槽。
2.根据权利要求1所述的半导体装置，其中，所述重分布导电层包括焊盘部分和延伸部分，所述焊盘部分包括所述重分布焊盘，并且所述延伸部分从所述焊盘部分沿至少一个方向延伸，并且
其中，所述沟槽设置在所述延伸部分中。
3.根据权利要求2所述的半导体装置，其中，所述沟槽的深度与所述重分布导电层的厚度相同。
4.根据权利要求3所述的半导体装置，其中，所述焊盘部分和所述延伸部分彼此物理连接和电连接。
5.根据权利要求3所述的半导体装置，其中，在平面图中，在垂直于所述延伸部分的延伸方向的方向上，所述沟槽的宽度小于所述延伸部分的宽度，并且所述沟槽的所有侧表面都被所述延伸部分围绕。
6.根据权利要求3所述的半导体装置，其中，所述焊盘部分包括第一侧边到第N侧边，其中N是自然数，
其中，所述延伸部分包括分别从所述焊盘部分的所述第一侧边到所述第N侧边中的所述第一侧边到第k侧边延伸的第一延伸部分到第k延伸部分，其中，k是大于或等于2且小于或等于N的自然数，并且
其中，所述沟槽包括分别设置在所述第一延伸部分到所述第k延伸部分中的第一沟槽至第k沟槽。
7.根据权利要求6所述的半导体装置，其中，所述第一沟槽至所述第k沟槽彼此分离。
8.根据权利要求6所述的半导体装置，其中，所述第一沟槽至所述第k沟槽中的两个或更多个相邻沟槽彼此连接，并且
其中，所述第一沟槽至所述第k沟槽中的至少一些不彼此连接。
9.根据权利要求3所述的半导体装置，其中，在平面图中，在垂直于所述延伸部分的延伸方向的方向上，所述沟槽被划分为两个部分，所述延伸部分的一部分插入在所述两个部分之间。
10.根据权利要求9所述的半导体装置，其中，所述沟槽的所述两个部分在垂直于所述延伸方向的方向上具有相同的宽度。
11.根据权利要求9所述的半导体装置，其中，所述焊盘部分包括第一侧边到第N侧边，其中N是自然数，
其中，所述延伸部分包括分别从所述焊盘部分的所述第一侧边和第二侧边延伸的第一延伸部分和第二延伸部分，所述焊盘部分的所述第一侧边和所述第二侧边彼此相邻，
其中，所述沟槽包括分别形成在所述第一延伸部分和所述第二延伸部分中的第一沟槽和第二沟槽，
其中，所述第一沟槽在垂直于所述第一延伸部分的延伸方向的方向上被划分为两个部分，所述第一延伸部分的一部分插入在所述两个部分之间，并且
其中，所述第二沟槽在垂直于所述第二延伸部分的延伸方向的方向上被划分为两个部分，所述第二延伸部分的一部分插入在所述两个部分之间。
12.根据权利要求11所述的半导体装置，其中，所述第一沟槽的所述两个部分中的与所述焊盘部分的所述第二侧边相邻的一个与所述第二沟槽的所述两个部分中的与所述焊盘部分的所述第一侧边相邻的一个彼此连接。
13.根据权利要求9所述的半导体装置，其中，所述焊盘部分包括第一侧边到第N侧边，其中N是自然数，
其中，所述延伸部分包括分别从所述焊盘部分的所述第一侧边和第二侧边延伸的第一延伸部分和第二延伸部分，所述焊盘部分的所述第一侧边和所述第二侧边彼此相邻，并且
其中，所述沟槽围绕所述焊盘部分的由所述第一侧边和所述第二侧边限定的角部。
14.根据权利要求2所述的半导体装置，其中，所述沟槽的深度小于所述重分布导电层的厚度。
15.根据权利要求14所述的半导体装置，其中，所述焊盘部分和所述延伸部分通过所述重分布导电层的位于所述沟槽下方的部分而彼此物理连接和电连接。
16.根据权利要求14所述的半导体装置，其中，在垂直于所述延伸部分的延伸方向的方向上，所述沟槽的宽度与所述延伸部分的宽度相同。
17.根据权利要求14所述的半导体装置，其中，所述焊盘部分包括第一侧边到第N侧边，其中N是自然数，
其中，所述延伸部分从所述焊盘部分的所述第一侧边到所述第N侧边中的相邻的所述第一侧边到第k侧边延伸，其中k是大于或等于2且小于或等于N的自然数，并且
其中，所述沟槽具有在所述延伸部分中围绕所述焊盘部分的所述第一侧边到所述第k侧边的形状。
18.根据权利要求1所述的半导体装置，其中，所述下部结构包括导电图案和覆盖所述导电图案的绝缘层，所述导电图案和所述绝缘层设置在所述下部结构的最上部，并且
其中，所述半导体装置还包括：
接触件，所述接触件穿透所述重分布绝缘层和所述绝缘层以与所述导电图案连接。
19.根据权利要求12所述的半导体装置，其中，所述重分布绝缘层的厚度大于所述绝缘层的厚度。
20.根据权利要求1所述的半导体装置，其中，所述下部结构包括多层导电图案和多层绝缘层，所述多层导电图案被嵌入在所述多层绝缘层中，并且
其中，所述多层绝缘层中的至少一个绝缘层比所述重分布绝缘层具有更低的介电常数。
21.根据权利要求1所述的半导体装置，其中，所述下部结构包括多层导电图案和多层绝缘层，所述多层导电图案被嵌入在所述多层绝缘层中，并且
其中，所述多层绝缘层中的至少一个绝缘层比所述重分布绝缘层具有更高的吸湿率。
22.根据权利要求20所述的半导体装置，其中，所述多层导电图案中的被嵌入在比所述重分布绝缘层具有更低的介电常数的绝缘层中的导电图案包括铜。
23.根据权利要求1所述的半导体装置，其中，所述重分布焊盘包括被施加有相同电源的第一重分布焊盘和第二重分布焊盘，并且
其中，所述重分布导电层连接所述第一重分布焊盘和所述第二重分布焊盘。
24.根据权利要求1所述的半导体装置，其中，所述保护层包括绝缘聚合物材料。
25.根据权利要求1所述的半导体装置，该半导体装置还包括：
连接到所述重分布焊盘的连接端子。
26.一种用于制造半导体装置的方法，该方法包括以下步骤：
形成下部结构；
在所述下部结构上方形成重分布绝缘层；
在所述重分布绝缘层上方形成重分布导电层，所述重分布导电层包括形成在其中的沟槽，并且包括重分布焊盘；以及
形成保护层，所述保护层覆盖所述重分布绝缘层和所述重分布导电层并且使所述重分布焊盘暴露，
其中，所述沟槽与所述重分布焊盘相邻设置，并且
所述保护层的一部分填充所述沟槽。
27.根据权利要求26所述的方法，其中，形成所述下部结构的步骤包括以下步骤：形成多层导电图案和多层绝缘层。
28.根据权利要求27所述的方法，该方法还包括以下步骤：
在形成所述重分布导电层之前，形成穿透所述重分布绝缘层和所述多层绝缘层中的最上面的绝缘层以与所述多层导电图案中的最上面的导电图案连接的接触件，
其中，所述重分布导电层连接到所述接触件。
29.根据权利要求28所述的方法，其中，形成所述重分布绝缘层的步骤包括以下步骤：沉积绝缘材料以使所述绝缘材料具有大于所述最上面的绝缘层的厚度的厚度。
30.根据权利要求26所述的方法，其中，形成所述重分布导电层的步骤包括以下步骤：
在所述重分布绝缘层上方沉积导电材料；以及
通过使用掩模来蚀刻所述导电材料，所述掩模在覆盖由所述重分布导电层的轮廓所限定的区域情况下在要形成所述沟槽的区域处留出开口。
31.根据权利要求26所述的方法，其中，形成所述重分布导电层的步骤包括以下步骤：
在所述重分布绝缘层上方沉积导电材料；
通过使用覆盖由所述重分布导电层的轮廓限定的区域的掩模来蚀刻所述导电材料；以及
通过使用在要形成所述沟槽的区域处留出开口的掩膜来进一步蚀刻经蚀刻的所述导电材料。
32.根据权利要求26所述的方法，该方法还包括以下步骤：
在形成所述保护层之后，在所述重分布焊盘上方形成连接端子以使所述连接端子与所述重分布焊盘连接。
CN202011079084.4A 2019-12-26 2020-10-10 包括重分布层的半导体装置及其制造方法 Pending CN113053848A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2019-0175172 2019-12-26
KR1020190175172A KR20210082835A (ko) 2019-12-26 2019-12-26 재배선층을 포함하는 반도체 장치 및 그 제조 방법
KR10-2020-0033258 2020-03-18
KR1020200033258A KR20210116984A (ko) 2020-03-18 2020-03-18 재배선층을 포함하는 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN113053848A true CN113053848A (zh) 2021-06-29

Family

ID=76507743

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011079084.4A Pending CN113053848A (zh) 2019-12-26 2020-10-10 包括重分布层的半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US11417618B2 (zh)
CN (1) CN113053848A (zh)
TW (1) TW202125744A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102698828B1 (ko) * 2019-12-26 2024-08-26 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
KR20220022234A (ko) 2020-08-18 2022-02-25 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070085182A1 (en) * 2005-10-14 2007-04-19 Tadashi Yamaguchi Semiconductor device and fabrication method thereof
CN101378039A (zh) * 2007-08-30 2009-03-04 三星电子株式会社 半导体器件及其制造方法和具有该半导体器件的倒装芯片封装及其制造方法
US20160225717A1 (en) * 2015-02-02 2016-08-04 Infineon Technologies Austria Ag Electronic component
US20170098622A1 (en) * 2015-10-06 2017-04-06 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor package including the same, and method of fabricating the same
CN106816426A (zh) * 2015-11-30 2017-06-09 台湾积体电路制造股份有限公司 集成芯片及其制造方法
US20170365564A1 (en) * 2016-06-15 2017-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017045864A (ja) 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11450606B2 (en) * 2018-09-14 2022-09-20 Mediatek Inc. Chip scale package structure and method of forming the same
US11189538B2 (en) * 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with polyimide packaging and manufacturing method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070085182A1 (en) * 2005-10-14 2007-04-19 Tadashi Yamaguchi Semiconductor device and fabrication method thereof
CN101378039A (zh) * 2007-08-30 2009-03-04 三星电子株式会社 半导体器件及其制造方法和具有该半导体器件的倒装芯片封装及其制造方法
US20160225717A1 (en) * 2015-02-02 2016-08-04 Infineon Technologies Austria Ag Electronic component
US20170098622A1 (en) * 2015-10-06 2017-04-06 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor package including the same, and method of fabricating the same
CN106816426A (zh) * 2015-11-30 2017-06-09 台湾积体电路制造股份有限公司 集成芯片及其制造方法
US20170365564A1 (en) * 2016-06-15 2017-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method

Also Published As

Publication number Publication date
US11417618B2 (en) 2022-08-16
US20210202415A1 (en) 2021-07-01
TW202125744A (zh) 2021-07-01

Similar Documents

Publication Publication Date Title
US9985002B2 (en) Thin stack packages
US9368456B2 (en) Semiconductor package having EMI shielding and method of fabricating the same
KR102110405B1 (ko) 반도체 패키지 및 그 제조방법
US20160093581A1 (en) Semiconductor device with a through electrode
US9368481B2 (en) Semiconductor devices and packages having through electrodes
US9922965B2 (en) Manufacturing methods semiconductor packages including through mold connectors
US20210098425A1 (en) Semiconductor package including stacked semiconductor chips
CN113053848A (zh) 包括重分布层的半导体装置及其制造方法
US11222872B2 (en) Semiconductor package including stacked semiconductor chips
US10971452B2 (en) Semiconductor package including electromagnetic interference shielding layer
CN111883489B (zh) 包括扇出子封装件的层叠封装件
CN112563234A (zh) 包括堆叠的半导体芯片的半导体封装
US9209150B2 (en) Embedded packages, methods of fabricating the same, electronic systems including the same, and memory cards including the same
US11152335B2 (en) Stack packages including a supporting substrate
US9905540B1 (en) Fan-out packages including vertically stacked chips and methods of fabricating the same
US11222860B2 (en) Semiconductor device including stacked substrate and method of fabricating the semiconductor device
US11270958B2 (en) Semiconductor package including capacitor
US11398412B2 (en) Semiconductor package
US11217544B2 (en) Semiconductor package including a semiconductor chip having a redistribution layer
US20220028847A1 (en) Semiconductor package including stacked semiconductor chips
US20220013469A1 (en) Semiconductor device and method for fabricating the same
KR20210116984A (ko) 재배선층을 포함하는 반도체 장치 및 그 제조 방법
CN114141745A (zh) 包括层叠的半导体芯片的半导体封装及其制造方法
CN114078796A (zh) 包括层叠的半导体芯片的半导体封装件
CN111063666A (zh) 包括重分布层结构的半导体装置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination