JP4755486B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、複数の回路素子を形成した半導体ウェハを個片に分割して形成するＷＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型に代表される小型の半導体装置およびその製造方法に関する。
近年、半導体素子を複数集積した半導体装置に対する小型化や薄型化の要求が高まってきており、特に薄型化を要求される半導体装置においては、半導体装置の装置おもて面に球状のバンプ電極を格子状に配置したＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）型の半導体装置が主流となっている。
このようなＣＳＰ型の従来の半導体装置は、半導体ウェハの半導体基板のおもて面に回路素子を形成し、この回路形成面上に形成された絶縁層上に回路素子に電気的に接続する電極パッドを設け、この縁部を表面保護膜で覆い、その上に電極パッドに到るスルーホールを有する層間絶縁膜と下地金属層とを順に積層し、この下地金属層上に電極パッド上からポスト電極を形成する電極形成領域上に到る銅（Ｃｕ）等からなる配線を形成し、フォトリソグラフィにより銅等で１００μｍ程度のポスト電極を形成した後に、半導体ウェハを封止金型に挿入して半導体基板のおもて面側の全面にエポキシ樹脂等の封止樹脂を注入して封止層を形成し、そのおもて面を研磨してポスト電極のポスト端面を露出させ、このポスト端面に半球状のバンプ電極を形成した半導体ウェハを個片に分割して半導体装置を製造している（例えば、特許文献１参照。）。
また、半導体ウェハの半導体基板に形成された回路素子に電気的に接続する電極パッドを設け、この側面を表面保護膜で覆い、その上に電極パッドに到るスルーホールを有する層間絶縁膜を形成し、スルーホール内および層間絶縁膜を覆う金属薄膜層と銅からなる配線層とを順に積層し、配線層に銅からなるポスト電極を形成した後に配線層をパターニングして配線を形成し、この配線と層間絶縁膜およびポスト電極の先端部近傍の側面を覆い、ポスト電極の先端面を露出させた絶縁層を感光性ポリイミドのフォトリソグラフィにより形成し、半導体基板のおもて面側に感光性の封止樹脂による封止層を形成して絶縁層とポスト電極との密着性を向上させて配線とポスト電極との断線を防止しているものもある（例えば、特許文献２参照。）。
特開２００３−６０１２０号公報（主に第６頁段落００４７−第７頁段落００６６、第７図−第１０図） 特開２００１−１３５７４２号公報（第４頁段落００２１−第５頁段落００３２および第７頁段落００４８−段落００５３、第２図、第３図）
しかしながら、上述した特許文献１の技術においては、ポスト電極の側面をエポキシ樹脂からなる封止樹脂で封止しているため、ポスト電極の側面と封止樹脂との間に十分な密着性が得られず、半導体装置を実装基板に実装するときのバンプ電極の接合工程等における温度により半導体装置と実装基板との熱膨張差に起因する力等の外部からの力がバンプ電極を介してポスト電極に集中し、ポスト電極と封止層との界面に剥離が生じ、その後にこの隙間から空気中の湿度等の水分等が侵入してポスト電極や配線を腐食させ、腐食した配線等に外部からの応力が繰返し負荷されると、配線の断線やその下層のクラック等が生じ、半導体装置の接続信頼性が低下するという問題がある。
このことは、ポスト電極が銅で形成されている場合に特に顕著である。
また、特許文献２の技術においては、半導体装置の配線と層間絶縁膜およびポスト電極を感光性ポリイミドからなる絶縁層で覆い、これを感光性の封止樹脂による封止層により封止しているため、上記のポスト電極と絶縁層との界面の剥離に対しては有効であるが、感光性ポリイミドは光を透過させ、感光性の封止樹脂も光を透過させるので、半導体装置を実装基板に実装した後等に半導体装置が光に曝されるとその紫外線の影響により回路素子のメモリの内容等が消去されてしまう可能性があるという問題がある。
本発明は、上記の問題点を解決するためになされたもので、半導体装置の接続信頼性を確保すると共に紫外線の影響を防止する手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体基板と、前記半導体基板に形成された回路素子に電気的に接続する電極パッドと、前記電極パッドに電気的に接続し、前記半導体基板上に延在する配線と、前記配線上に形成されたポスト電極とを備えた半導体装置において、前記ポスト電極の側面の全面に形成した感光性を有するポリイミド樹脂からなる密着性被膜と、前記密着性被膜の外周面の全面および前記配線を封止し、遮光性を有する封止層とを設けたことを特徴とする。
これにより、本発明は、ポスト電極の側面を密着性被膜を介して封止層に強固に密着させることができ、外部からの応力がポスト電極に負荷されたとしても、ポスト電極と封止層との界面に剥離が生じることがなくなり、外部からの水分等の侵入を防止してポスト電極や配線の腐食やこれに伴う配線の断線等を防止することができ、半導体装置の接続信頼性を確保することができると共に、密着性被膜を遮光性を有する封止層により封止したので、実装基板への実装後等に半導体装置の回路素子が紫外線等の光に曝されることを防止でき、回路素子のメモリの消失等を未然に防止することができるという効果が得られる。
以下に、図面を参照して本発明による半導体装置およびその製造方法の実施例について説明する。
図１、図２、図３は実施例１の半導体装置の製造方法を示す説明図である。
図１、図２、図３に示す各図は、半導体ウェハに形成される電極パッドとこれに配線等を介して接続するポスト電極との近傍を示す部分断面図である（他の図において同じ。）。
図１、図２、図３において、１は半導体ウェハであり、ＣＳＰ型の半導体装置を複数同時に製造するための半導体ウェハである。
２は半導体ウェハ１のシリコンからなる半導体基板であり、そのおもて面には図示しない半導体素子を配線で接続した複数の回路素子が形成されている（この回路素子が形成される半導体基板２のおもて面を回路形成面３という。）。
４は絶縁層であり、半導体基板２の回路形成面３上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により２酸化珪素（ＳｉＯ２）等の絶縁材料で形成され、半導体基板２の各回路素子の上部には図示しないコンタクトホールが形成されている。
５は電極パッドであり、絶縁層４上にスパッタ法等によりアルミニウム（Ａｌ）やチタン（Ｔｉ）等の導電材料で形成された導電層を所定の形状にエッチングして形成された電極であって、絶縁層４のコンタクトホールに埋め込まれた導電体を介して回路素子の所定の部位と電気的に接続している。
６は表面保護膜であり、ＣＶＤ法等により窒化珪素（Ｓｉ３Ｎ４）等の絶縁材料で形成された絶縁層４上および電極パッド５の縁部を覆う保護膜である。
７は層間絶縁膜であり、表面保護膜６上にポリイミド等の絶縁材料で形成され、電極パッド５上の部位をエッチングにより除去して電極パッド５に到るスルーホール８が形成されている。
９は金属薄膜層としての下地金属層であり、半導体ウェハ１のおもて面側の全面にスパッタ法等によりチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）等の導電材料を複数積層して形成され、層間絶縁膜７上およびスルーホール８の内面と電極パッド５上を覆っている。
１０は配線であり、フォトリソグラフィ等により下地金属層９の電極パッド５上からその電極パッド５に接続するポスト電極１１を形成する領域（電極形成領域１２という。）上に到る配線１０の形成領域を除く領域をマスキングし、露出している下地金属層９上に電気メッキ法により銅等の導電材料を下地金属層９を一方の共通電極として電着させて形成された配線パターンであって、下地金属層９を介して電極パッド５と電気的に接続しており、半導体基板２上を電極パッド５からポスト電極１１まで延在してポスト電極１１と電極パッド５とを電気的に接続する機能を有している。
ポスト電極１１は、フォトリソグラフィ等により配線１０の電極形成領域１２を除く領域をマスキングし、露出している配線１０上に下地金属層９を一方の共通電極として配線１０と同一の材料を電気メッキ法により電着させて形成された１００μｍ程度の高さを有する円柱状突起である。
１３は密着性被膜であり、フォトリソグラフィにより半導体ウェハ１のおもて面側に塗布されたポジ型またはネガ型の感光性を有するポリイミド系等の密着性樹脂１３ａを紫外線等による露光および現像処理し、その後に熱処理により溶剤等の揮発成分を気化させ固化させて形成された光の透過性および絶縁性を有する半透明の膜であって、ポスト電極１１との間および封止層１５との間の強固な密着性を有しており、ポスト電極１１のポスト端面１１ａから配線１０との接合部までの側面を覆う一様な膜厚の被膜として形成される。
本実施例の密着性樹脂１３ａは、感光性を有するポリイミド樹脂であり、前記の透過性、絶縁性、密着性に加えて低吸湿性を備えている。
封止層１５は、半導体ウェハ１のおもて面側に塗布または注入された熱硬化性のエポキシ樹脂等の封止樹脂を加熱硬化させて形成された絶縁性および遮光性（外部からの紫外線等の光を遮蔽する機能をいう。）を有し、外部の湿度等から半導体装置を保護する機能を有する不透明な層であって、半導体装置を封止するために、半導体ウェハ１のおもて面側に形成された層間絶縁膜７上、下地金属層９、配線１０上およびポスト電極１１の側面に形成された密着性被膜１３を覆い、封止層１５のおもて面とポスト端面１１ａとが同一平面に位置するように形成される。この場合に密着性被膜１３は、そのおもて面側の端面を除く表面が封止層１５により覆われる。
本実施例の封止層１５は、熱硬化性のエポキシ樹脂を加熱硬化させて１００μｍ程度の厚さに形成される。この場合に封止層１５の厚さを６０μｍ以上とすれば十分な遮光性を得ることができる。
１６はバンプ電極であり、ポスト電極１１のポスト端面１１ａ上に半田ボール法やスクリーン印刷法等により半田等で形成された半球状の電極であって、図示しない実装基板の配線端子と接合され、半導体装置の外部端子として機能する。これにより半導体基板２に形成された回路素子は、電極パッド５、下地金属層９、配線１０、ポスト電極１１およびバンプ電極１６を介して外部装置と接続される。
１７はレジストマスクであり、フォトリソグラフィにより半導体ウェハ１のおもて面に塗布されたレジストを露光し、その後に現像処理して形成されるマスク部材である。
上記の密着性被膜１３は、図３（Ｐ１０）にＴで示す膜厚を５μｍ以上、４０μｍ以下の厚さに形成することが好ましい。
膜厚を５μｍより薄くすると、バンプ電極１６の形成時の熱処理によるポスト電極１１と封止層１５との熱膨張差を吸収できずにポスト電極１１との間または封止層１５との間に剥離が生じる虞があり、膜厚を４０μｍより厚くすると、光を透過させる密着性被膜１３を透過した紫外線等の光により、実装基板への実装後等に半導体装置の回路素子のメモリの内容等が消去されてしまう虞があるからである。
本実施例の密着性被膜１３の膜厚は、１０μｍである。
以下に、図１、図２、図３にＰで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
Ｐ１（図１）、半導体ウェハ１の半導体基板２の回路形成面３に、図示しない複数の回路素子を形成し、各回路素子の上部に図示しないコンタクトホールを設けた絶縁層４を形成した後に、絶縁層４上にスパッタ法によりアルミニウムからなる導電層を形成し、これを所定の形状にエッチングして回路素子の所定の部位と電気的に接続する電極パッド５を形成する。
電極パッド５の形成後に、電極パッド５上と絶縁層４上にＣＶＤ法により窒化珪素からなる表面保護膜６を形成し、表面保護膜６の表層をエッチングして電極パッド５を露出させ、この表面保護膜６上および電極パッド５上にポリイミドからなる層間絶縁膜７を形成して電極パッド５の部位をエッチングにより除去し、層間絶縁膜７に電極パッド５に到るスルーホール８を形成する。
Ｐ２（図１）、半導体ウェハ１のおもて面側にスパッタ法により層間絶縁膜７上および電極パッド５上を覆う複数層からなる下地金属層９を形成する
Ｐ３（図１）、フォトリソグラフィにより下地金属層９の電極パッド５上から電極形成領域１２上に到る配線１０の形成領域を除く領域にレジストマスク１７を形成し、露出している下地金属層９上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させ、電極パッド５上から電極形成領域１２上に到る配線１０を形成する。
Ｐ４（図１）、アセトン等の除去溶剤を用いて工程Ｐ３で形成したレジストマスク１７を除去する。
Ｐ５（図２）、フォトリソグラフィにより半導体ウェハ１のおもて面側の配線１０上の電極形成領域１２を除く領域にレジストマスク１７を形成し、露出している配線１０上に下地金属層９を一方の共通電極として銅を電気メッキ法により電着させ、ポスト電極１１を形成する。
Ｐ６（図２）、除去溶剤を用いて工程Ｐ５で形成したレジストマスク１７を除去し、配線１０およびポスト電極１１を除く領域の下地金属層９を酸素ガス雰囲気中でのプラズマエッチングにより除去する。
Ｐ７（図２）、半導体ウェハ１おもて面側の全面にスピンコート法によりネガ型の感光性を有するポリイミドからなる密着性樹脂１３ａを塗布する。
Ｐ８（図３）、密着性樹脂１３ａの塗布後に、電極形成領域１２およびその周囲（本実施例では電極形成領域１２から１０μｍの領域）を除く領域を遮光したフォトマスク１８を用いて塗布された密着性樹脂１３ａに露光装置から紫外線を照射して露光し、ポスト電極１１の周囲の密着性樹脂１３ａを硬化させる。
Ｐ９（図３）、密着性樹脂１３ａの硬化後に、現像処理により未感光の密着性樹脂１３ａを除去し、熱処理により固化させてポスト電極１１の側面を被覆する膜厚１０μｍの密着性被膜１３を形成する。
この場合に、ポジ型の密着性樹脂１３ａを用いるときは、フォトマスク１８を電極形成領域１２およびその周囲の領域を遮光するフォトマスク１８とし、塗布された密着性樹脂１３ａを露光し、ポスト電極１１の周囲を除く領域の密着性樹脂１３ａを軟化させ、現像処理により感光した密着性樹脂１３ａを除去し、熱処理により固化させてポスト電極１１の側面を被覆する密着性被膜１３を形成すればよい。
Ｐ１０（図３）、半導体ウェハ１を図示しない封止金型に収納し、半導体ウェハ１のおもて面側の全面を覆うように、つまり層間絶縁膜７上、下地金属層９、配線１０上およびポスト電極１１の側面に形成された密着性被膜１３を覆うように熱硬化性のエポキシ樹脂からなる封止樹脂を封止金型の内部に注入し、これを加熱硬化させて封止層１５を形成し、封止金型から半導体ウェハ１を取出し、封止層１５のおもて面側を研磨してポスト電極１１のポスト端面１１ａおよび密着性被膜１３のおもて面側の端面を封止層１５のおもて面に露出させ、封止層１５のおもて面とポスト端面１１ａとを同一平面に位置するようにした封止層１５を形成する。
そして、封止層１５のおもて面に露出しているポスト端面１１ａにフラックスを塗布し、各電極形成領域１２に半田ボールの直径より僅かに大きな直径を有する案内孔を穿孔した半導体ウェハ１と略同等の直径を有する図示しない半田ボール搭載治具を装着し、案内孔に半田ボールを投入してポスト端面１１ａに半田ボールを載置し、半田ボール搭載治具を取り除いた後に熱処理により半田ボールを溶融させ、ポスト端面１１ａ上に半球形状に突出するバンプ電極１６を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、その銅で形成されたポスト電極１１の側面が密着性被膜１３を介して封止層１５と強固に密着しているので、半導体装置を実装基板に実装するときのバンプ電極１６の接合工程等における半導体装置と実装基板との熱膨張差に起因する応力等の外部からの応力がポスト電極１１に負荷されたとしても、ポスト電極１１と封止層１５との界面に剥離が生じることはない。
また、光を透過させる密着性被膜１３を薄く形成して、遮光性を有する熱硬化性の封止樹脂を用いて遮光に十分な厚さを有する封止層１５により封止したので、実装基板への実装後等に半導体装置が光に曝されたとしても、その紫外線の影響により回路素子のメモリの内容等が消去されることはない。
以上説明したように、本実施例では、半導体装置のポスト電極の側面と封止層との間に密着性被膜を設け、封止層を遮光性を有する封止樹脂で形成したことによって、ポスト電極の側面を密着性被膜を介して封止層に強固に密着させることができ、外部からの応力がポスト電極に負荷されたとしても、ポスト電極と封止層との界面に剥離が生じることがなくなり、外部からの水分等の侵入を防止してポスト電極や配線の腐食やこれに伴う外部から繰返し負荷される応力による配線の断線等を防止することができ、半導体装置の接続信頼性を確保することができると共に、密着性被膜を遮光性を有する封止層により封止したので、実装基板への実装後等に半導体装置の回路素子が紫外線等の光に曝されることを防止でき、回路素子のメモリの消失等を未然に防止することができる。
図４、図５、図６は実施例２の半導体装置の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の密着性被膜１３は、上記実施例１と同様に、図６（ＰＡ１０）にＴで示す膜厚を５μｍ以上、４０μｍ以下の厚さに形成することが好ましい。
本実施例では、上記実施例１と同様の理由に加えて、膜厚を５μｍより薄くすると、配線１０の段差部に密着性被膜１３が形成されない場合があり、バンプ電極１６の形成時の熱処理による配線１０と封止層１５との熱膨張差を吸収できずに封止層１５が配線１０を直接覆っている箇所に剥離が生ずる虞があるからである。
本実施例の密着性被膜１３の膜厚は、１０μｍである。
以下に、図４、図５、図６にＰＡで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図４、図５に示す工程ＰＡ１〜工程ＰＡ７の作動は、上記実施例１の図１、図２に示す工程Ｐ１〜工程Ｐ７の作動と同様であるのでその説明を省略する。
ＰＡ８（図６）、密着性樹脂１３ａの塗布後に、上記実施例１の工程Ｐ８と同様のフォトマスク１８を用いてポスト電極１１の周囲の密着性樹脂１３ａを露光して硬化させる。
ＰＡ９（図６）、密着性樹脂１３ａの硬化後に、現像処理の時間を調整してポスト電極１１およびその周囲を除く領域の未感光の密着性樹脂１３ａを膜状に残留させ、その後に残留した未感光の密着性樹脂１３ａを再度露光して硬化させ、熱処理により固化させてポスト電極１１の側面および配線１０を含む半導体ウェハ１のおもて面側の全面を被覆する１０μｍ程度の密着性被膜１３を形成する。
この場合に、ポジ型の密着性樹脂１３ａを用いるときは、フォトマスク１８を電極形成領域１２およびその周囲の領域を遮光するフォトマスク１８とし、塗布された密着性樹脂１３ａに対する露光時間を調整して、ポスト電極１１の周囲を除く領域の半導体基板２側の密着性樹脂１３ａを膜状に残留させた状態で密着性樹脂１３ａを露光により軟化させ、現像処理により感光した密着性樹脂１３ａを除去し、熱処理により固化させてポスト電極１１の側面および配線１０を含む半導体ウェハ１のおもて面側の全面を被覆する密着性被膜１３を形成すればよい。
ＰＡ１０（図６）、半導体ウェハ１を図示しない封止金型に収納し、半導体ウェハ１のおもて面側の全面を覆うように、つまり層間絶縁膜７上、下地金属層９と配線１０を覆う密着性被膜１３およびポスト電極１１の側面に形成された密着性被膜１３を覆うように封止樹脂を封止金型の内部に注入し、これを加熱硬化させて封止層１５を形成する。
その後の封止層１５の研磨およびバンプ電極１６の形成の作動は、実施例１の工程Ｐ１０の作動と同様であるのでその説明を省略する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、そのポスト電極１１の側面および配線１０を含む半導体ウェハ１のおもて面側の全面が密着性被膜１３を介して封止層１５と強固に密着しているので、外部からの応力がポスト電極１１に負荷されたとしても、ポスト電極１１と封止層１５との界面に剥離が生じることはなく、配線１０と封止層１５との間の密着性が向上するので、個片化された後の半導体装置の側面等から侵入する水分により配線１０に腐食が生ずることもない。
また、上記実施例１と同様に薄い密着性被膜１３を、遮光性を有する封止層１５により封止したので、紫外線の影響により回路素子のメモリの内容等が消去されることはない。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、半導体装置の配線と封止層との間に密着性被膜を設けたことによって、個片化された後の半導体装置の側面等から侵入する水分による配線の腐食を防止することができ、外部から繰返し負荷される応力による配線の断線を更に防止することができる。
なお、上記工程ＰＡ９においては、密着性被膜は半導体ウェハのおもて面側の全面に形成するとして説明したが、後述する実施例３の工程ＰＢ６と同様に密着性被膜を配線とその周囲に形成し、封止層により封止するようにしてもよい。このようにしても上記と同様の効果を得ることができる。
また、上記実施例１の工程Ｐ９および上記工程ＰＡ９において、密着性被膜を形成するときに密着性樹脂１３ａの除去後に、熱処理により固化させるとして説明したが、工程Ｐ９および工程ＰＡ９においては現像処理による密着性樹脂１３ａの除去に止め、これを工程Ｐ１０および工程ＰＡ１０における封止樹脂で封止し、その後の封止樹脂の硬化のための熱処理により封止層の硬化と密着性被膜の固化とを同時に行うようにしてもよい。このようにすれば、密着性被膜の熱処理を省略して半導体装置の製造方法の効率化を図ることができる。
図７ないし図１０は実施例３の半導体装置の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の密着性被膜１３は、上記実施例２と同様の理由により、図１０（ＰＢ１２）にＴで示す膜厚を５μｍ以上、４０μｍ以下の厚さに形成することが好ましい。
本実施例の密着性被膜１３の膜厚は、１０μｍである。
以下に、図７ないし図１０にＰＢで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
本実施例の図７に示す工程ＰＢ１〜工程ＰＢ４の作動は、上記実施例１の図１に示す工程Ｐ１〜工程Ｐ４の作動と同様であるのでその説明を省略する。
ＰＢ５（図７）、半導体ウェハ１おもて面側の全面にスピンコート法によりネガ型の感光性を有するポリイミドからなる密着性樹脂１３ａを塗布する。
ＰＢ６（図８）、密着性樹脂１３ａの塗布後に、配線１０とその周囲（本実施例では配線１０から１０μｍの領域）を除く領域、および電極形成領域１２の中央部（本実施例ではポスト電極の直径の６０％以上、８０％以下の領域）を遮光したフォトマスク１８を用いて塗布された密着性樹脂１３ａを露光し、電極形成領域１２の中央部を除く配線１０上とその周囲の密着性樹脂１３ａを硬化させる。
ＰＢ７（図８）、密着性樹脂１３ａの硬化後に、現像処理により未感光の密着性樹脂１３ａを除去し、熱処理により固化させて電極形成領域１２の中央部を除く配線１０およびその周囲の下地金属層９を被覆する１０μｍ程度の密着性被膜１３を形成する。
この場合に、ポジ型の密着性樹脂１３ａを用いるときは、フォトマスク１８を電極形成領域１２の中央部を除く配線１０とその周囲の領域を遮光するフォトマスク１８とし、塗布された密着性樹脂１３ａを露光して配線１０とその周囲を除く領域および電極形成領域１２の中央部の密着性樹脂１３ａを軟化させ、現像処理により感光した密着性樹脂１３ａを除去し、熱処理により固化させて電極形成領域１２の中央部を除く配線１０およびその周囲の下地金属層９を被覆する密着性被膜１３を形成すればよい。
ＰＢ８（図８）、実施例１の工程Ｐ５と同様にして配線１０上の電極形成領域１２にポスト電極１１を形成する。これにより密着性被膜１３が配線１０とポスト電極１１の接合部の内側に延在した状態でポスト電極１１が形成される。
ＰＢ９（図９）、実施例１の工程Ｐ６と同様にして配線１０の周囲の密着性被膜１３およびポスト電極１１を除く領域の下地金属層９を除去する。
ＰＢ１０（図９）、実施例１の工程Ｐ７と同様にして半導体ウェハ１おもて面側に密着性樹脂１３ａを塗布し、その後に実施例１の工程Ｐ８と同様にしてポスト電極１１の周囲の密着性樹脂１３ａを硬化させる。
ＰＢ１１（図９）、密着性樹脂１３ａの硬化後に、実施例１の工程Ｐ９と同様にして密着性樹脂１３ａ固化させ、ポスト電極１１の側面に配線１０上の密着性被膜１３に接続する密着性被膜１３を形成する。
ＰＢ１２（図１０）、半導体ウェハ１を図示しない封止金型に収納し、半導体ウェハ１のおもて面側の全面を覆うように、つまり層間絶縁膜７上、配線１０上とその周囲の下地金属層９上の密着性被膜１３およびポスト電極１１の側面に形成された密着性被膜１３を覆うように封止樹脂を封止金型の内部に注入し、これを加熱硬化させて封止層１５を形成する。
その後の封止層１５の研磨およびバンプ電極１６の形成の作動は、実施例１の工程Ｐ１０の作動と同様であるのでその説明を省略する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、そのポスト電極１１の側面および配線１０が密着性被膜１３を介して封止層１５と強固に密着しているので、実施例２と同様に外部からの応力がポスト電極１１に負荷されたとしても、ポスト電極１１と封止層１５との界面に剥離が生じることはなく、配線１０と封止層１５との間の密着性が向上するので、個片化された後の半導体装置の側面等から侵入する水分により配線１０に腐食が生ずることもない。
また、密着性被膜１３が配線１０とポスト電極１１の接合部の内側に延在した状態でポスト電極１１が形成されているので、外部からの力によりポスト電極１１に負荷される応力を緩和することができる。
更に、上記実施例１と同様に薄い密着性被膜１３を、遮光性を有する封止層１５により封止したので、紫外線の影響により回路素子のメモリの内容等が消去されることはない。
以上説明したように、本実施例では、上記実施例２と同様の効果に加えて、半導体装置の配線とポスト電極の接合部の内側に密着性被膜を延在させてポスト電極を形成したことによって、外部からの力によりポスト電極に負荷される応力を緩和することができる。
図１１、図１２、図１３は実施例４の半導体装置の製造方法を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図１１、図１２、図１３にＰＣで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
図１３に示す密着性被膜１３は、ポスト電極１１の側面に実施例１と同様の密着性樹脂１３ａを用いてフォトリソグラフィにより密着性被膜１３の周面がポスト電極１１の先端に向かって縮小する錐面２０（本実施例では円錐台面）となるように形成され、その配線１０との接合部の膜厚が１０μｍ以上でありポスト端面１１ａの膜厚が１μｍ以下となる錐面２０を有するの被膜である。
本実施例の図１１、図１２に示す工程ＰＣ１〜工程ＰＣ７の作動は、上記実施例１の図１、図２に示す工程Ｐ１〜工程Ｐ７の作動と同様であるのでその説明を省略する。
ＰＣ８（図１３）、密着性樹脂１３ａの塗布後に、上記実施例１の工程Ｐ８と同様の電極形成領域１２およびその周囲を除く領域を遮光したフォトマスク１８を用いてフォトマスク１８と半導体ウェハ１との間隔を拡げながら、つまり露光装置を半導体ウェハ１から遠ざけながら塗布された密着性樹脂１３ａを露光し、ポスト電極１１の周囲の密着性樹脂１３ａをその側面が、ポスト電極１１の先端に向かって縮小する錐面２０となるように硬化させる。
ＰＣ９（図１３）、密着性樹脂１３ａの硬化後に、現像処理により未感光の密着性樹脂１３ａを除去し、熱処理により固化させてポスト電極１１の側面に配線１０側の膜厚が１０μｍ程度でありポスト端面１１ａの膜厚が１μｍ程度となる錐面２０を有する密着性被膜１３を形成する。
この場合に、ポジ型の密着性樹脂１３ａを用いるときは、フォトマスク１８を電極形成領域１２およびその周囲の領域を遮光するフォトマスク１８とし、フォトマスク１８と半導体ウェハ１との間隔を拡げながら塗布された密着性樹脂１３ａを露光し、ポスト電極１１の周囲の錐面２０の内側を除く領域の密着性樹脂１３ａを軟化させ、現像処理により感光した密着性樹脂１３ａを除去し、熱処理により固化させてポスト電極の側面にポスト電極１１の側面に錐面２０を有する密着性被膜１３を形成すればよい。
ＰＣ１０（図１３）、半導体ウェハ１を図示しない封止金型に収納し、半導体ウェハ１のおもて面側の全面を覆うように、つまり層間絶縁膜７上、下地金属層９、配線１０上およびポスト電極１１の側面に形成された錐面２０を有する密着性被膜１３を覆うように封止樹脂を封止金型の内部に注入し、これを加熱硬化させて封止層１５を形成する。
その後の封止層１５の研磨およびバンプ電極１６の形成の作動は、実施例１の工程Ｐ１０の作動と同様であるのでその説明を省略する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ１が形成され、この半導体ウェハ１を個片に分割することにより本実施例の半導体装置が製造される。
このようにして形成された本実施例の半導体装置は、そのポスト電極１１の側面が密着性被膜１３を介して封止層１５と強固に密着しているので、実施例１と同様に外部からの応力がポスト電極１１に負荷されたとしても、ポスト電極１１と封止層１５との界面に剥離が生じることはない。
また、上記実施例１と同様に密着性被膜１３を、遮光性を有する封止層１５により封止したので、紫外線の影響により回路素子のメモリの内容等が消去されることはない。
更に、密着性被膜１３の周面を錐面２０として封止層１５のおもて面に光の透過性を有する密着性被膜１３を露出させないようにしたので、半導体装置の回路素子に対する遮光性を更に向上させることができる。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、半導体装置のポスト電極の側面に周面を錐面とした密着性被膜を形成するようにしたことによって、封止層のおもて面に光の透過性を有する密着性被膜が露出することがなくなり、半導体装置の回路素子に対する遮光性を更に向上させることができる。
なお、上記実施例１、実施例２および実施例３のポスト電極１１の側面の一様な膜厚の密着性被膜に替えて、本実施例で説明した周面を錐面とした密着性被膜を形成すれば、上記と同様の効果を得ることができる。
上記した半導体装置は、密着性被膜によりポスト電極と封止層の界面の剥離を防止して半導体装置の接続信頼性を確保し、遮光性を有する封止層により外部からの紫外線等の光による影響を除去しているので、種々の用途の電子機器の品質の安定化に寄与するＣＳＰ型の半導体装置とすることができる。
実施例１の半導体装置の製造方法を示す説明図 実施例１の半導体装置の製造方法を示す説明図 実施例１の半導体装置の製造方法を示す説明図 実施例２の半導体装置の製造方法を示す説明図 実施例２の半導体装置の製造方法を示す説明図 実施例２の半導体装置の製造方法を示す説明図 実施例３の半導体装置の製造方法を示す説明図 実施例３の半導体装置の製造方法を示す説明図 実施例３の半導体装置の製造方法を示す説明図 実施例３の半導体装置の製造方法を示す説明図 実施例４の半導体装置の製造方法を示す説明図 実施例４の半導体装置の製造方法を示す説明図 実施例４の半導体装置の製造方法を示す説明図
符号の説明
１ 半導体ウェハ
２ 半導体基板
３ 回路形成面
４ 絶縁層
５ 電極パッド
６ 表面保護膜
７ 層間絶縁膜
８ スルーホール
９ 下地金属層
１０ 配線
１１ ポスト電極
１１ａ ポスト端面
１２ 電極形成領域
１３ 密着性被膜
１３ａ 密着性樹脂１３ａ
１５ 封止層
１６ バンプ電極
１７ レジストマスク
１８ フォトマスク
２０ 錐面

Claims (11)

  1. 半導体基板と、前記半導体基板に形成された回路素子に電気的に接続する電極パッドと、前記電極パッドに電気的に接続し、前記半導体基板上に延在する配線と、前記配線上に形成されたポスト電極とを備えた半導体装置において、
    前記ポスト電極の側面の全面に形成した感光性を有するポリイミド樹脂からなる密着性被膜と、前記密着性被膜の外周面の全面および前記配線を封止し、遮光性を有する封止層とを設けたことを特徴とする半導体装置。
  2. 請求項１において、
    前記配線と前記封止層との間に前記密着性被膜を設け、前記密着性被膜を前記ポスト電極と配線の接合部の内側に延在させたことを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記密着性被膜の膜厚が、５μｍ以上、４０μｍ以下の厚さであることを特徴とする半導体装置。
  4. 請求項１または請求項２において、
    前記ポスト電極の側面の密着性被膜の外周面の全面が、前記ポスト電極の先端に向かって縮小する錐面であることを特徴とする半導体装置。
  5. 請求項１ないし請求項４のいずれか一項において、
    前記封止層が、熱硬化性のエポキシ樹脂からなることを特徴とする半導体装置。
  6. 半導体ウェハを個片に分割して形成する半導体装置の製造方法において、
    前記半導体ウェハに形成された回路素子に電気的に接続する電極パッドを形成する工程と、
    前記電極パッドからポスト電極の電極形成領域に到る配線を形成する工程と、
    前記電極形成領域にポスト電極を形成する工程と、
    前記ポスト電極の側面の全面を、感光性を有するポリイミド樹脂からなる密着性被膜で被覆する工程と、
    前記密着性被膜の外周面の全面および前記配線を、遮光性を有する封止樹脂で封止する工程とを備えることを特徴とする半導体装置の製造方法。
  7. 請求項６において、
    前記電極形成領域にポスト電極を形成する工程を、
    前記電極形成領域の中央部を除く前記配線を、感光性を有するポリイミド樹脂からなる密着性被膜で被覆する工程と、
    前記配線の前記電極形成領域にポスト電極を形成する工程と、としたことを特徴とする半導体装置の製造方法。
  8. 請求項６または請求項７において、
    前記密着性被膜を、５μｍ以上、４０μｍ以下の厚さに形成することを特徴とする半導体装置の製造方法。
  9. 請求項６または請求項７において、
    前記ポスト電極の側面の全面を被覆する感光性を有するポリイミド樹脂からなる密着性被膜を、
    外周面の全面を前記ポスト電極の先端に向かって縮小する錐面で形成した感光性を有するポリイミド樹脂からなる密着性被膜としたことを特徴とする半導体装置の製造方法。
  10. 請求項６ないし請求項９のいずれか一項において、
    前記感光性を有するポリイミド樹脂からなる密着性被膜の形成を、
    前記半導体ウェハ上に、スピンコート法により感光性を有するポリイミドからなる密着性樹脂を塗布し、前記密着性樹脂を露光、現像して形成することを特徴とする半導体装置の製造方法。
  11. 請求項６ないし請求項１０のいずれか一項において、
    前記封止層を、熱硬化性のエポキシ樹脂を用いて形成することを特徴とする半導体装置の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4922891B2 (ja) 2006-11-08 2012-04-25 株式会社テラミクロス 半導体装置およびその製造方法
SG149807A1 (en) * 2007-07-30 2009-02-27 Stats Chippac Ltd Semiconductor device and method of providing common voltage bus and wire bondable redistribution
US20090174069A1 (en) * 2008-01-04 2009-07-09 National Semiconductor Corporation I/o pad structure for enhancing solder joint reliability in integrated circuit devices
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
JP4832500B2 (ja) * 2008-12-01 2011-12-07 シャープ株式会社 電子素子ウエハモジュールの製造方法および光学素子ウエハモジュールの製造方法
US8377816B2 (en) 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
JP4700125B2 (ja) * 2009-07-30 2011-06-15 住友電気工業株式会社 半導体装置およびその製造方法
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8381833B2 (en) * 2009-09-24 2013-02-26 Robert Bosch Gmbh Counterbalance for eccentric shafts
US8659155B2 (en) 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8637392B2 (en) * 2010-02-05 2014-01-28 International Business Machines Corporation Solder interconnect with non-wettable sidewall pillars and methods of manufacture
US8610270B2 (en) 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
TWI611486B (zh) 2014-12-31 2018-01-11 矽品精密工業股份有限公司 半導體結構及其製法
KR102456667B1 (ko) 2015-09-17 2022-10-20 삼성전자주식회사 재배선 패드를 갖는 반도체 소자
JP7066403B2 (ja) * 2017-12-27 2022-05-13 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3770007B2 (ja) * 1999-11-01 2006-04-26 凸版印刷株式会社 半導体装置の製造方法
JP3530158B2 (ja) 2001-08-21 2004-05-24 沖電気工業株式会社 半導体装置及びその製造方法
JP2004022699A (ja) * 2002-06-14 2004-01-22 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4056360B2 (ja) * 2002-11-08 2008-03-05 沖電気工業株式会社 半導体装置及びその製造方法
JP3618331B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
JP3617647B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
JP3844467B2 (ja) * 2003-01-08 2006-11-15 沖電気工業株式会社 半導体装置及びその製造方法
WO2004104103A1 (ja) * 2003-05-20 2004-12-02 Kaneka Corporation ポリイミド樹脂組成物、ポリイミド樹脂を含む高分子フィルムおよびこれをもちいた積層体並びにプリント配線板の製造方法
US20050189068A1 (en) * 2004-02-27 2005-09-01 Kawasaki Microelectronics, Inc. Plasma processing apparatus and method of plasma processing

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