JP5503590B2 - 半導体装置 - Google Patents
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Description
このようなWCSP型の従来の半導体装置は、半導体基板のおもて面に回路素子を形成し、この回路形成面上に形成された絶縁層上に回路素子に電気的に内部接続する電極パッドを設け、その上に電極パッドに到るスルーホールを有する層間絶縁膜と下地金属層とを順に積層し、この下地金属層上に電極パッド上からポストを形成するポスト形成領域上に到る再配線を形成し、レジストによりポスト形成孔を形成してそこに100μm程度の高さのポストを形成した後に、半導体装置のおもて面側の全面に液状の封止樹脂を注入して封止樹脂層を形成し、そのおもて面を研磨してポストのポスト端面を露出させ、このポスト端面に半球状のバンプ電極を形成した半導体ウェハを個片に分割して製造している(例えば、特許文献1参照。)。
図1、図2に示す各図は、半導体ウェハに形成される電極パッドとこれに再配線等を介して接続するバンプ電極との近傍を示す部分断面図である(他の図において同じ。)。
図1、図2において、1は半導体ウェハであり、WCSP型の半導体装置を複数同時に製造するための半導体ウェハである。
4は2酸化珪素等で形成された絶縁層であり、半導体基板2の回路形成面3上に形成され、半導体基板2に形成された各回路素子の上部には図示しないコンタクトホールが形成される。またこのコンタクトホールの内部には図示しない導電層が形成されている。
6は窒化シリコン等で形成された表面保護膜であり、絶縁層4の上部および電極パッド5の縁部を覆う保護膜である。
7はポリイミド等で表面保護膜6上に形成された層間絶縁膜であり、その電極パッド5の上部には電極パッド5に到るスルーホール8が形成されており、半導体基板2に加えられる応力を緩和する機能を有している。
10は配線層としての再配線であり、後述するレジストマスク17で下地金属層9の電極パッド5上からその電極パッド5に接続する電極としてのバンプ電極15(後述)を形成する領域(電極形成領域11という。)上に到る部位を除く領域をマスキングして露出している下地金属層9上に下地金属層9を一方の共通電極として銅を電気メッキ法により電着させて形成される配線パターンであって、電極パッド5と下地金属層9を介して電気的に接続する。
17はレジストマスクであり、フォトリソグラフィにより半導体ウェハ1のおもて面に塗布されたポジ型またはネガ型のレジストを露光し、その後に現像処理して形成されるマスク部材である。
P1(図1)、円柱状のシリコンをスライスして形成された円形の半導体基板2の回路形成面3に、図示しない複数の回路素子を形成し、各回路素子の上部に図示しないコンタクトホールを設けた絶縁層4を形成し、この絶縁層4上にスパッタリング法によってアルミニウム膜を堆積し、これを所定の形状にエッチングして回路素子の所定の部位とコンタクトホールに形成された図示しない導電層を介して電気的に接続する電極パッド5を形成する。
P3(図1)、リソグラフィによりポジ型またはネガ型のレジストを用いて下地金属層9の電極パッド5上から電極形成領域11上に到る再配線10を形成する部位を除く領域にレジストマスク17を形成し、露出している下地金属層9上に下地金属層9を一方の共通電極として銅を電気メッキ法により電着させ、電極パッド5上から電極形成領域11上に到る再配線10を形成する。
P5(図2)、そして、再配線10を除く領域の下地金属層9を酸素ガス雰囲気中でのプラズマエッチングにより除去する。
P6(図2)、半導体ウェハ1のおもて面側の全面にスピンコートによりポリベンゾオキサゾールを用いた感光性封止樹脂を塗布し、電極形成領域11の部位を遮光したフォトマスクを用いて塗布された感光性封止樹脂に紫外線を照射し、電極形成領域11を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して約5μmの感光性封止膜12を形成すると共に、感光性封止膜12の電極形成領域11に感光性封止膜12を貫通して再配線10に到る直径約200μmの電極形成孔13を形成する。
このようにして形成された本実施例の半導体装置は、その感光性封止膜12のおもて面、つまり半導体装置のおもて面(装置おもて面という。)に再配線10に直接接合されたバンプ電極15が複数突出して配列されたWCSP型の半導体装置となり、ポストを封止する厚い封止樹脂層を形成しないので、厚さの薄い(例えば0.22mm程度)半導体装置とすることができる。
更に、電極形成孔13にフラックスを塗布した後にそこに載置した半田ボールを溶融させているので、接合部への空気等の混入を防止して再配線10とバンプ電極15との接合を良好なものとすることができる。
以上説明したように、本実施例では、装置おもて面側を覆う感光性封止膜の電極形成領域を貫通して再配線に到る電極形成孔を形成し、その底に露出する再配線上に直接バンプ電極を接合するようにしたことによって、感光性封止膜の感光性を利用してバンプ電極を形成するための電極形成孔を容易に形成することができると共に、再配線上にバンプ電極を直接接合して薄い感光性封止膜で装置おもて面側を覆うことができ、バンプ電極を有するWCSP型の半導体装置の厚さを薄くすることができる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
図4において、21は配線層突起としての再配線突起であり、再配線10と同一の材料で再配線10の電極形成領域11に形成された円柱状突起である。
以下に、図3、図4にPAで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
PA5(図4)、リソグラフィによりポジ型またはネガ型のレジストを用いて再配線10の電極形成領域11を除く領域の下地金属層9および再配線10上にレジストマスク17を形成し、露出している再配線10上に下地金属層9を一方の共通電極として銅を電気メッキ法により電着させ、再配線突起21を形成する。
PA7(図4)、半導体ウェハ1のおもて面側の全面にスピンコートにより感光性封止樹脂を塗布し、塗布された感光性封止樹脂に紫外線を照射し、再配線突起21を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して再配線突起21が感光性封止膜12から突出した状態で、約5μmの感光性封止膜12を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ1が形成され、この半導体ウェハ1を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
また、感光性封止膜12により装置おもて面側を封止するようにしたことによって、感光性封止膜12の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成を再配線突起21を突出させた状態で容易に行うことができると共に、封止樹脂層のおもて面を研磨する工程が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、WCSP型の半導体装置の製造効率を向上させることができる。
以上説明したように、本実施例では、装置おもて面側を覆う感光性封止膜から突出するように再配線上の電極形成領域に再配線突起を形成し、再配線突起の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線突起を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するWCSP型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線突起との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
図6において、23は第2の金属層としての第2の下地金属層であり、実施例1の下地金属層9(本実施例では第2の下地金属層23との区別のために第1の下地金属層9という。)と同様にして感光性封止膜12上の全面に形成され、感光性封止膜12上の電極形成孔13の開口の縁部と電極形成孔13の底に露出する再配線10上と電極形成孔13の内周面とを覆うようにエッチングされる。
以下に、図5、図6、図7にPBで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
PB7(図6)、装置おもて面側の全面にスパッタリング法により複数層からなる第2の下地金属層23を形成して感光性封止膜12上および電極形成孔13の底に露出する再配線10上と電極形成孔13の内周面を第2の下地金属層23で覆う。
PB10(図7)、半導体ウェハ1のおもて面に突出している各再配線突起24にフラックスを塗布し、実施例1の工程P7と同様にして半田ボール搭載治具により再配線突起24の先端に半田ボールを載置し、熱処理により半田ボールを溶融させて再配線突起24の感光性封止膜12からの突出部(大径部)を覆うように半球形状のバンプ電極15を形成する。
このようにして形成された本実施例の半導体装置は、装置おもて面に再配線突起24と第2の下地金属層23を介して再配線10と電気的に接続するバンプ電極15が複数突出して配列されたWCSP型の半導体装置となり、装置おもて面が薄い感光性封止膜で封止されているので、厚さの薄い半導体装置とすることができる。
更に、再配線突起24を第2の下地金属層23を介して電極形成孔13の底に露出する再配線10上と感光性封止膜12上の電極形成孔13の開口の縁部と電極形成孔13の内周面とに接合し、感光性封止膜12から突出した再配線突起24の突出部を覆うように半球形状のバンプ電極15を形成するので、実施例2と同様にバンプ電極15と再配線突起24との接合を強固なものとすると共に、再配線突起24の半導体装置1への設置強度を高めることができ、接続信頼性等の半導体装置の信頼性を更に向上させることができる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
図8において、26は層間絶縁膜突起であり、層間絶縁膜7と共にポリイミド等のネガ型の感光性樹脂により層間絶縁膜7の電極形成領域11に形成された円柱状突起である。
以下に、図8、図9にPCで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
そして、スピンコートにより表面保護膜6および電極パッド5上にポリイミドからなるネガ型の感光性樹脂を比較的厚く塗布し、スルーホール8の部位を遮光したフォトマスクを用いて塗布された感光性樹脂に紫外線を照射し、層間絶縁膜7の厚さに相当する感光性樹脂を露光して硬化させ、その後に電極形成領域11の層間絶縁膜突起26を除く領域を遮光したフォトマスクを用いて層間絶縁膜突起26の部位の感光性樹脂を更に露光して後述する工程PC3で形成する層間絶縁膜突起26上の再配線10が感光性封止膜12のおもて面から突出する厚さに硬化させ、現像処理により未感光の感光性樹脂を除去して電極パッド5に到るスルーホール8および層間絶縁膜7と層間絶縁膜突起26を形成する。
PC3(図8)、リソグラフィによりポジ型またはネガ型のレジストを用いて電極パッド5上から層間絶縁膜突起26上の電極形成領域11に到る再配線10を形成する部位を除く領域の下地金属層9上にレジストマスク17を形成し、実施例1の工程P3と同様にして電極パッド5上から層間絶縁膜突起26上の電極形成領域11に到る再配線10を形成する。
PC5(図9)、そして、再配線10を除く領域の下地金属層9を実施例1の工程P5と同様にして除去する。
PC6(図9)、半導体ウェハ1のおもて面側の全面にスピンコートにより感光性封止樹脂を塗布し、塗布された感光性封止樹脂に紫外線を照射し、再配線10の層間絶縁膜突起26により突出した電極形成領域11を除く領域を露光して硬化させ、現像処理により未感光の感光性封止樹脂を除去して再配線10の電極形成領域11が感光性封止膜12から突出した状態で、約5μmの感光性封止膜12を形成する。
このようにして形成された本実施例の半導体装置は、装置おもて面に感光性封止膜12からの再配線10の突出部を覆うバンプ電極15が複数突出して配列されたWCSP型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
更に、工程PC1において、ネガ型の感光性樹脂を比較的厚く塗布し、遮光領域の異なるフォトマスクを用いて2度に分けて紫外線を照射して層間絶縁膜7と層間絶縁膜突起26とを一つの工程で形成するようにしたことによって、ポストを形成するためのレジストを形成する工程、ポストを形成する工程、レジストを除去する工程、封止樹脂層のおもて面を研磨する工程等が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、WCSPC型の半導体装置の製造効率を向上させることができる。
以上説明したように、本実施例では、層間絶縁膜突起を設け、これにより装置おもて面側を覆う感光性封止膜から突出するように再配線を形成し、再配線の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するWCSP型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
図10において、30は突起コマであり、再配線10を感光性封止膜12から突出させるために再配線10と同一の材料で下地金属層9の電極形成領域11に形成された円柱状突起である。
本実施例の図10に示す工程PD1、工程PD2は、上記実施例1の図1に示す工程P1、P2と同様であるのでその説明を省略する。
PD3(図10)、リソグラフィによりポジ型またはネガ型のレジストを用いて下地金属層9の電極形成領域11の突起コマ30を形成する部位を除く領域の下地金属層9上にレジストマスク17を形成し、露出している下地金属層9上に下地金属層9を一方の共通電極として再配線10と同一の金属を電気メッキ法により後述する工程PD5で形成する突起コマ30上の再配線10が感光性封止膜12のおもて面から突出する厚さに電着させ、下地金属層9上に突起コマ30を形成する。
PD5(図11)、リソグラフィによりポジ型またはネガ型のレジストを用いて電極パッド5上から突起コマ30を含む電極形成領域11上に到る再配線10を形成する部位を除く領域の下地金属層9上にレジストマスク17を形成し、実施例1の工程P3と同様にして電極パッド5上から突起コマ30を含む電極形成領域11上に到る再配線10を形成する。
PD7(図11)、実施例4の工程PC6と同様にして突起コマ30により突出させた再配線10の電極形成領域11が感光性封止膜12から突出した状態で、約5μmの感光性封止膜12を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ1が形成され、この半導体ウェハ1を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
また、感光性封止膜12により装置おもて面側を封止するようにしたことによって、感光性封止膜12の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成を再配線10を突出させた状態で容易に行うことができると共に、封止樹脂層のおもて面を研磨する工程が不要になり、工程数を削減して半導体装置の製造時間を短縮することができ、WCSP型の半導体装置の製造効率を向上させることができる。
以上説明したように、本実施例では、下地金属層上に突起コマを設け、これにより装置おもて面側を覆う感光性封止膜から突出するように再配線を形成し、再配線の突出部を覆うようにバンプ電極を形成するようにしたことによって、感光性封止膜の感光性を利用して再配線を突出させた状態で装置おもて面側を覆う薄い感光性封止膜を容易に形成することができ、バンプ電極を有するWCSP型の半導体装置の厚さを薄くすることができると共に、突出部を覆うバンプ電極により再配線との接合を強固なものとすることができ、接続信頼性等の半導体装置の信頼性を向上させることができる。
なお、上記実施例1および実施例5と同様の部分は、同一の符号を付してその説明を省略する。
図12において、32はレジストマスクであり、ポジ型のレジストにより形成したレジストマスクである。
本実施例の図12に示す工程PE1、工程PE2は、上記実施例1の図1に示す工程P1、P2と同様であるのでその説明を省略する。
PE3(図12)、ポジ型のレジストをスピンコートにより下地金属層9上に塗布し、これを乾燥させた後に下地金属層9の電極形成領域11の突起コマ30の部位を除く領域を遮光したフォトマスクを用いて乾燥させたレジストに紫外線を照射して露光し、現像処理により感光したレジストを除去して突起コマ30を形成する部位の下地金属層9を露出させ、これにより形成された突起コマ30を形成する部位を除く領域を覆うレジストマスク32をマスクとして実施例5の工程PD3と同様にして下地金属層9上に突起コマ30を形成する。
その後の図13に示す工程PE6〜PE8は、実施例5の工程PD6〜PD8と同様であるのでその説明を省略する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ1が形成され、この半導体ウェハ1を縦横に切断して個片に分割することにより実施例5と同様の本実施例の半導体装置が製造される。
なお、上記実施例1および実施例5と同様の部分は、同一の符号を付してその説明を省略する。
図15において、34はバリアメタル層であり、ニッケル、パラジウム、金等からなるバリアメタルの金属膜であって、再配線10等の下地金属層9との接合面を除く全表面を覆って感光性封止膜12や層間絶縁膜7の吸湿による再配線10間の電流リークを防止する機能を有している。
本実施例の図14、図15に示す工程PF1〜工程PF5は、上記実施例5の図10、図11に示す工程PD1〜PD5と同様であるのでその説明を省略する。
PF6(図15)、除去溶剤を用いて工程PF5で形成したレジストマスク17を除去する。
PF8(図15)、露出している下地金属層9上および再配線10上に下地金属層9を一方の共通電極としてバリアメタルを電気メッキ法により電着させ、再配線10の下地金属層9との接合面を除く全表面を覆うバリアメタル層34を形成する。
PF10(図16)、実施例4の工程PC6と同様にして突起コマ30により電極形成領域11を突出させたバリアメタル層34で覆われた再配線10が感光性封止膜12から突出した状態で、約5μmの感光性封止膜12を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ1が形成され、この半導体ウェハ1を縦横に切断して個片に分割することにより本実施例の半導体装置が製造される。
また、感光性封止膜12により装置おもて面側を封止するようにしたことによって、感光性封止膜12の感光性を利用して装置おもて面側を覆う薄い感光性封止膜の形成をバリアメタル層34で覆われた再配線10を突出させた状態で容易に行うことができる。
以上説明したように、本実施例では、上記実施例5と同様の効果に加えて、再配線の下地金属層との接合面を除く全表面を覆うバリアメタル層を形成するようにしたことによって、感光性封止膜や層間絶縁膜で吸湿した水分と再配線の材料との反応を抑制して吸湿に伴う再配線間の電流リークを抑制することが可能になり、半導体装置の耐湿信頼性を向上させることができる。
なお、上記実施例1および実施例5から実施例7と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図17、図18、図19にPGで示す工程に従って、本実施例の半導体装置の製造方法について説明する。
PG6(図18)、突起コマ30を形成するために工程PG3で形成したレジストマスク32に工程PG5で再露光(第1の露光)して再配線10を形成したレジストマスク32を再配線10およびその周囲のバリアメタル層34を形成する部位を除く領域を遮光したフォトマスクを用いて再露光(第2の露光)し、現像処理により感光したレジストマスク32を除去してバリアメタル層34を形成する部位の下地金属層9を露出させ、再配線10およびその周囲のバリアメタル層34を形成する部位を除く領域を覆うレジストマスク32を形成する。
以上の工程により、個片に分割される前の複数の半導体装置が形成された半導体ウェハ1が形成され、この半導体ウェハ1を縦横に切断して個片に分割することにより実施例7と同様の本実施例の半導体装置が製造される。
なお、上記実施例1および実施例6と同様の部分は、同一の符号を付してその説明を省略する。
図21において、35は第2の配線層としての第2の再配線であり、実施例1の再配線10(本実施例では第2の再配線35との区別のために第1の再配線10という。)と同様にして第1の再配線10上とその電極形成領域11の側の端面10aを覆い、端面10aを伸長させた下地金属層9上の伸長部36を有する再配線である。
本実施例の図20に示す工程PH1、PH2は、上記実施例1の図1に示す工程P1、P2と同様であるのでその説明を省略する。
PH3(図20)、ポジ型のレジストをスピンコートにより下地金属層9上に塗布し、これを乾燥させた後に下地金属層9の電極パッド5上から電極形成領域11に到る第1の再配線10を形成する部位を除く領域を遮光したフォトマスクを用いて乾燥させたレジストに紫外線を照射し、現像処理により感光したレジストマスク32を除去して第1の再配線10を形成する部位の下地金属層9を露出させ、その他の領域を覆うレジストマスク32をマスクとして、実施例1の工程P3と同様にして下地金属層9上に第1の再配線10を形成する。
PH6(図21)、除去溶剤を用いて工程PH3で形成したレジストマスク32を除去し、第2の再配線35を除く領域の下地金属層9を実施例1の工程P5と同様にして除去する。
このようにして形成された本実施例の半導体装置は、その感光性封止膜12の装置おもて面に第2の再配線35に直接接合されたバンプ電極15が複数突出して配列されたWCSP型の半導体装置となり、装置おもて面を薄い感光性封止膜で封止するので、厚さの薄い半導体装置とすることができる。
更に、感光性封止膜12に伸長部36を含む電極形成孔13を形成し、その底に露出した第2の再配線35の端面35aを覆うように半球形状のバンプ電極15を形成するので、バンプ電極15と第2の再配線35との接合を強固なものとすることができ、マザー基板等に実装した後の外部からの応力を第2の再配線35で緩和して接続信頼性等の半導体装置の信頼性を向上させることができる。
更に、レジストをポジ型にして第1の再配線10を形成するためのレジストマスク32を除去せずに第2の再配線35を形成する工程で再露光により使い回すようにしたことによって、レジストの形成工程を1回にして付加価値の高いWCSP型の半導体装置の製造効率を向上させることができると共に間接材料費の削減を図ることができる。
2 半導体基板
3 回路形成面
4 絶縁層
5 電極パッド
6 表面保護膜
7 層間絶縁膜
8 スルーホール
9 下地金属層(第1の下地金属層)
10 再配線(第1の再配線)
10a 端面
11 電極形成領域
12 感光性封止膜
13 電極形成孔
15 バンプ電極
17、32 レジストマスク
21、24 再配線突起
23 第2の下地金属層
26 層間絶縁膜突起
30 突起コマ
34 バリアメタル層
35 第2の再配線
35a 端面
36 伸長部
Claims (4)
- 半導体基板と、
前記半導体基板のおもて面に形成された回路素子と電気的に接続された電極パッドと、
前記電極パッドに到るスルーホールを有して、前記半導体基板のおもて面上に形成された第1の絶縁膜と、
前記電極パッドと電気的に接続され、かつ前記電極パッドから前記スルーホールを介して前記第1の絶縁膜上に延在する配線層と、
前記第1の絶縁膜と前記配線層とを覆って形成された感光性の第2の絶縁膜と、
前記配線層と電気的に接続され、かつ前記半導体基板のおもて面と垂直方向において前記第2の絶縁膜のおもて面と同一平面よりも上に突出するように形成された配線層突起と、
前記第2の絶縁膜のおもて面から突出した前記配線層突起の少なくとも一部を覆って形成された電極と、
を有する半導体装置であって、
前記配線層突起は、前記第2の絶縁膜に対する露光工程を経て、前記第2の絶縁膜のおもて面と同一平面よりも上に突出し、且つ前記半導体基板のおもて面と垂直方向において前記第2の絶縁膜上を避けて形成されることを特徴とする半導体装置。 - 前記配線層突起は、前記電極パッド上を避けて形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記配線層と前記第1の絶縁膜との間に形成された下地金属層を有することを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第1の絶縁膜と前記半導体基板の間に形成された第3の絶縁膜を有することを特徴とする請求項1ないし請求項3のいずれか一項に記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011102338A JP5503590B2 (ja) | 2011-04-28 | 2011-04-28 | 半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011102338A JP5503590B2 (ja) | 2011-04-28 | 2011-04-28 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004372615A Division JP4777644B2 (ja) | 2004-12-24 | 2004-12-24 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011176351A JP2011176351A (ja) | 2011-09-08 |
JP5503590B2 true JP5503590B2 (ja) | 2014-05-28 |
Family
ID=44688855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011102338A Expired - Fee Related JP5503590B2 (ja) | 2011-04-28 | 2011-04-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5503590B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6457206B2 (ja) * | 2014-06-19 | 2019-01-23 | 株式会社ジェイデバイス | 半導体パッケージ及びその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3416545B2 (ja) * | 1998-12-10 | 2003-06-16 | 三洋電機株式会社 | チップサイズパッケージ及びその製造方法 |
JP3424164B2 (ja) * | 1998-12-24 | 2003-07-07 | カシオ計算機株式会社 | 半導体装置の製造方法 |
JP3651597B2 (ja) * | 1999-06-15 | 2005-05-25 | 株式会社フジクラ | 半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法 |
JP4313520B2 (ja) * | 2001-03-19 | 2009-08-12 | 株式会社フジクラ | 半導体パッケージ |
JP2003188313A (ja) * | 2001-12-20 | 2003-07-04 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP3623209B2 (ja) * | 2002-06-18 | 2005-02-23 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
JP2004349610A (ja) * | 2003-05-26 | 2004-12-09 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
JP3905032B2 (ja) * | 2002-12-20 | 2007-04-18 | シャープ株式会社 | 半導体装置、および、その製造方法 |
JP4119866B2 (ja) * | 2004-05-12 | 2008-07-16 | 富士通株式会社 | 半導体装置 |
-
2011
- 2011-04-28 JP JP2011102338A patent/JP5503590B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011176351A (ja) | 2011-09-08 |
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JP2007123426A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130116 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130325 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20130708 |
|
RD05 | Notification of revocation of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140107 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |