JP4971960B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4971960B2 JP4971960B2 JP2007313072A JP2007313072A JP4971960B2 JP 4971960 B2 JP4971960 B2 JP 4971960B2 JP 2007313072 A JP2007313072 A JP 2007313072A JP 2007313072 A JP2007313072 A JP 2007313072A JP 4971960 B2 JP4971960 B2 JP 4971960B2
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- forming
- plating resist
- wiring
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
請求項2に記載の発明は、半導体基板上の全面に下地金属層を形成する工程と、前記下地金属層上に配線用上部金属層形成領域に対応する部分に開口部を有する配線用上部金属層用メッキレジスト膜を形成する工程と、前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記配線用上部金属層用メッキレジスト膜の開口部内の前記下地金属層上に配線用上部金属層を形成する工程と、前記配線用上部金属層および前記配線用上部金属層用メッキレジスト膜上にレジストからなる被覆膜および導電体形成用メッキレジスト膜を形成する工程と、前記導電体形成用メッキレジスト膜および前記被覆膜の露光現像処理を行うことで、前記配線用上部金属層の一部に対応する部分における前記導電体形成用メッキレジスト膜および前記被覆膜に開口部を形成する工程と、前記導電体形成用メッキレジスト膜および前記被覆膜に前記開口部を形成した際の前記被覆膜に対する露光の不良によって前記開口部の内壁面底部において前記被覆膜が残存して前記開口部の内壁面から内側へ突出するようにして発生した裾引きを除去する工程と、前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記導電体形成用メッキレジスト膜および前記被覆膜の開口部内の前記配線用上部金属層の一部上に導電体を形成する工程と、前記導電体形成用メッキレジスト膜、前記被覆膜および前記配線用上部金属層用メッキレジスト膜をレジスト剥離液を用いて剥離する工程と、前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程と、を含むことを特徴とするものである。
請求項3に記載の発明は、請求項1または2に記載の発明において、前記裾引きの除去はドライエッチングまたはウェットエッチングにより行なうことを特徴とするものである。
請求項4に記載の発明は、請求項1または2に記載の発明において、前記被覆膜の上面は平坦であることを特徴とするものである。
請求項5に記載の発明は、請求項1または2に記載の発明において、前記被覆膜はネガ型液状レジストの塗布により形成し、前記導電体形成用メッキレジスト膜はネガ型ドライフィルムレドストのラミネートにより形成することを特徴とするものである。
請求項6に記載の発明は、請求項5に記載の発明において、前記導電体形成用メッキレジスト膜および前記被覆膜への前記開口部の形成は、前記導電体形成用メッキレジスト膜および前記被覆膜に対して露光、現像を行なうことにより形成することを特徴とするものである。
請求項7に記載の発明は、請求項1または2に記載の発明において、前記導電体は柱状電極であることを特徴とするものである。
請求項8に記載の発明は、請求項7に記載の発明において、前記柱状電極の周囲に封止膜を形成する工程を有することを特徴とするものである。
請求項9に記載の発明は、請求項8に記載の発明において、前記柱状電極上に半田ボールを形成する工程を有することを特徴とするものである。
次に、この半導体装置の製造方法の第1実施形態について説明する。まず、図2に示すように、ウエハ状態のシリコン基板(以下、半導体ウエハ21という)の上面にアルミニウム系金属等からなる接続パッド2、酸化シリコン等からなる絶縁膜3およびポリイミド系樹脂等からなる保護膜5が形成され、接続パッド2の中央部が絶縁膜3および保護膜5に形成された開口部4、6を介して露出されたものを準備する。
次に、図1に示す半導体装置の製造方法の第2実施形態について説明する。まず、図3に示す工程後に、図13に示すように、上部金属層形成用メッキレジスト膜23をそのまま残存させた状態で、上部金属層9および上部金属層形成用メッキレジスト膜23の上面に、ネガ型液状レジストをスピンコート法等により塗布し、上面が平坦な被覆膜25を形成する。
2 接続パッド
3 絶縁膜
5 保護膜
7 配線
8 下地金属層
9 上部金属層
10 柱状電極
11 封止膜
12 半田ボール
21 半導体ウエハ
22 ダイシングストリート
23 上部金属層用メッキレジスト膜
24 開口部
25 被覆膜
26 柱状電極形成用メッキレジスト膜
27 開口部
Claims (9)
- 半導体基板上の全面に下地金属層を形成する工程と、
前記下地金属層上に配線用上部金属層形成領域に対応する部分に開口部を有する配線用上部金属層用メッキレジスト膜を形成する工程と、
前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記配線用上部金属層用メッキレジスト膜の開口部内の前記下地金属層上に配線用上部金属層を形成する工程と、
前記配線用上部金属層用メッキレジスト膜を剥離する工程と、
前記配線用上部金属層を含む前記下地金属層上にレジストからなる被覆膜および導電体形成用メッキレジスト膜を形成する工程と、
前記導電体形成用メッキレジスト膜および前記被覆膜の露光現像処理を行うことで、前記配線用上部金属層の一部に対応する部分における前記導電体形成用メッキレジスト膜および前記被覆膜に開口部を形成する工程と、
前記導電体形成用メッキレジスト膜および前記被覆膜に前記開口部を形成した際の前記被覆膜に対する露光の不良によって前記開口部の内壁面底部において前記被覆膜が残存して前記開口部の内壁面から内側へ突出するようにして発生した裾引きを除去する工程と、
前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記導電体形成用メッキレジスト膜および前記被覆膜の開口部内の前記配線用上部金属層の一部上に導電体を形成する工程と、
前記導電体形成用メッキレジスト膜および前記被覆膜をレジスト剥離液を用いて剥離する工程と、
前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上の全面に下地金属層を形成する工程と、
前記下地金属層上に配線用上部金属層形成領域に対応する部分に開口部を有する配線用上部金属層用メッキレジスト膜を形成する工程と、
前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記配線用上部金属層用メッキレジスト膜の開口部内の前記下地金属層上に配線用上部金属層を形成する工程と、
前記配線用上部金属層および前記配線用上部金属層用メッキレジスト膜上にレジストからなる被覆膜および導電体形成用メッキレジスト膜を形成する工程と、
前記導電体形成用メッキレジスト膜および前記被覆膜の露光現像処理を行うことで、前記配線用上部金属層の一部に対応する部分における前記導電体形成用メッキレジスト膜および前記被覆膜に開口部を形成する工程と、
前記導電体形成用メッキレジスト膜および前記被覆膜に前記開口部を形成した際の前記被覆膜に対する露光の不良によって前記開口部の内壁面底部において前記被覆膜が残存して前記開口部の内壁面から内側へ突出するようにして発生した裾引きを除去する工程と、
前記下地金属層をメッキ電流路とした電解メッキを行なうことにより、前記導電体形成用メッキレジスト膜および前記被覆膜の開口部内の前記配線用上部金属層の一部上に導電体を形成する工程と、
前記導電体形成用メッキレジスト膜、前記被覆膜および前記配線用上部金属層用メッキレジスト膜をレジスト剥離液を用いて剥離する工程と、
前記配線用上部金属層下以外の領域における前記下地金属層を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1または2に記載の発明において、前記裾引きの除去はドライエッチングまたはウェットエッチングにより行なうことを特徴とする半導体装置の製造方法。
- 請求項1または2に記載の発明において、前記被覆膜の上面は平坦であることを特徴とする半導体装置の製造方法。
- 請求項1または2に記載の発明において、前記被覆膜はネガ型液状レジストの塗布により形成し、前記導電体形成用メッキレジスト膜はネガ型ドライフィルムレドストのラミネートにより形成することを特徴とする半導体装置の製造方法。
- 請求項5に記載の発明において、前記導電体形成用メッキレジスト膜および前記被覆膜への前記開口部の形成は、前記導電体形成用メッキレジスト膜および前記被覆膜に対して露光、現像を行なうことにより形成することを特徴とする半導体装置の製造方法。
- 請求項1または2に記載の発明において、前記導電体は柱状電極であることを特徴とする半導体装置の製造方法。
- 請求項7に記載の発明において、前記柱状電極の周囲に封止膜を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項8に記載の発明において、前記柱状電極上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007313072A JP4971960B2 (ja) | 2007-12-04 | 2007-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007313072A JP4971960B2 (ja) | 2007-12-04 | 2007-12-04 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009140979A JP2009140979A (ja) | 2009-06-25 |
JP4971960B2 true JP4971960B2 (ja) | 2012-07-11 |
Family
ID=40871350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007313072A Expired - Fee Related JP4971960B2 (ja) | 2007-12-04 | 2007-12-04 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4971960B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3408172B2 (ja) * | 1998-12-10 | 2003-05-19 | 三洋電機株式会社 | チップサイズパッケージ及びその製造方法 |
JP2004200247A (ja) * | 2002-12-16 | 2004-07-15 | Seiko Epson Corp | 端子、端子の形成方法、半導体チップ、半導体実装基板、電子デバイスおよび電子機器 |
JP4161754B2 (ja) * | 2003-03-14 | 2008-10-08 | カシオ計算機株式会社 | 半導体装置の製造方法 |
JP2005109427A (ja) * | 2003-09-12 | 2005-04-21 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007019288A (ja) * | 2005-07-08 | 2007-01-25 | Tdk Corp | 薄膜形成方法およびマイクロデバイスの製造方法 |
JP2007095894A (ja) * | 2005-09-28 | 2007-04-12 | Fujikura Ltd | 半導体装置及びその製造方法 |
-
2007
- 2007-12-04 JP JP2007313072A patent/JP4971960B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009140979A (ja) | 2009-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100614548B1 (ko) | 반도체 소자 실장용 배선 기판의 제조 방법 및 반도체 장치 | |
US7919408B2 (en) | Methods for fabricating fine line/space (FLS) routing in high density interconnect (HDI) substrates | |
TW200832641A (en) | Semiconductor device having projecting electrode formed by electrolytic plating, and manufacturing method thereof | |
JP2004158827A (ja) | 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 | |
US8129835B2 (en) | Package substrate having semiconductor component embedded therein and fabrication method thereof | |
CN109727942B (zh) | 半导体装置以及半导体装置的制造方法 | |
US10438912B2 (en) | Liquid ejection head substrate and semiconductor substrate | |
JP2010056266A (ja) | 半導体装置の製造方法 | |
JP5247998B2 (ja) | 半導体装置の製造方法 | |
JP4506767B2 (ja) | 半導体装置の製造方法 | |
JP4949790B2 (ja) | 半導体装置の製造方法 | |
JP4971960B2 (ja) | 半導体装置の製造方法 | |
JP2011029314A (ja) | 半導体装置の製造方法 | |
JP2004079797A (ja) | 電解めっきを用いた配線の形成方法 | |
JP3972211B2 (ja) | 半導体装置及びその製造方法 | |
JP4161754B2 (ja) | 半導体装置の製造方法 | |
JP4913456B2 (ja) | 半導体装置の製造方法 | |
JP2007214318A (ja) | 配線の形成方法 | |
JP2004172163A (ja) | 半導体装置及びその製造方法 | |
JP2005129665A (ja) | 半導体装置およびその製造方法 | |
JP2007250849A (ja) | 半導体装置の製造方法 | |
JP4126392B2 (ja) | 半導体装置の製造方法 | |
JP2005294546A (ja) | メッキパターンの形成方法 | |
JP2007035875A (ja) | 半導体装置およびその製造方法 | |
JP5068830B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101203 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111108 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111108 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20111115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120406 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150413 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |