JP2004158827A - 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 Download PDF

Info

Publication number
JP2004158827A
JP2004158827A JP2003271768A JP2003271768A JP2004158827A JP 2004158827 A JP2004158827 A JP 2004158827A JP 2003271768 A JP2003271768 A JP 2003271768A JP 2003271768 A JP2003271768 A JP 2003271768A JP 2004158827 A JP2004158827 A JP 2004158827A
Authority
JP
Japan
Prior art keywords
resin layer
semiconductor device
layer
manufacturing
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003271768A
Other languages
English (en)
Other versions
JP3707481B2 (ja
JP2004158827A5 (ja
Inventor
Terunao Hanaoka
輝直 花岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003271768A priority Critical patent/JP3707481B2/ja
Priority to US10/679,467 priority patent/US7176572B2/en
Publication of JP2004158827A publication Critical patent/JP2004158827A/ja
Publication of JP2004158827A5 publication Critical patent/JP2004158827A5/ja
Application granted granted Critical
Publication of JP3707481B2 publication Critical patent/JP3707481B2/ja
Priority to US11/649,871 priority patent/US7294933B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0236Shape of the insulating layers therebetween
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02377Fan-in arrangement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05022Disposition the internal layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05024Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05548Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06131Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125Reinforcing structures
    • H01L2224/10126Bump collar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】 半導体装置及びその製造方法、回路基板並びに電子機器に関して、信頼性の低下を防ぐことにある。
【解決手段】 半導体ウエハ10は、配線の端部であるパッド18と電気的に接続する再配線層22と、再配線層22の上方に設けられた第1の樹脂層30と、第1の樹脂層30の上方に設けられてその側面を覆う第2の樹脂層28と、パッド22の上方を避けるように再配線層22に電気的に接続して設けられた外部端子26と、を含む。
【選択図】 図1

Description

本発明は、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
半導体装置の高密度実装を追及すると、ベアチップ実装が理想的である。しかしながら、ベアチップは、品質の保証及び取り扱いが難しい。そこで、CSP(Chip Scale/ Size Package)が適用された半導体装置が開発されている。特に近年、ウエハレベルCSPが注目されている。ウエハレベルCSPでは、ウエハレベルでパッケージングを行い、その後、ウエハを個々のパッケージに切り出す。したがって、ウエハに複数層を形成し、これを切断すると、複数層の端面が露出するので、層間から水分が進入することや、層の剥離が生じることがあり、信頼性が低下する。
本発明の目的は、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器に関して、信頼性の低下を防ぐことにある。
(1)本発明に係る半導体ウエハは、集積回路と、前記集積回路に電気的に接続する配線と、を含み、前記配線の端部であるパッドを表面に含む半導体本体と、
前記半導体本体の上方に設けられ、前記パッドと電気的に接続し、前記パッドの上方に位置する第1の部分と前記第1の部分を除く第2の部分とを含む再配線層と、
前記再配線層の上方に設けられた第1の樹脂層と、
前記第1の樹脂層の上方に設けられ、前記第1の樹脂層の側面を覆う第2の樹脂層と、
前記再配線層の前記第2の部分の上方に、前記再配線層に電気的に接続して設けられた外部端子と、
を含むことを特徴とする。本発明によれば、第2の樹脂層が第1の樹脂層の側面を覆うので、第1及び第2の樹脂層間から水分が進入することがなく、第1の樹脂層の剥離が生じにくくなっており、信頼性の低下を防ぐことができる。
(2)この半導体ウエハにおいて、
前記第1の樹脂層は、前記外部端子を設ける領域を除いて前記再配線層を覆うように形成され、
前記第2の樹脂層は、前記外部端子の少なくとも根本を覆うように形成されていてもよい。
(3)この半導体ウエハにおいて、
前記再配線層の下に、絶縁層をさらに有してもよい。
(4)この半導体ウエハにおいて、
前記半導体ウエハは、複数の第1の領域と、それぞれの前記第1の領域に囲まれた複数の第2の領域とを有し、
前記第1の樹脂層及び前記第2の樹脂層は、前記第2の領域内にのみ設けられていてもよい。
(5)この半導体ウエハにおいて、
前記第2の樹脂層のうち前記第1の樹脂層の側面を覆う部分は、前記第2の領域の外周端部の上方に設けられていてもよい。
(6)本発明に係る半導体装置は、集積回路と、前記集積回路に電気的に接続する配線と、を含み、前記配線の端部であるパッドを表面に含む半導体本体と、
前記半導体本体の上方に設けられ、前記パッドと電気的に接続し、前記パッドの上方に位置する第1の部分と前記第1の部分を除く第2の部分とを含む再配線層と、
前記再配線層の上方に設けられた第1の樹脂層と、
前記第1の樹脂層の上方に設けられ、前記第1の樹脂層の側面を覆う第2の樹脂層と、
前記再配線層の前記第2の部分の上方に、前記再配線層に電気的に接続して設けられた外部端子と、
を備えることを特徴とする。本発明によれば、第2の樹脂層が第1の樹脂層の側面を覆うので、第1及び第2の樹脂層間から水分が進入することがなく、第1の樹脂層の剥離が生じにくくなっており、信頼性の低下を防ぐことができる。
(7)この半導体装置において、
前記第1の樹脂層は、前記外部端子を設ける領域を除いて前記再配線層を覆うように形成され、
前記第2の樹脂層は、前記外部端子の少なくとも根本を覆うように形成されていてもよい。
(8)この半導体装置において、
前記再配線層の下に、絶縁層をさらに有してもよい。
(9)本発明に係る回路基板には、上記半導体装置が実装されてなる。
(10)本発明に係る電子機器は、上記半導体装置を有する。
(11)本発明に係る半導体装置の製造方法は、集積回路と前記集積回路に電気的に接続する配線とを含む半導体本体の上方に、前記配線の一部であるパッドに電気的に接続し、前記パッドの上方に位置する第1の部分と前記第1の部分以外の第2の部分とを含む再配線層を形成すること、
前記第2の部分に外部端子を形成すること、
前記再配線層上に少なくとも一部が載るように、側面を有する第1の樹脂層を形成すること、
前記第1の樹脂層の上方に、前記第1の樹脂層の前記側面を覆うように第2の樹脂層を形成すること、及び、
前記半導体ウエハを切断すること、
を含むことを特徴とする。本発明によれば、第2の樹脂層が第1の樹脂層の側面を覆うので、第1及び第2の樹脂層間から水分が進入することがなく、第1の樹脂層の剥離が生じにくくなっており、信頼性の低下を防ぐことができる。
(12)この半導体装置の製造方法において、
前記第1の樹脂層を、前記外部端子を設ける領域を除いて前記再配線層を覆うように形成し、
前記第2の樹脂層を、前記外部端子の少なくとも根本を覆うように形成してもよい。
(13)この半導体装置の製造方法において、
前記再配線層の形成前に、絶縁層を形成することをさらに含み、
前記絶縁層上に前記再配線層を形成してもよい。
(14)この半導体装置の製造方法において、
前記半導体ウエハは、複数の第1の領域と、それぞれの前記第1の領域に囲まれた複数の第2の領域とを有し、
前記第1の樹脂層及び前記第2の樹脂層は、前記第2の領域内にのみ設けられ、
前記半導体ウエハを切断する際に、前記第1の領域を切断してもよい。
(15)この半導体装置の製造方法において、
前記第2の樹脂層のうち前記第1の樹脂層の側面を覆う部分を、前記第2の領域の外周端部の上方に形成してもよい。
(16)この半導体装置の製造方法において、
前記第2の樹脂層の形成は、放射線に対する感応性樹脂を使用し、リソグラフィ技術を適用して行ってもよい。
(17)この半導体装置の製造方法において、
前記第2の樹脂層の形成は、インクジェット法によって樹脂を吐出して行ってもよい。
(18)この半導体装置の製造方法において、
前記第2の樹脂層の形成は、印刷法によって樹脂を塗布して行ってもよい。
以下、本発明の実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体ウエハを示す断面図であり、図2は、半導体ウエハの平面図である。半導体ウエハ10の半導体本体には、集積回路12が形成されている。半導体ウエハ10を複数の半導体チップに切り出す場合、半導体ウエハ10には、複数の集積回路12が形成され、個々の半導体チップが個々の集積回路12を有することになる。
半導体ウエハ10の表面には、1層又はそれ以上の層のパッシベーション膜14,16が形成されていてもよい。例えば、SiO又はSiN等からなるパッシベーション膜14上に、ポリイミド樹脂等からなるパッシベーション膜16を形成してもよい。
半導体ウエハ10には、パッド18が形成されている。パッド18は、集積回路(例えば半導体集積回路)12に電気的に接続された配線の一部(端部)である。パッシベーション膜16は、パッド18の少なくとも中央部を避けて形成されている。
半導体ウエハ10には、パッシベーション膜14,16上に、絶縁層20が形成されていてもよい。絶縁層20は、複数層で形成されてもよいが、1層で形成されていてもよい。絶縁層20は、応力緩和機能を有してもよい。絶縁層20は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)等の樹脂で形成することができる。絶縁層20は、複数の第1の領域(切断領域)32を避けて形成してもよい。
半導体ウエハ10には再配線層22が形成されている。再配線層22は、パッド18の上方に位置する第1の部分と、それ以外の第2の部分(絶縁層20上を通る部分)を有する。再配線層22は、導電膜24上に形成されていてもよい。再配線層22には、外部端子26を形成してもよい。外部端子26は、ろう材(軟ろう又は硬ろう)から形成されていてもよい。例えば、外部端子26は、ハンダボールであってもよい。
本実施の形態では、2層以上の樹脂層(第1及び第2の樹脂層30,28を含む。)が形成されている。第1及び第2の樹脂層30,28は、半導体ウエハ10の第1の領域32を避けて、第2の領域34内に、再配線層22上に少なくとも一部が載るように形成されている。ここで、第1の領域32は、切断領域(例えばダイシング領域)であり、第2の領域34は、第1の領域32以外の領域(例えば半導体チップとなる領域)である。複数の第1の領域32は、図2に示すように、格子状領域を形成してもよい。複数の第1の領域32によって、第2の領域34が囲まれる。
第1の樹脂層30は、例えばソルダレジスト層であってもよく、外部端子26を形成する領域(例えばランドの少なくとも一部)を除いて、再配線層22を覆うように形成してもよい。第1の樹脂層30は、再配線層22の側面及び先端面(立ち上がる面)を覆っていてもよい。第1の樹脂層30は、第1の領域32を避けて形成されており、第1の領域32から間隔をあけて形成してもよい。
第2の樹脂層28は、第1の樹脂層30を覆っており、また、その側面(立ち上がる面)を覆うように形成されている。こうすることで、第1の樹脂層30が露出しないようになって、第1及び第2の樹脂層30,28の境目が露出しないようになる。第2の樹脂層28のうち第1の樹脂層30を覆う部分は、第2の領域34の外周端部の上方に設けられている。第2の樹脂層28は、第1の領域32を避けて形成されており、第1の領域32から間隔をあけて形成してもよい。第2の樹脂層28のうち、第1の樹脂層30を覆う部分は、第1の領域32に隣接して形成されていてもよい。すなわち、第2の樹脂層28の立ち上がり面によって、第1の領域32が区画されていてもよい。
第2の樹脂層28は、外部端子26の少なくとも根本の部分を覆うように形成されている。これによって、熱ストレスによって外部端子26に加えられる応力等を緩和することができる。なお、第2の樹脂層28は、例えばポリイミド樹脂等で形成し、その熱膨張係数(線膨張係数)は、絶縁層20のそれよりも大きくてもよい。
本実施の形態によれば、第2の樹脂層28が第1の樹脂層30の側面を覆うので、第1及び第2の樹脂層30,28間から水分が進入することがなく、第1の樹脂層30の剥離が生じにくくなっており、信頼性の低下を防ぐことができる。
次に、半導体装置の製造方法を説明する。本実施の形態では、上述した半導体ウエハを使用する。例えば、再配線層22の形成は次のようにして行う。半導体ウエハ10に、一層又は複数層の導電膜24を形成する。例えば、TiW膜とその上のCu膜によって導電膜24を形成してもよい。導電膜24は、スパッタリングによって形成してもよい。導電膜24は、少なくとも再配線層22を形成する領域に形成し、半導体ウエハ10のパッド18が形成された面全体に形成してもよい。続いて、導電膜24上に、再配線層22を形成する領域を除くように、図示しないメッキレジスト層を形成する。導電膜24上に設けたメッキレジスト層を、フォトリソグラフィなどの工程を経てパターニングしてもよい。そして、導電膜24を電極として電解メッキによって、導電膜24上であってメッキレジスト層の開口領域に再配線層22を形成することができる。あるいは、無電解メッキによって、再配線層22を形成してもよい。
2層以上の樹脂層(第1及び第2の樹脂層30,28)は、第1の樹脂層30を形成してから、第2の樹脂層28を形成する。例えば、リソグラフィの技術を適用して、第1の樹脂層30をパターニングしてもよい。
第2の樹脂層28は、印刷法(例えばスクリーン印刷法)によって樹脂を塗布することで形成してもよい。硬化前の樹脂は、樹脂前駆体ということもできる(他の説明でも同様)。印刷法では、マスクを使用し、スキージにて樹脂を選択的に印刷し、必要に応じてポストベークを行うなど周知の工程を行う。第2の樹脂層28を設ける領域は、上述した通りである。これ以外に、次の方法がある。
図3は、第2の樹脂層28の形成方法を説明する図である。例えば、半導体ウエハ10に非樹脂層40を形成する。非樹脂層40は、樹脂以外の材料(例えば、銅等の金属、ハンダ、SiOなど)で形成する。非樹脂層40の材料は、非樹脂層40の材料は、第2の樹脂層28の材料よりも延展性が低いものであってよい。これにより、半導体ウエハ10を切断するブレード(図7参照)の目詰まりが生じにくくなる。また、非樹脂層40は、第2の樹脂層28の材料とエッチングレートが異なる材料からなるものであってもよい。例えば、後の非樹脂層40の除去において、非樹脂層40をエッチングする場合には、このエッチングにおいて、非樹脂層40は、第2の樹脂層28の材料よりもエッチングレートが高い材料から形成されてもよい。この場合も、後の非樹脂層40の除去において、非樹脂層40が半導体ウエハ10上から除去しやすくなるため、半導体ウエハ10を切断するブレードの目詰まりが生じにくくなる。非樹脂層40は、第1の領域32上に形成する。絶縁層(応力緩和層)20を形成する場合、非樹脂層40は、絶縁層20よりも高く形成してもよい。非樹脂層40は、第1の樹脂層30と接触しないように間隔をあけて形成する。
非樹脂層40の形成には、電解メッキを適用してもよい。例えば、半導体ウエハ10に、第1の領域32を避けて図示しないメッキレジスト層を形成し、パターニング前の導電膜24を電極として電解メッキによって、メッキレジスト層の開口領域、すなわち第1の領域32に非樹脂層40を形成してもよい。あるいは、無電解メッキによって、非樹脂層40を形成してもよい。あるいは、導電性材料(例えば金、銀、銅などの金属)の微粒子を含む溶媒の液滴を吐出して非樹脂層40を形成してもよい。例えば、インクジェット法やバブルジェット(登録商標)法を使用してもよい。金の微粒子を含む溶媒として、真空冶金株式会社の「パーフェクトゴールド」、銀の微粒子を含む溶媒として、同社の「パーフェクトシルバー」を使用してもよい。なお、微粒子とは、特に大きさを限定したものではなく、溶媒とともに吐出できる粒子である。
メッキレジスト層を形成した場合、これを除去する。導電膜24によって、再配線層22及び非樹脂層40が電気的に接続されている場合、導電膜24をパターニングする。例えば、導電膜24を、再配線層22及び非樹脂層40をマスクとしてエッチングしてもよい。
そして、第2の樹脂層28を形成する。第2の樹脂層28は、第1の領域(切断領域)32を除いた第2の領域34に形成する。例えば、第2の樹脂層28を、非樹脂層40を覆うように形成する。すなわち、第2の樹脂層28は、一旦は、第1の領域32にも形成する。ただし、非樹脂層40の存在によって、第1の領域32では、第2の樹脂層28は非樹脂層40上に設けられる。第2の樹脂層28は、外部端子26を覆うように形成する。外部端子26が突出しているので、外部端子26の上端部の上では、第2の樹脂層28が薄くなっている。
第2の樹脂層28の非樹脂層40上の部分(少なくともその一部)を除去する。その除去には、プラズマ等を用いたドライエッチングを適用してもよい。こうすることで、第2の樹脂層28は、第1の領域32を除くように第2の領域34に形成される。また、第2の樹脂層28の外部端子26上の部分(少なくともその一部)を除去して、外部端子26の一部(例えば先端部)を露出させる。第2の樹脂層28の非樹脂層40上の部分の除去と、第2の樹脂層28の外部端子26上の部分の除去とは同時に行ってもよい。
そして、非樹脂層40を除去してもよい。その除去には、ウエットエッチングを適用してもよい。ウエットエッチングには、過硫酸アンモニウム又は塩化第二鉄を含む溶液を使用してもよい。非樹脂層40の下に形成されている導電膜24も除去してもよいし残してもよい。こうすることで、切断(ダイシング)領域から非樹脂層40が除去される。また、非樹脂層40上からは、上述したように、すでに第2の樹脂層28が除去されている。なお、除去とは、完全な除去でなくてもよい。切断(ダイシング)に与える影響が小さければ、非樹脂層40の一部が残っていてもよく、その残渣があってもよい。
図4に示すように、半導体ウエハ10を第1の領域32で切断(例えばダイシング)する。切断には、ブレード50を使用してもよい。この場合に、半導体ウエハ10をテープ(図示しない)等に貼り付けて切断してもよい。
本実施の形態によれば、切断領域である第1の領域32に第1及び第2の樹脂層30,28がないので、ブレード50に目詰まり等が生じることが少なく、半導体チップの端部の欠けを抑えることができる。したがって、信頼性の高い半導体装置を製造することができる。
図5は、上述した工程によって製造された半導体装置を示す図であり、図6は、図5のVI−VI線に沿って切った一部断面図である。半導体装置は、半導体チップ60を有する。半導体チップ60は、上述した半導体ウエハ10をダイシングして得られたものである。半導体チップ60上には、上述した工程で形成された要素が形成されている。第2の樹脂層28の端部は、半導体チップ60の端部よりも内側に位置している。その他の詳細は、上述した内容から導くことができる内容なので省略する。
本実施の形態によれば、2層以上の樹脂層(第1及び第2の樹脂層30,28)のうち、第2の樹脂層28が第1の樹脂層30の側面を覆うので、第1及び第2の樹脂層30,28間から水分が進入することがなく、第1の樹脂層30の剥離が生じにくくなっており、信頼性の低下を防ぐことができる。
なお、本実施の形態では、非樹脂層40を形成することで、第1の領域32を避けるように第2の樹脂層28を形成したが、非樹脂層40を形成せずに、エッチングによって第2の樹脂層28の第1の領域32上に部分を除去してもよい。
(第2の実施の形態)
図7は、本発明の第2の実施の形態に係る半導体ウエハを示す図である。本実施の形態では、半導体ウエハ70は、非樹脂層40を有する。第1の実施の形態では、非樹脂層40を除去して半導体装置を製造したが、本実施の形態ではこれを除去せずに、非樹脂層40を切断しながら、半導体ウエハ70を切断する。非樹脂層40が、樹脂よりもブレード50の目詰まり等が生じにくい材料で形成されているので、この場合であっても、半導体ウエハ70の切断を良好に行うことができる。その他の詳細は、第1の実施の形態で説明した通りである。
本実施の形態によって製造された半導体装置は、図8に示すように、半導体チップ80の端部に非樹脂層40が設けられている。また、非樹脂層40に隣接して第2の樹脂層28が形成されている。非樹脂層40が導電体であれば、これを電気的に外部と接続してもよい。また、非樹脂層40が金属等の放熱性の高い材料から形成されていれば、これによって半導体装置の放熱性を高めることができる。その他の詳細は、第1の実施の形態で説明した通りである。
(第3の実施の形態)
図9及び図10は、本発明の第3の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、第2の樹脂の形成方法が第1の実施の形態と異なる。その他の内容(プロセス及び構成)については、本実施の形態には、第1の実施の形態で説明した内容を適用することができる。あるいは、本実施の形態の内容を、第1の実施の形態で説明した内容に組み込んでもよい。
図9に示すように、放射線(光(可視光もしくは紫外線)又は電子線)に対する感応性樹脂(例えば感光性樹脂)100を、スピンコート法などによって設ける。感応性樹脂100は、第1及び第2の領域32,34に設け、外部端子26を覆うように設ける。必要に応じて、プリべークを行う。
図10に示すように、感応性樹脂100を、マスクを介して放射線に感応(例えば感光)させる。詳しくは、感応性樹脂100を、第1の領域32上及び外部端子26上の部分が他の部分よりも除去しやすくなるように化学変化させる。そして、現像を行って、感応性樹脂100をパターニングする。詳しくは、感応性樹脂100を、第1の領域32上及び外部端子26上から除去する。感応性樹脂100が熱硬化性樹脂であれば、ポストベーク(キュア)を行う。こうして、リソグラフィ技術を適用して、第2の樹脂層を形成することができる。
本実施の形態によれば、第2の樹脂層を第1の領域32上で開口させる工程と、第2の樹脂層を外部端子26上で開口させる工程を同時に行うことができる。また、ドライエッチングプロセスが不要であるため、外部端子26表面の酸化が促進されず、実装不良を防止することができる。このように、本実施の形態によれば、半導体装置の品質を安定させることができる。
(第4の実施の形態)
図11は、本発明の第4の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、インクジェット法によって樹脂110を吐出して、第2の樹脂層を形成する。インクジェット法によれば、任意の領域に樹脂110を設けることができる。また、放射線に対する感応性を有しない樹脂を使用することができる。
その他の内容(プロセス及び構成)については、本実施の形態には、第1の実施の形態で説明した内容を適用することができる。あるいは、本実施の形態の内容を、第1の実施の形態で説明した内容に組み込んでもよい。
(第5の実施の形態)
図12は、本発明の第5の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、撥液性膜120を形成する。撥液性膜120は、第2の樹脂層を形成するための樹脂122を弾くもので、例えばフッ素系樹脂などで形成することができる。撥液性膜120は、第1の領域32上及び外部端子26上に形成する。その形成には、インクジェット法を適用してもよいし、フォトリソグラフィを適用してもよい。そして、樹脂122を、スピンコート法などによって半導体ウエハ10上に設ける。樹脂122は、放射線に感応する性質を有している必要はないが、有していてもよい。
図12に示すように、樹脂122は、撥液性膜120から弾かれ、第1の領域32上及び外部端子26上を避けるように残る。必要に応じてプリべークを行い、撥液性膜120を洗浄して除去してもよい。そして、ポストベークを行う。こうして、第2の樹脂層を形成することができる。
その他の内容(プロセス及び構成)については、本実施の形態には、第1の実施の形態で説明した内容を適用することができる。あるいは、本実施の形態の内容を、第1の実施の形態で説明した内容に組み込んでもよい。
図13には、本実施の形態に係る半導体装置1を実装した回路基板1000が示されている。回路基板1000には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板1000には例えば銅からなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置1の外部端子26とを機械的に接続することでそれらの電気的導通を図る。
そして、本発明を適用した半導体装置1を有する電子機器として、図14にはノート型パーソナルコンピュータ2000、図15には携帯電話3000が示されている。
図1は、本発明の第1の実施の形態に係る半導体ウエハを示す図である。 図2は、本発明の第1の実施の形態に係る半導体ウエハを示す図である。 図3は、本発明の第1の実施の形態に係る半導体装置の製造方法を説明する図である。 図4は、本発明の第1の実施の形態に係る半導体装置の製造方法を説明する図である。 図5は、本発明の第1の実施の形態に係る半導体装置を示す図である。 図6は、図5のVI−VI線で切った一部断面図である。 図7は、本発明の第2の実施の形態に係る半導体ウエハ及び半導体装置の製造方法を説明する図である。 図8は、本発明の第2の実施の形態に係る半導体装置を示す図である。 図9は、本発明の第3の実施の形態に係る半導体装置の製造方法を説明する図である。 図10は、本発明の第3の実施の形態に係る半導体装置の製造方法を説明する図である。 図11は、本発明の第4の実施の形態に係る半導体装置の製造方法を説明する図である。 図12は、本発明の第5の実施の形態に係る半導体装置の製造方法を説明する図である。 図13は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。 図14は、本実施の形態に係る半導体装置を有する電子機器を示す図である。 図15は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
符号の説明
10 半導体ウエハ、 12 集積回路、 18 パッド、 20 絶縁層、 22 再配線層、 26 外部端子、 28 第2の樹脂層、 30 第1の樹脂層、 32 第1の領域、 34 第2の領域、 60 半導体チップ

Claims (18)

  1. 集積回路と、前記集積回路に電気的に接続する配線と、を含み、前記配線の端部であるパッドを表面に含む半導体本体と、
    前記半導体本体の上方に設けられ、前記パッドと電気的に接続し、前記パッドの上方に位置する第1の部分と前記第1の部分を除く第2の部分とを含む再配線層と、
    前記再配線層の上方に設けられた第1の樹脂層と、
    前記第1の樹脂層の上方に設けられ、前記第1の樹脂層の側面を覆う第2の樹脂層と、
    前記再配線層の前記第2の部分の上方に、前記再配線層に電気的に接続して設けられた外部端子と、
    を含むことを特徴とする半導体ウエハ。
  2. 請求項1記載の半導体ウエハにおいて、
    前記第1の樹脂層は、前記外部端子を設ける領域を除いて前記再配線層を覆うように形成され、
    前記第2の樹脂層は、前記外部端子の少なくとも根本を覆うように形成されてなる半導体ウエハ。
  3. 請求項1又は請求項2記載の半導体ウエハにおいて、
    前記再配線層の下に、絶縁層をさらに有する半導体ウエハ。
  4. 請求項1から請求項3のいずれかに記載の半導体ウエハにおいて、
    前記半導体ウエハは、複数の第1の領域と、それぞれの前記第1の領域に囲まれた複数の第2の領域とを有し、
    前記第1の樹脂層及び前記第2の樹脂層は、前記第2の領域内にのみ設けられていることを特徴とする半導体ウエハ。
  5. 請求項4記載の半導体ウエハにおいて、
    前記第2の樹脂層のうち前記第1の樹脂層の側面を覆う部分は、前記第2の領域の外周端部の上方に設けられていることを特徴とする半導体ウエハ。
  6. 集積回路と、前記集積回路に電気的に接続する配線と、を含み、前記配線の端部であるパッドを表面に含む半導体本体と、
    前記半導体本体の上方に設けられ、前記パッドと電気的に接続し、前記パッドの上方に位置する第1の部分と前記第1の部分を除く第2の部分とを含む再配線層と、
    前記再配線層の上方に設けられた第1の樹脂層と、
    前記第1の樹脂層の上方に設けられ、前記第1の樹脂層の側面を覆う第2の樹脂層と、
    前記再配線層の前記第2の部分の上方に、前記再配線層に電気的に接続して設けられた外部端子と、
    を備えることを特徴とする半導体装置。
  7. 請求項6記載の半導体装置において、
    前記第1の樹脂層は、前記外部端子を設ける領域を除いて前記再配線層を覆うように形成され、
    前記第2の樹脂層は、前記外部端子の少なくとも根本を覆うように形成されてなる半導体装置。
  8. 請求項6又は請求項7記載の半導体装置において、
    前記再配線層の下に、絶縁層をさらに有する半導体装置。
  9. 請求項6から請求項8のいずれかに記載の半導体装置が実装された回路基板。
  10. 請求項6から請求項8のいずれかに記載の半導体装置を有する電子機器。
  11. 集積回路と前記集積回路に電気的に接続する配線とを含む半導体本体の上方に、前記配線の一部であるパッドに電気的に接続し、前記パッドの上方に位置する第1の部分と前記第1の部分以外の第2の部分とを含む再配線層を形成すること、
    前記第2の部分に外部端子を形成すること、
    前記再配線層上に少なくとも一部が載るように、側面を有する第1の樹脂層を形成すること、
    前記第1の樹脂層の上方に、前記第1の樹脂層の前記側面を覆うように第2の樹脂層を形成すること、
    前記半導体ウエハを切断すること、及び、
    を含むことを特徴とする半導体装置の製造方法。
  12. 請求項11記載の半導体装置の製造方法において、
    前記第1の樹脂層を、前記外部端子を設ける領域を除いて前記再配線層を覆うように形成し、
    前記第2の樹脂層を、前記外部端子の少なくとも根本を覆うように形成する半導体装置の製造方法。
  13. 請求項11又は請求項12記載の半導体装置の製造方法において、
    前記再配線層の形成前に、絶縁層を形成することをさらに含み、
    前記絶縁層上に前記再配線層を形成する半導体装置の製造方法。
  14. 請求項11から請求項13のいずれかに記載の半導体装置の製造方法において、
    前記半導体ウエハは、複数の第1の領域と、それぞれの前記第1の領域に囲まれた複数の第2の領域とを有し、
    前記第1の樹脂層及び前記第2の樹脂層は、前記第2の領域内にのみ設けられ、
    前記半導体ウエハを切断する際に、前記第1の領域を切断することを特徴とする半導体ウエハの製造方法。
    前記第1の領域の少なくとも一部は、前記第2の領域を囲む領域である半導体装置の製造方法。
  15. 請求項11から請求項14のいずれかに記載の半導体装置の製造方法において、
    前記第2の樹脂層のうち前記第1の樹脂層の側面を覆う部分を、前記第2の領域の外周端部の上方に形成する半導体装置の製造方法。
  16. 請求項11から請求項15のいずれかに記載の半導体装置の製造方法において、
    前記第2の樹脂層の形成は、放射線に対する感応性樹脂を使用し、リソグラフィ技術を適用して行う半導体装置の製造方法。
  17. 請求項11から請求項15のいずれかに記載の半導体装置の製造方法において、
    前記第2の樹脂層の形成は、インクジェット法によって樹脂を吐出して行う半導体装置の製造方法。
  18. 請求項11から請求項15のいずれかに記載の半導体装置の製造方法において、
    前記第2の樹脂層の形成は、印刷法によって樹脂を塗布して行う半導体装置の製造方法。
JP2003271768A 2002-10-15 2003-07-08 半導体装置の製造方法 Expired - Fee Related JP3707481B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003271768A JP3707481B2 (ja) 2002-10-15 2003-07-08 半導体装置の製造方法
US10/679,467 US7176572B2 (en) 2002-10-15 2003-10-07 Semiconductor wafer, semiconductor device and method of manufacturing the same, circuit board, and electronic equipment
US11/649,871 US7294933B2 (en) 2002-10-15 2007-01-05 Semiconductor wafer, semiconductor device and method of manufacturing the same, circuit board, and electronic equipment

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002300261 2002-10-15
JP2003271768A JP3707481B2 (ja) 2002-10-15 2003-07-08 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2004158827A true JP2004158827A (ja) 2004-06-03
JP2004158827A5 JP2004158827A5 (ja) 2005-07-07
JP3707481B2 JP3707481B2 (ja) 2005-10-19

Family

ID=32827895

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003271768A Expired - Fee Related JP3707481B2 (ja) 2002-10-15 2003-07-08 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7176572B2 (ja)
JP (1) JP3707481B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670859B2 (en) 2005-10-21 2010-03-02 Seiko Epson Corporation Semiconductor device and method for manufacturing the same
US7816790B2 (en) 2006-05-19 2010-10-19 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8154133B2 (en) 2008-03-31 2012-04-10 Casio Computer Co., Ltd. Semiconductor device having low dielectric constant film and manufacturing method thereof
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169691B2 (en) * 2004-01-29 2007-01-30 Micron Technology, Inc. Method of fabricating wafer-level packaging with sidewall passivation and related apparatus
DE102004009296B4 (de) * 2004-02-26 2011-01-27 Siemens Ag Verfahren zum Herstellen einer Anordnung eines elektrischen Bauelements
JP2006339189A (ja) * 2005-05-31 2006-12-14 Oki Electric Ind Co Ltd 半導体ウェハおよびそれにより形成した半導体装置
DE102005050127B3 (de) * 2005-10-18 2007-05-16 Infineon Technologies Ag Verfahren zum Aufbringen einer Struktur aus Fügematerial auf die Rückseiten von Halbleiterchips
JP2007115958A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置
US7518211B2 (en) * 2005-11-11 2009-04-14 United Microelectronics Corp. Chip and package structure
JP5268082B2 (ja) * 2006-02-22 2013-08-21 シチズン電子株式会社 光半導体装置
JP4995551B2 (ja) * 2006-12-01 2012-08-08 ローム株式会社 半導体装置及び半導体装置の製造方法
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP2009260272A (ja) * 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
US7952200B2 (en) * 2008-07-16 2011-05-31 Infineon Technologies Ag Semiconductor device including a copolymer layer
GB2464549B (en) 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
US7875972B2 (en) * 2009-06-25 2011-01-25 International Business Machines Corporation Semiconductor device assembly having a stress-relieving buffer layer
US20110079908A1 (en) * 2009-10-06 2011-04-07 Unisem Advanced Technologies Sdn. Bhd. Stress buffer to protect device features
US8264089B2 (en) 2010-03-17 2012-09-11 Maxim Integrated Products, Inc. Enhanced WLP for superior temp cycling, drop test and high current applications
US9202714B2 (en) * 2012-04-24 2015-12-01 Micron Technology, Inc. Methods for forming semiconductor device packages
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10008413B2 (en) * 2013-08-27 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level dicing method
US9875913B2 (en) * 2013-10-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for singulating packaged integrated circuits and resulting structures

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
US5773359A (en) * 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
JP3910694B2 (ja) 1997-09-11 2007-04-25 沖電気工業株式会社 外部端子付半導体素子の製造方法
US6097087A (en) * 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
JPH11297873A (ja) 1998-04-13 1999-10-29 Seiko Epson Corp 半導体装置およびその製造方法
US6232666B1 (en) * 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
JP2000311921A (ja) 1999-04-27 2000-11-07 Sony Corp 半導体装置およびその製造方法
JP2000340588A (ja) 1999-05-26 2000-12-08 Sony Corp 半導体装置の製造方法
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
KR100298828B1 (ko) * 1999-07-12 2001-11-01 윤종용 재배선 필름과 솔더 접합을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP4401527B2 (ja) 2000-04-03 2010-01-20 イビデン株式会社 半導体チップの製造方法
US6242156B1 (en) * 2000-06-28 2001-06-05 Gary Ganghui Teng Lithographic plate having a conformal radiation-sensitive layer on a rough substrate
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
DE10116069C2 (de) * 2001-04-02 2003-02-20 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zu seiner Herstellung
JP2003007652A (ja) * 2001-06-26 2003-01-10 Mitsubishi Electric Corp 半導体チップの製造方法
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6891248B2 (en) * 2002-08-23 2005-05-10 Micron Technology, Inc. Semiconductor component with on board capacitor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670859B2 (en) 2005-10-21 2010-03-02 Seiko Epson Corporation Semiconductor device and method for manufacturing the same
US7816790B2 (en) 2006-05-19 2010-10-19 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8871627B2 (en) 2007-09-21 2014-10-28 Tera Probe, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US9070638B2 (en) 2007-09-21 2015-06-30 Tera Probe, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US9640478B2 (en) 2007-09-21 2017-05-02 Aoi Electronics Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8154133B2 (en) 2008-03-31 2012-04-10 Casio Computer Co., Ltd. Semiconductor device having low dielectric constant film and manufacturing method thereof

Also Published As

Publication number Publication date
JP3707481B2 (ja) 2005-10-19
US20050040523A1 (en) 2005-02-24
US7294933B2 (en) 2007-11-13
US20070120251A1 (en) 2007-05-31
US7176572B2 (en) 2007-02-13

Similar Documents

Publication Publication Date Title
US7294933B2 (en) Semiconductor wafer, semiconductor device and method of manufacturing the same, circuit board, and electronic equipment
JP3871609B2 (ja) 半導体装置及びその製造方法
JP3526548B2 (ja) 半導体装置及びその製造方法
US6649507B1 (en) Dual layer photoresist method for fabricating a mushroom bumping plating structure
JP3538029B2 (ja) 半導体装置の製造方法
JP2004104103A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3524441B2 (ja) 配線形成方法
KR100752106B1 (ko) 반도체 장치 및 그 제조 방법
JP2008047732A (ja) 半導体装置及びその製造方法
JP2004281898A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20060049518A1 (en) Semiconductor device and method for manufacturing the same
US6897127B2 (en) Semiconductor device, method of manufacturing the same, circuit board, and electronic instrument
JP4225005B2 (ja) 電解めっきを用いた配線の形成方法
US7144760B2 (en) Semiconductor device, method of manufacturing the same, circuit board, and electronic equipment
JP2004022898A (ja) 半導体装置及びその製造方法
JP3664707B2 (ja) 半導体装置及びその製造方法
JP2007095894A (ja) 半導体装置及びその製造方法
JP3726906B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20060272148A1 (en) Metal electroplating process of an electrically connecting pad structure of circuit board and structure thereof
JP2007250849A (ja) 半導体装置の製造方法
JP3526529B2 (ja) 半導体装置の製造方法
JP2004281897A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001144216A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2013026367A (ja) 半導体装置及びその製造方法
JP2005019810A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050111

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050111

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20050111

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20050127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050712

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050725

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080812

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090812

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090812

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100812

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110812

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120812

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130812

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees