JPH01278751A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01278751A JPH01278751A JP63109451A JP10945188A JPH01278751A JP H01278751 A JPH01278751 A JP H01278751A JP 63109451 A JP63109451 A JP 63109451A JP 10945188 A JP10945188 A JP 10945188A JP H01278751 A JPH01278751 A JP H01278751A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 230000004888 barrier function Effects 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 abstract description 19
- 238000000034 method Methods 0.000 abstract description 17
- 239000012141 concentrate Substances 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 18
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバンプを有する半導体装置に関するものである
。
。
従来の技術
近年、電子機器の小型化が要求される中にあって、半導
体集積回路の実装技術としてバンプ技術が注目されてい
る。従来のバンプ構造とその製造方法の一例を第２図を
参照して説明する。第２図は従来の半導体装置のバンプ
構造の断可図を示したものである。半導体基板としての
シリコン基板１１の上に１〜２μｍ程度のいわゆるフィ
ールド酸化膜１２が形成され、その上の所定箇所にアル
ミパッド１３が形成されている。さらにその上にシリコ
ン窒化膜などの表面保護膜１４を形成した後、アルミパ
ッド１３の上の表面保護膜１４を第２図に示すように選
択的に除去する。その後に、チタンないしはパラジウム
などのバリアメタル１５をアルミパッド１３の上に端部
を表面保護膜１４に重ならせて選択的に形成する。この
際、通常バリアメタル１５と表面保護膜１４の重なり面
積は表面保護膜１４とアルミパッド１３の重なり面積の
８０％程度となっている。その後に金などをメツキなど
の方法を用いて１０〜２０μｍ程度アルミパッド１３の
土に選択的に成長させることにより、第２図に示すよう
なバンプ構造が得られる。
体集積回路の実装技術としてバンプ技術が注目されてい
る。従来のバンプ構造とその製造方法の一例を第２図を
参照して説明する。第２図は従来の半導体装置のバンプ
構造の断可図を示したものである。半導体基板としての
シリコン基板１１の上に１〜２μｍ程度のいわゆるフィ
ールド酸化膜１２が形成され、その上の所定箇所にアル
ミパッド１３が形成されている。さらにその上にシリコ
ン窒化膜などの表面保護膜１４を形成した後、アルミパ
ッド１３の上の表面保護膜１４を第２図に示すように選
択的に除去する。その後に、チタンないしはパラジウム
などのバリアメタル１５をアルミパッド１３の上に端部
を表面保護膜１４に重ならせて選択的に形成する。この
際、通常バリアメタル１５と表面保護膜１４の重なり面
積は表面保護膜１４とアルミパッド１３の重なり面積の
８０％程度となっている。その後に金などをメツキなど
の方法を用いて１０〜２０μｍ程度アルミパッド１３の
土に選択的に成長させることにより、第２図に示すよう
なバンプ構造が得られる。
発明が解決しようとする課題
このような従来のバンプ構造では、バンプ付チッフ実装
工程（７） −ツ１？ 、６るＩ Ｌ Ｂ （Ｉｎｎｅ
ｒ ＬｅａｄＢｏｎｄｉｎｇ ）工程時に、バンプ１６
からバリアメタル１５を介してアルミパッド１３に３０
０°Ｃ〜５００ °Ｃの温度でｌｒ／ａ＋１以上の圧力
が下方向に加わった場合、その力がアルミパッド１３を
通して横方向に広がるとともにバリアメタル１５に直接
接触していないアルミパッド１３の端部部分で上方向す
なわち表面保護膜１４の側にも広がろうとする。この表
面保護膜１４の部分は上方から硬いバリアメタル１５に
より押え付けられているため、この部分に応力が集中し
てクラックを生じる。このクランクの発生は半導体デバ
イスの信頼性上問題となるため、これを防止するために
は、ＩＬＢ工程時にバンプエ６とリード材料を接着する
ために加える圧力を制限しなければならないという問題
があった。
工程（７） −ツ１？ 、６るＩ Ｌ Ｂ （Ｉｎｎｅ
ｒ ＬｅａｄＢｏｎｄｉｎｇ ）工程時に、バンプ１６
からバリアメタル１５を介してアルミパッド１３に３０
０°Ｃ〜５００ °Ｃの温度でｌｒ／ａ＋１以上の圧力
が下方向に加わった場合、その力がアルミパッド１３を
通して横方向に広がるとともにバリアメタル１５に直接
接触していないアルミパッド１３の端部部分で上方向す
なわち表面保護膜１４の側にも広がろうとする。この表
面保護膜１４の部分は上方から硬いバリアメタル１５に
より押え付けられているため、この部分に応力が集中し
てクラックを生じる。このクランクの発生は半導体デバ
イスの信頼性上問題となるため、これを防止するために
は、ＩＬＢ工程時にバンプエ６とリード材料を接着する
ために加える圧力を制限しなければならないという問題
があった。
本発明は上記問題を解決するもので、高い圧力でＩＬＢ
工程を行っても表面保護膜にクラックが生じることのな
い半導体装置を提供することを目的とするものである。
工程を行っても表面保護膜にクラックが生じることのな
い半導体装置を提供することを目的とするものである。
課題を解決するための手段
上記問題を解決するために本発明は、半導体基板上に形
成されたパッドの一部上面を覆って上記半導体基板上に
形成された表面保護膜の端部と、上記パッド上に形成さ
れかつ上面にバンプが設けられるバリアメタルとの重な
り面積が、上記表面保護膜とパッドとの重なり面積の２
０〜３０％となるように構成したものである。
成されたパッドの一部上面を覆って上記半導体基板上に
形成された表面保護膜の端部と、上記パッド上に形成さ
れかつ上面にバンプが設けられるバリアメタルとの重な
り面積が、上記表面保護膜とパッドとの重なり面積の２
０〜３０％となるように構成したものである。
作用
上記構成より、ＩＬＢ工程加圧時にバンプからバリアメ
タルを介してパッドに圧力が下方向に加わった場合、そ
の力はパッドを通しで横方向に広がるとともに、バリア
メタルに直接接触していないパッドの端部部分で上方向
にも広がろうとする。
タルを介してパッドに圧力が下方向に加わった場合、そ
の力はパッドを通しで横方向に広がるとともに、バリア
メタルに直接接触していないパッドの端部部分で上方向
にも広がろうとする。
しかし、バリアメタルと表面保護膜との重なり面積は表
面保護膜とパッドとの重なり面積の２０〜３０％とされ
ているため、パッドに重なっている表面保護膜の部分は
上方向に比較的自由に広がることができ、パッドの端部
に集中しがちな応力は緩和される。これにより、表面保
護膜のクラックの発生が防止され、より高い圧力でＩＬ
Ｂ工程を行うことができ、信頼性の高い安定した実装を
行うことが可能になる。
面保護膜とパッドとの重なり面積の２０〜３０％とされ
ているため、パッドに重なっている表面保護膜の部分は
上方向に比較的自由に広がることができ、パッドの端部
に集中しがちな応力は緩和される。これにより、表面保
護膜のクラックの発生が防止され、より高い圧力でＩＬ
Ｂ工程を行うことができ、信頼性の高い安定した実装を
行うことが可能になる。
実施例
以下、本発明の一実施例を図面に基づき説明する。
第１図は本発明の一実施例を示す半導体装置のバンプ補
遺の断面図である。第１図に示すように、バンプ１を形
成するための製造工程、材料および配置は第２図に示し
た従来のものと基本的には相違はないため説明を省略す
るが、バリアメタル２を加工する際、ドライエツチング
工程において、オーバーエッチを施し、バリアメタル２
のサイドエッチ量を大きくして、バリアメタル２とシリ
コン窒化膜からなる表面保護膜３との重なり面積が表面
保護膜３とアルミパッド４の重なり面積の四〜３０％と
なるように構成されている。５は単結晶のシリコン基板
、６はシリコン酸化膜からなるフィールド酸化膜である
。
遺の断面図である。第１図に示すように、バンプ１を形
成するための製造工程、材料および配置は第２図に示し
た従来のものと基本的には相違はないため説明を省略す
るが、バリアメタル２を加工する際、ドライエツチング
工程において、オーバーエッチを施し、バリアメタル２
のサイドエッチ量を大きくして、バリアメタル２とシリ
コン窒化膜からなる表面保護膜３との重なり面積が表面
保護膜３とアルミパッド４の重なり面積の四〜３０％と
なるように構成されている。５は単結晶のシリコン基板
、６はシリコン酸化膜からなるフィールド酸化膜である
。
上記構成により、ＩＬＢ工程加圧時にバンプｌからバリ
アメタル２を介してアルミパッド４に圧力が下方向に加
わった場合、その力はアルミパッド４を通して横方向に
広がるとともにバリアメタル２に直接接触していないア
ルミパッド４の端部部分で上方向にも広がろうとする。
アメタル２を介してアルミパッド４に圧力が下方向に加
わった場合、その力はアルミパッド４を通して横方向に
広がるとともにバリアメタル２に直接接触していないア
ルミパッド４の端部部分で上方向にも広がろうとする。
しかし、バリアメタル２と表面保護膜３との重なり面積
は表面保護膜３とアルミパッド４との重なり面積の２０
〜３０％とされているため、アルミパッド４に重なって
いる表面保護膜３の部分は上方向に比較的自由に広がる
ことができ、アルミパッド４の端部に集中しがちな応力
は緩和される。したがって、従来のバンプ構造では、Ｉ
ＬＢ工程時にバンプに加わる圧力を１ｔ／−以上にする
と、アルミパッドの端部に生じる応力集中のためにアル
ミパッドの端部付近で表面保護膜にクラックが生じるな
ど実装上問題があったものが、本実施例では、応力集中
の緩和により表面保護膜３のクラックが防止されて、Ｉ
ＬＢ工程時にバンプ１に加わる圧力を１ｔ／ａｄ以上に
してもクラックなどの問題は生じない。
は表面保護膜３とアルミパッド４との重なり面積の２０
〜３０％とされているため、アルミパッド４に重なって
いる表面保護膜３の部分は上方向に比較的自由に広がる
ことができ、アルミパッド４の端部に集中しがちな応力
は緩和される。したがって、従来のバンプ構造では、Ｉ
ＬＢ工程時にバンプに加わる圧力を１ｔ／−以上にする
と、アルミパッドの端部に生じる応力集中のためにアル
ミパッドの端部付近で表面保護膜にクラックが生じるな
ど実装上問題があったものが、本実施例では、応力集中
の緩和により表面保護膜３のクラックが防止されて、Ｉ
ＬＢ工程時にバンプ１に加わる圧力を１ｔ／ａｄ以上に
してもクラックなどの問題は生じない。
発明の効果
以上のように本発明の半導体装置によれば、バンプ付半
導体チップの実装工程の一つであるＩＬＢ工程で半導体
チップに加える圧力の加圧限界を向上させることができ
、信頼性の高い安定した実装が可能となる。
導体チップの実装工程の一つであるＩＬＢ工程で半導体
チップに加える圧力の加圧限界を向上させることができ
、信頼性の高い安定した実装が可能となる。
第１図は本発明の一実施例を示す半導体装置のバンプ構
造の断面図、第２図は従来の半導体装置のバンプ構造の
断面図である。 ｌ・・・バンプ、２・・・バリアメタル、３・・・表面
保護膜、４・・・アルミパッド、５・・・シリコン基板
、６・・・フィールド酸化膜。
造の断面図、第２図は従来の半導体装置のバンプ構造の
断面図である。 ｌ・・・バンプ、２・・・バリアメタル、３・・・表面
保護膜、４・・・アルミパッド、５・・・シリコン基板
、６・・・フィールド酸化膜。
Claims (1)
- １、半導体基板上に形成されたパッドの一部上面を覆っ
て上記半導体基板上に形成された表面保護膜の端部と、
上記パッド上に形成されかつ上面にバンプが設けられる
バリアメタルとの重なり面積が、上記表面保護膜とパッ
ドとの重なり面積の２０〜３０％となるように構成した
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109451A JPH01278751A (ja) | 1988-05-02 | 1988-05-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109451A JPH01278751A (ja) | 1988-05-02 | 1988-05-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278751A true JPH01278751A (ja) | 1989-11-09 |
Family
ID=14510570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109451A Pending JPH01278751A (ja) | 1988-05-02 | 1988-05-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124042A (ja) * | 2007-11-16 | 2009-06-04 | Rohm Co Ltd | 半導体装置 |
| JP2011222738A (ja) * | 2010-04-09 | 2011-11-04 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-05-02 JP JP63109451A patent/JPH01278751A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124042A (ja) * | 2007-11-16 | 2009-06-04 | Rohm Co Ltd | 半導体装置 |
| US9035455B2 (en) | 2007-11-16 | 2015-05-19 | Rohm Co., Ltd. | Semiconductor device |
| US9437544B2 (en) | 2007-11-16 | 2016-09-06 | Rohm Co., Ltd. | Semiconductor device |
| US9607957B2 (en) | 2007-11-16 | 2017-03-28 | Rohm Co., Ltd. | Semiconductor device |
| US9941231B2 (en) | 2007-11-16 | 2018-04-10 | Rohm Co., Ltd. | Semiconductor device |
| JP2011222738A (ja) * | 2010-04-09 | 2011-11-04 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US8587135B2 (en) | 2010-04-09 | 2013-11-19 | Renesas Electronics Corporation | Semiconductor device having electrode/film opening edge spacing smaller than bonding pad/electrode edge spacing |
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