JP2006179661A - 半導体装置、半導体装置の製造方法、及び半導体パッケージ - Google Patents

Abstract

【課題】半導体装置のバンプ表面に形成される凹部を浅くする。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１の上方に第１の絶縁膜１１を形成する工程と、第１の絶縁膜１１上にパッド１２ｂを形成する工程と、第１の絶縁膜１１上及びパッド１２ｂ上に、第２の絶縁膜１３を形成する工程と、第２の絶縁膜１３に、パッド１２ｂ上に位置する第１の開口部１３ａを形成する工程と、第２の絶縁膜１３上及び第１の開口部１３ａ内に、第３の絶縁膜１４を形成する工程と、第３の絶縁膜１４に、第１の開口部１３ａ内に位置する第２の開口部１４ａを形成する工程と、第２の開口部１４ａ内及び第３の絶縁膜１４上にバンプを形成する工程とを具備する。
【選択図】 図１

Description

本発明は、半導体装置、半導体装置の製造方法、及び半導体パッケージに関する。特に本発明は、バンプの表面に形成される凹部を浅くした半導体装置、半導体装置の製造方法、及び半導体パッケージに関する。

図９は、従来の半導体装置の構成を説明する為の断面図である。この半導体装置において、シリコン基板１０１にはトランジスタ（図示せず）が形成されている。トランジスタ上には、配線及び層間絶縁膜を交互に積層した配線層１０２が形成されている。配線層１０２の最上層には、複数のＡｌ合金配線１０３ａ及びＡｌ合金パッド１０３ｂが形成されている。複数のＡｌ合金配線１０３ａは、互いに略平行に形成されている。

配線層１０２上には、パッシベーション膜１０６が形成されている。パッシベーション膜１０６は、酸化シリコン膜１０４および窒化シリコン膜１０５をこの順に積層したものである。酸化シリコン膜１０４は、Ａｌ合金配線１０３ａの相互間を埋めるための層であり、窒化シリコン膜１０５は、配線層１０２及びトランジスタを湿気等から保護するための層である。

パッシベーション膜１０６には、Ａｌ合金パッド１０３ｂ上に位置する開口部１０６ａが形成されている。開口部１０６ａ上には、バンプ１０７が形成されている。バンプ１０７は、一部が開口部１０６ａに埋め込まれることにより、Ａｌ合金パッド１０３ｂに接続している（例えば特許文献１参照）。
特公昭６２−４９８１９号公報（図１）

図１０の各図は、図９に示した半導体装置と配線基板の接続構造を説明する為の断面図である。これらの各図において、配線層１０２及びパッシベーション膜１０６は省略されている。

図１０（Ａ）において、配線基板にはガラス基板１１０が用いられている。ガラス基板１１０上には配線１１１が形成されており、この配線１１１上に半導体装置のバンプ１０７が、異方性導電樹脂１１２によって固定されている。異方性導電樹脂１１２には導電性の粒子１１２ａが混合されており、この粒子１１２ａがバンプ１０７と配線１１１の間で押しつぶされることにより、バンプ１０７と配線１１１とが導通する。

図１０（Ｂ）において、配線基板にはポリイミド製の樹脂フィルム１２０が用いられている。樹脂フィルム１２０には配線１２１が形成されており、この配線１２１上に半導体装置のバンプ１０７が熱圧着されている。

図１０（Ｃ）において、配線基板にはポリイミド製の樹脂フィルム１３０が用いられている。樹脂フィルム１３０からはリード線１３１が延伸しており、このリード線１３１上に半導体装置のバンプ１０７が熱圧着されている。

上記した半導体装置では、バンプの一部がパッシベーション膜の開口部に埋め込まれているため、バンプの表面には、開口部の上方に位置する凹部（例えば図９の符号１０７ａで示す部分）が形成される。凹部の深さは、例えばパッシベーション膜の厚さの１．４倍である。このため、図１０（Ｂ）及び（Ｃ）で示した接続構造において、バンプの表面の凹部は、バンプ−配線間の接続に寄与しない構造となる。この場合、バンプと配線の接触面積を広くして熱圧着を確実にするためには、高温及び高荷重が必要になり、バンプが変形する可能性が生じるとともに、バンプの下方に位置する配線やトランジスタにダメージが加わる可能性が生じる。また、熱圧着装置への負荷が大きくなる。

また、図１０（Ａ）で示した接続構造において、バンプ表面の凹部の深さが異方性導電樹脂の粒子の直径より大きい場合、凹部と配線の間では粒子が押しつぶされない。このため、バンプの凹部以外の部分のみが、粒子を介して配線と導通する構造になる。この場合、接続不良が生じる可能性がある。特に近年は、バンプの高集積化が進んでおり、これに伴って異方性導電樹脂に混合されている粒子の径が小さくなっている（例えば直径が３μｍ）。このため、上記した問題が生じやすくなってきている。

本発明は上記のような事情を考慮してなされたものであり、その目的は、バンプの表面に形成される凹部を浅くした半導体装置、半導体装置の製造方法、及び半導体パッケージを提供することにある。

上記課題を解決するため、本発明に係る半導体装置は、半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたパッドと、
前記第１の絶縁膜上及び前記パッド上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記パッド上に位置する第１の開口部と、
前記第２の絶縁膜上及び前記第１の開口部内に形成された第３の絶縁膜と、
前記第３の絶縁膜に形成され、前記第１の開口部の内部に位置する第２の開口部と、
前記第２の開口部内及び前記第３の絶縁膜上に形成されたバンプとを具備する。

この半導体装置によれば、パッド上に形成されている膜は、第３の絶縁膜のみである。このため、バンプとパッドとを接続する第２の開口部の深さを、従来と比べて浅くすることができる。従って、バンプの表面に形成される凹部を、従来と比べて浅くすることができる。

バンプの側面は、第１の開口部の内側面より内側に配置されているのが好ましい。第１の開口部は、パッドより大きく形成されていてもよいし、パッドより小さく形成されていてもよい。

第２の絶縁膜は、例えば酸化シリコン膜であり、第３の絶縁膜は、例えば窒化シリコン膜である。第１の絶縁膜上に複数並んで形成された配線を更に具備している場合、酸化シリコン膜は、複数の配線間を埋めているのが好ましい。

第１の絶縁膜上に形成されたヒューズと、第３の絶縁膜に形成され、ヒューズ上に位置する第３の開口部を更に具備し、第２の絶縁膜は、ヒューズ上を覆っていてもよい。

本発明に係る半導体装置の製造方法は、半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にパッドを形成する工程と、
前記第１の絶縁膜上及び前記パッド上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記パッド上に位置する第１の開口部を形成する工程と、
前記第２の絶縁膜上及び前記第１の開口部内に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に、前記第１の開口部内に位置する第２の開口部を形成する工程と、
前記第２の開口部内及び前記第３の絶縁膜上にバンプを形成する工程とを具備する。

前記パッドを形成する工程において、前記第１の絶縁膜上に、更にヒューズを形成し、第３の絶縁膜を形成する工程と、前記バンプを形成する工程の間に、前記第３の絶縁膜に、前記ヒューズの上方に位置する第３の開口部を形成する工程を具備してもよい。

本発明に係る半導体パッケージは、半導体装置と、
前記半導体装置に接続された配線と、
前記配線が形成された配線基板と
を具備し、
前記半導体装置は、
半導体基板の上方に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成されたパッドと、
前記第１の絶縁膜上及び前記パッド上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記パッド上に位置する第１の開口部と、
前記第２の絶縁膜上及び前記第１の開口部内に形成された第３の絶縁膜と、
前記第３の絶縁膜に形成され、前記第１の開口部の内部に位置する第２の開口部と、
前記第２の開口部内及び前記第３の絶縁膜上に形成され、前記配線に接続されたバンプとを具備する。

この半導体パッケージによれば、半導体装置のバンプの表面に形成される凹部が浅くなるため、バンプを容易且つ確実に配線に接続することができる。
配線基板は、絶縁フィルム又はガラス基板を用いて形成されていてもよい。また、配線基板が絶縁フィルムである場合、配線は、絶縁フィルムの外部に延伸したリード線であってもよい。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。図３は、半導体装置が有するＡｌ合金パッド、パッシベーション膜の開口部、及びＡｌ合金パッドに接続するバンプの位置関係を説明する為の平面図である。

まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、素子領域を互いに分離する。素子分離膜２は、例えばトレンチアイソレーション法によりシリコン基板１に埋め込まれるが、ＬＯＣＯＳ法により形成されてもよい。

次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１の表面には、ゲート酸化膜３が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。次いで、ゲート電極４及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には低濃度不純物領域６ａ，６ｂが形成される。

次いで、ゲート電極４上を含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。次いで、ゲート電極４、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子領域に位置するシリコン基板１には、ドレイン及びソースとなる不純物領域７ａ，７ｂが形成される。このようにして、シリコン基板１にはトランジスタが形成される。

次いで、トランジスタ上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜８を、例えばＣＶＤ法により形成する。次いで、層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより、層間絶縁膜８には、ゲート電極４上に位置する接続孔８ａ、及び不純物領域７ａ，７ｂそれぞれ上に位置する接続孔（図示せず）が形成される。その後、レジストパターンを除去する。

次いで、接続孔それぞれの中及び層間絶縁膜８上に、バリアメタルとなるＴｉ膜、ＴｉＮ膜をこの順に、スパッタリング法を用いて連続堆積し、さらに、タングステン膜をＣＶＤ法により堆積する。次いで、層間絶縁膜８上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ法又はエッチバックにより除去する。これにより、接続孔８ａにはＷプラグ９が埋め込まれる。また、不純物領域７ａ，７ｂそれぞれ上の接続孔にもＷプラグ（図示せず）が埋め込まれる。

次いで、Ｗプラグそれぞれ上及び層間絶縁膜８上を含む全面上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜８上にはＡｌ合金配線１０ａ，１０ｂ，１０ｃが形成される。Ａｌ合金配線１０ａは、Ｗプラグ９を介してゲート電極４に接続する。Ａｌ合金配線１０ｂ，１０ｃそれぞれは、図示しないＷプラグを介して不純物領域７ａ，７ｂに接続する。その後、レジストパターンを除去する。

次いで、層間絶縁膜８上及びＡｌ合金配線１０ａ，１０ｂ，１０ｃそれぞれ上を含む全面上に、層間絶縁膜１１を形成し、さらに、層間絶縁膜１１に、Ａｌ合金配線１０ａ，１０ｂ，１０ｃ上に位置する複数の接続孔（図示せず）を形成し、これら接続孔にＷプラグ（図示せず）を埋め込む。これら接続孔及びＷプラグの形成方法は、接続孔８ａ及びＷプラグ９の形成方法と同一である。

次いで、Ｗプラグ上及び層間絶縁膜１１上にＡｌ合金膜を形成する。次いで、Ａｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜１１上には複数のＡｌ合金配線１２ａ及びＡｌ合金パッド１２ｂが形成される。複数のＡｌ合金配線１２ａは互いに並んでいる。その後、レジストパターンを除去する。

次いで、層間絶縁膜１１上、Ａｌ合金配線１２ａ上及びＡｌ合金パッド１２ｂ上を含む全面上に、酸化シリコン膜１３をＣＶＤ法により形成する。これにより、Ａｌ合金配線１２ａの相互間は埋まり、且つ、Ａｌ合金配線１２ａ及びＡｌ合金パッド１２ｂは酸化シリコン膜１３で被覆される。

次いで、酸化シリコン膜１３上にフォトレジスト膜２１を塗布し、フォトレジスト膜２１を露光及び現像する。これにより、フォトレジスト膜２１には、Ａｌ合金パッド１２ｂの上方に位置する開口部が形成される。次いで、フォトレジスト膜２１をマスクとして酸化シリコン膜１３をエッチングする。これにより、酸化シリコン膜１３には、Ａｌ合金パッド１２ｂ上に位置する第１の開口部１３ａが形成される。図１（Ａ）及び図３に示すように、第１の開口部１３ａは、Ａｌ合金パッド１２ｂより小さく、且つ、平面配置においてＡｌ合金パッド１２ｂの内部に位置している。

その後、図１（Ｂ）に示すように、フォトレジスト膜２１を除去する。次いで、酸化シリコン膜１３上及び第１の開口部１３ａ内に、窒化シリコン膜１４をＣＶＤ法により形成する。このようにして、酸化シリコン膜１３及び窒化シリコン膜１４からなるパッシベーション膜１５が形成される。

次いで、図２（Ａ）に示すように、パッシベーション膜１５上にフォトレジスト膜２２を塗布し、フォトレジスト膜２２を露光及び現像する。これにより、フォトレジスト膜２２には、Ａｌ合金パッド１２ｂの上方に位置する開口部が形成される。開口部は、平面配置において第１の開口部１３ａの内部に位置する。次いで、フォトレジスト膜２２をマスクとして、パッシベーション膜１５の窒化シリコン膜１４をエッチングする。これにより、窒化シリコン膜１４には第２の開口部１４ａが形成される。図２（Ａ）及び図３に示すように、第２の開口部１４ａは、第１の開口部１３ａの内部に配置されている。

その後、図２（Ｂ）に示すように、フォトレジスト膜２２を除去する。次いで、パッシベーション膜１５上、第２の開口部１４ａ内及び第１の開口部１３ａ内に、バリア膜としてのＴｉＷ膜（図示せず）を形成し、更にＴｉＷ膜上に、密着金属膜としてのＡｕ膜（図示せず）を形成する。次いで、Ａｕ膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び後現像する。これにより、Ａｕ膜上には、開口部を有するレジストパターンが形成される。レジストパターンの開口部は、平面配置において第１の開口部１３ａの内部に位置しており、且つ、第２の開口部１４ａを内部に含んでいる。

次いで、Ａｕ膜を電極として電解メッキを行う。これにより、レジストパターンの開口部内には、Ａｕが析出、成長し、バンプ１６が形成される。バンプ１６の表面は、パッシベーション膜１５の上方に出ている。また、バンプ１６は、底部の一部が第２の開口部１４ａに埋め込まれることにより、Ａｌ合金パッド１２ｂに接続している。なお、図２（Ｂ）及び図３に示すように、バンプ１６は、第１の開口部１３ａの内側に配置されており、その側面は、第１の開口部１３ａの内側面より内側に位置している。

このとき、バンプ１６の表面には、第２の開口部１４ａに起因して凹部が形成される。しかし、Ａｌ合金パッド１２ｂ上では、パッシベーション膜１５は窒化シリコン膜１４の一層構造になっている。このため、第２の開口部１４ａの深さは従来と比べて浅い。従って、バンプ１６の表面に形成される凹部１６ａは、従来と比べて浅くなる。

その後、レジストパターンを除去する。次いで、バンプ１６をマスクとしたエッチングを行う。これにより、密着金属膜としてのＡｕ膜及びバリア膜としてのＴｉＷ膜のうち、露出している部分が除去される。

図４の各図は、図１を用いて説明した方法により形成された半導体装置と、配線基板の接続構造を説明する為の断面図である。これらの各図において、半導体装置のうち、シリコン基板１及びバンプ１６以外の構成は省略されている。

図４（Ａ）において、配線基板にはガラス基板５０が用いられている。ガラス基板５０上には配線５１が形成されており、この配線５１上に半導体装置のバンプ１６が、異方性導電樹脂５２によって固定されている。

異方性導電樹脂５２には導電性の粒子５２ａが混合されており、この粒子５２ａがバンプ１６と配線５１の間で押しつぶされることにより、バンプ１６と配線５１とが導通する。バンプ１６の表面の凹部１６ａは従来と比べて浅い。このため、粒子５２ａの直径を小さくしても、凹部１６ａと配線５１の間で粒子５２ａが押しつぶされるため、バンプ１６の表面全体が粒子５２ａを介して配線５１に導通する。従って、半導体装置のチップサイズを小さくするためにバンプ１６を小型化しても、バンプ１６と配線５１の導通を良好にすることができる。

図４（Ｂ）において、配線基板にはポリイミド製の樹脂フィルム６０が用いられている。樹脂フィルム６０には配線６１が形成されており、この配線６１上に半導体装置のバンプ１６が熱圧着されている。配線６１の表面にＡｕ膜が形成されている場合、バンプ１６と配線６１は熱圧着によりＡｕ−Ａｕ接続する。また、配線６１の表面にＳｎ膜が形成されている場合、バンプ１６と配線６１は、熱圧着時にＡｕ−Ｓｎ合金が形成されることにより、接続する。これらのいずれの場合においても、バンプ１６の表面の凹部１６ａが従来と比べて浅いため、従来と比べて熱圧着時の条件を低圧力・低温にしても、バンプ１６と配線６１の接触面積を広くすることができる。このため、熱圧着時に、半導体装置のトランジスタにダメージが加わることを抑制できる。

図４（Ｃ）において、配線基板にはポリイミド製の樹脂フィルム７０が用いられている。樹脂フィルム７０からはリード線７１が延伸しており、このリード線７１上に半導体装置のバンプ１６が熱圧着されている。バンプ１６の表面の凹部１６ａが従来と比べて浅いため、図４（Ｂ）の場合と同様の作用により、従来と比べて熱圧着時の圧力を小さくすることができ、また、圧着時の温度を低くすることができる。このため、熱圧着時に、半導体装置のトランジスタにダメージが加わることを抑制できる。

以上、第１の実施形態によれば、バンプ１６の下において、パッシベーション膜１５は窒化シリコン膜１４の一層構造になる。そして、バンプ１６の下に形成されている第２の開口部１４ａの深さは、パッシベーション膜１５全体の厚さではなく窒化シリコン膜１４の厚さに等しくなるため、従来と比べて浅くなる。このため、バンプ１６の表面の凹部１６ａは従来と比べて小さくなる。
これにより、バンプ１６と配線基板を確実に接続することができる。また、バンプ１６と配線基板を熱圧着するときの条件を、従来と比べて低圧力、低温にすることができる。

図５及び図６の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。図７は、第２の実施形態に係る半導体装置が有するＡｌ合金パッド、パッシベーション膜の開口部、及びＡｌ合金パッドに接続するバンプの位置関係を説明する為の平面図である。本実施形態において、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。

まず、図５（Ａ）に示すように、シリコン基板１に素子分離膜２を埋め込み、ゲート酸化膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂを形成することにより、トランジスタを形成する。次いで、層間絶縁膜８、接続孔８ａ及び不純物領域７ａ，７ｂ上の接続孔、Ｗプラグ９及び前記した接続孔中のＷプラグ、Ａｌ合金配線１０ａ，１０ｂ，１０ｃ、ならびに層間絶縁膜１１を形成する。次いで、層間絶縁膜１１上にＡｌ合金膜を形成する。これらの形成方法は、第１の実施形態と同一である。

次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜１１上には、複数のＡｌ合金配線１２ａ、Ａｌ合金パッド１２ｂ、及びＡｌ合金ヒューズ１２ｃが形成される。

次いで、層間絶縁膜１１、Ａｌ合金配線１２ａ、Ａｌ合金パッド１２ｂ、及びＡｌ合金ヒューズ１２ｃそれぞれ上を含む全面上に、酸化シリコン膜１３を形成し、酸化シリコン膜１３に、Ａｌ合金パッド１２ｂ上に位置する第１の開口部１３ａを形成する。これらの形成方法は第１の実施形態と同一である。
次いで、酸化シリコン膜１３上及び第１の開口部１３ａの内部に窒化シリコン膜１４を形成する。このようにして、パッシベーション膜１５が形成される。

次いで、図５（Ｂ）に示すように、窒化シリコン膜１４上にフォトレジスト膜２３を塗布し、フォトレジスト膜２３を露光及び現像する。これにより、フォトレジスト膜２３には、Ａｌ合金ヒューズ１２ｃの上方に位置する開口部が形成される。次いで、フォトレジスト膜２３をマスクとして、窒化シリコン膜１４をエッチングする。これにより、窒化シリコン膜１４には、Ａｌ合金ヒューズ１２ｃの上方に位置する第３の開口部１４ｂが形成される。第３の開口部１４ｂをエッチングするとき、オーバーエッチングは行われないか、行われてもその量はわずかである。なお、図５（Ｂ）及び図７に示すように、第３の開口部１４ｂは、Ａｌ合金ヒューズ１２ｃより大きく、平面配置においてＡｌ合金ヒューズ１２ｃを内部に含んでいる。

その後、図６（Ａ）に示すように、フォトレジスト膜２３を除去する。次いで、窒化シリコン膜１４上及び第３の開口部１４ｂの中に、フォトレジスト膜２４を塗布し、フォトレジスト膜２４を露光及び現像する。これにより、フォトレジスト膜２４には、Ａｌ合金パッド１２ｂ上に位置する開口部が形成される。次いで、フォトレジスト膜２４をマスクとして窒化シリコン膜１４をエッチングする。これにより、窒化シリコン膜１４には、第２の開口部１４ａが形成される。第２の開口部１４ａを形成するとき、窒化シリコン１４を確実に開口するため、オーバーエッチングを行う。

次いで、図６（Ｂ）に示すように、フォトレジスト膜２４を除去する。次いで、バンプ１６を形成する。バンプ１６の形成方法は第１の実施形態と同一である。
この第２の実施形態においても、第１の実施形態と同一の効果を得ることができる。

図８は、第３の実施形態に係る半導体装置の構成を説明する為の断面図である。本実施形態は、第１の開口部１３ａの大きさが第１の実施形態と異なることを除いて、第２の実施形態と同一である。すなわち、本実施形態において、第１の開口部１３ａはＡｌ合金パッド１２ｂより大きく、平面配置においてＡｌ合金パッド１２ｂを内部に含んでいる。以下、第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。

本実施形態に係る半導体装置は、以下のようにして形成される。まず、シリコン基板１に素子分離膜２を埋め込み、ゲート酸化膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６ａ，６ｂ、及び不純物領域７ａ，７ｂを形成することにより、トランジスタを形成する。次いで、層間絶縁膜８、接続孔８ａ及び不純物領域７ａ，７ｂ上の接続孔、Ｗプラグ９及び前記した接続孔中のＷプラグ、Ａｌ合金配線１０ａ，１０ｂ，１０ｃ、層間絶縁膜１１、Ａｌ合金配線１２ａ、Ａｌ合金パッド１２ｂ、Ａｌ合金ヒューズ１２ｃ、及び酸化シリコン膜１３を形成する。これらの形成方法は、第２の実施形態と同一である。

次いで、酸化シリコン膜１３上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜にはＡｌ合金パッド１２ｂの上方に位置する開口部が形成される。この開口部は、Ａｌ合金パッド１２ｂより大きく、平面配置においてＡｌ合金パッド１２ｂを内部に含んでいる。

次いで、このフォトレジスト膜をマスクとして、酸化シリコン膜１３をエッチングする。これにより、第１の開口部１３ａが形成される。第１の開口部１３ａは、Ａｌ合金パッド１２ｂより大きく、平面配置においてＡｌ合金パッド１２ｂを内部に含んでいる。その後、フォトレジスト膜を除去する。
これ以降の工程は、第２の実施形態と同一である。

本実施形態においても、第２の実施形態と同一の効果を得ることができる。 また、バンプ１６は平面配置において第１の開口部１３ａの内部に位置しているが、第１の開口部１３ａをＡｌ合金パッド１２ｂより大きく形成しているため、Ａｌ合金パッド１２ｂを小さくしても、バンプ１６を小さくしなくて済む。従って、Ａｌ合金パッド１２ｂを小さくして、Ａｌ合金パッド１２ｂを高集積化することができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第１の実施形態において、第１の開口部１３ａを大きくして、平面配置においてＡｌ合金パッド１２ｂを内部に含むようにしてもよい。また、第２及び第３の実施形態それぞれにおいて、第２の開口部１４ａを形成した後に、第３の開口部１４ｂを形成してもよい。

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は図１（Ｂ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 Ａｌ合金パッド、パッシベーション膜の開口部、及びバンプの位置関係を説明する為の平面図。 （Ａ），（Ｂ），（Ｃ）それぞれは、本実施形態に係る半導体装置と配線基板の接続構造を説明する為の断面図。 （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 （Ａ）は図５（Ｂ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。 Ａｌ合金パッド、パッシベーション膜の開口部、及びバンプの位置関係を説明する為の平面図。 第３の実施形態に係る半導体装置の構成を説明する為の断面図。 従来の半導体装置の構成を説明する為の断面図。 （Ａ），（Ｂ），（Ｃ）それぞれは、図８に示した半導体装置と配線基板の接続構造を説明する為の断面図。

符号の説明

１，１０１…シリコン基板、２…素子分離膜、３…ゲート酸化膜、４…ゲート電極、５…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ…不純物領域、８，１１…層間絶縁膜、８ａ…接続孔、９…Ｗプラグ、１０ａ，１０ｂ，１０ｃ，１２ａ…Ａｌ合金配線、１２ｂ，１０３…Ａｌ合金パッド、１２ｃ，１０３ａ…Ａｌ合金ヒューズ、１３，１０４…酸化シリコン膜、１３ａ…第１の開口部、１４，１０５…窒化シリコン膜、１４ａ…第２の開口部、１４ｂ…第３の開口部、１５，１０６…パッシベーション膜、１６，１０７…バンプ、１６ａ，１０７ａ…凹部、２１，２２，２３，２４…フォトレジスト膜、５０，１１０…ガラス基板、５１，６１，１１１，１２１…配線、５２，１１２…異方性導電樹脂、５２ａ，１１２ａ…粒子、６０，７０，１２０，１３０…樹脂フィルム、７１，１３１…リード線、１０２…配線層、１０６ａ…開口部

Claims (12)

1. 半導体基板の上方に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成されたパッドと、
   前記第１の絶縁膜上及び前記パッド上に形成された第２の絶縁膜と、
   前記第２の絶縁膜に形成され、前記パッド上に位置する第１の開口部と、
   前記第２の絶縁膜上及び前記第１の開口部内に形成された第３の絶縁膜と、
   前記第３の絶縁膜に形成され、前記第１の開口部の内部に位置する第２の開口部と、
   前記第２の開口部内及び前記第３の絶縁膜上に形成されたバンプと、
   を具備する半導体装置。
2. 前記バンプの側面が、前記第１の開口部の内側面より内側に配置された請求項１に記載の半導体装置。
3. 前記第１の開口部は、前記パッドより小さく形成されている請求項１又は２に記載の半導体装置。
4. 前記第１の開口部は、前記パッドより大きく形成されている請求項１又は２に記載の半導体装置。
5. 前記第２の絶縁膜は酸化シリコン膜であり、前記第３の絶縁膜は窒化シリコン膜である請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記第１の絶縁膜上に複数並んで形成された配線を更に具備し、
   前記酸化シリコン膜は、前記複数の配線間を埋めている請求項５に記載の半導体装置。
7. 前記第１の絶縁膜上に形成されたヒューズと、
   前記第３の絶縁膜に形成され、前記ヒューズの上方に位置する第３の開口部を更に具備し、
   前記第２の絶縁膜は、前記ヒューズ上を覆っている請求項１〜６のいずれか一項に記載の半導体装置。
8. 半導体基板の上方に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上にパッドを形成する工程と、
   前記第１の絶縁膜上及び前記パッド上に、第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜に、前記パッド上に位置する第１の開口部を形成する工程と、
   前記第２の絶縁膜上及び前記第１の開口部内に、第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜に、前記第１の開口部内に位置する第２の開口部を形成する工程と、
   前記第２の開口部内及び前記第３の絶縁膜上にバンプを形成する工程と、
   を具備する半導体装置の製造方法。
9. 前記パッドを形成する工程において、前記第１の絶縁膜上に、更にヒューズを形成し、
   前記第３の絶縁膜を形成する工程と、前記バンプを形成する工程の間に、前記第３の絶縁膜に、前記ヒューズの上方に位置する第３の開口部を形成する工程を具備する請求項８に記載の半導体装置の製造方法。
10. 半導体装置と、
    前記半導体装置に接続された配線と、
    前記配線が形成された配線基板と
    を具備し、
    前記半導体装置は、
    半導体基板の上方に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成されたパッドと、
    前記第１の絶縁膜上及び前記パッド上に形成された第２の絶縁膜と、
    前記第２の絶縁膜に形成され、前記パッド上に位置する第１の開口部と、
    前記第２の絶縁膜上及び前記第１の開口部内に形成された第３の絶縁膜と、
    前記第３の絶縁膜に形成され、前記第１の開口部の内部に位置する第２の開口部と、
    前記第２の開口部内及び前記第３の絶縁膜上に形成され、前記配線に接続されたバンプと、
    を具備する半導体パッケージ。
11. 前記配線基板は、絶縁フィルム又はガラス基板を用いて形成されている請求項１０に記載の半導体パッケージ。
12. 前記配線基板は、絶縁フィルムであり、
    前記配線は、前記絶縁フィルムの外部に延伸したリード線である請求項１０に記載の半導体パッケージ。

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