JP2598129B2 - 半導体装置 - Google Patents

半導体装置

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隆 近藤
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に係り、特に電極数の多い半
導体チップを搭載した半導体装置に関する。
〔従来の技術〕
半導体装置の高密度化に伴い、電極数の多い半導体チ
ップを搭載した半導体装置として、第９図及び第10図に
示すようなものが用いられている。半導体チップ（１）
がパッケージ本体（３）の中央部に形成された矩形状の
凹部（34）内に固定されている。パッケージ本体（３）
には、凹部（34）の外周部にこの凹部（34）を囲むよう
に第１の段部（31）が形成され、さらに第１の段部（3
1）の外周部にこの第１の段部（31）を囲むように第２
の段部（32）が形成されている。これら第１及び第２の
段部（31）及び（32）上にはそれぞれ複数の内部電極
（51）及び（52）が形成されており、半導体チップ
（１）の上面に形成されている複数の電極（２）とこれ
に対応する内部電極（51）あるいは（52）とが金属ワイ
ヤ（41）あるいは（42）により接続されている。また、
パッケージ本体（３）の下面には複数の外部電極（６）
が設けられ、それぞれ対応する内部電極（51）あるいは
（52）に電気的に接続されている。
この半導体装置では、内部電極（51）及び（52）が互
いに階段状に配置されているので、電極数の多い半導体
チップ（１）を搭載しても隣接する内部電極（51）ある
いは（52）間の配設ピッチを大きくとることができる。
〔発明が解決しようとする課題〕
しかしながら、第10図に示すように、半導体チップ
（１）に近接した第１の段部（31）上の内部電極（51）
と半導体チップ（１）の電極（２）との距離l1は短くて
済むが、半導体チップ（１）から離れた第２の段部（3
2）上の内部電極（52）と半導体チップ（１）の電極
（２）との距離l2は長くなる。さらに、半導体チップ
（１）の電極数が増えて内部電極が三段以上の多段に配
置された場合には、最外部の内部電極と半導体チップ
（１）の電極（２）との間の距離は益々長くなる。例え
ば、第11図に示すように、パッケージ本体（３）の第
１、第２及び第３の段部（31）、（32）及び（33）にわ
たって三段に内部電極（51）、（52）及び（53）が配置
されると、半導体チップ（１）の電極（２）から第３の
段部（33）上の内部電極（53）までの距離はさらに長く
l3となる。
このようにパッケージ本体（３）に設けられた内部電
極（53）と半導体チップ（１）の電極（２）との距離が
長くなると、これら両者を接続する金属ワイヤ（43）も
必然的に長くなる。このため、長い金属ワイヤ（43）
が、自身の巻きぐせ又はこの半導体装置に加わる振動等
により、例えば第11図に示すように垂れ下がって下側の
第２の段部（32）上の内部電極（52）あるいは第１の段
部（31）上の内部電極（51）に接触したり、第12図に示
すように隣接する金属ワイヤ（42）が互いに接触する恐
れがあった。すなわち、電気的短絡事故が起こり易く、
半導体装置としての信頼性の低下を招くという問題点が
あった。
この発明はこのような問題点を解消するためになされ
たもので、電極数の多い半導体チップを搭載しながらも
金属ワイヤの短絡事故を防止することができ、信頼性の
高い半導体装置を提供することを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体装置は、複数の電極が形成され
た半導体チップと、この半導体チップを搭載するダイパ
ッドと、半導体チップの周辺部に配置された複数のイン
ナーリードと、それぞれ対応するインナーリードと一体
的に形成された複数のアウターリードと、それぞれ互い
に対応する半導体チップの電極とインナーリードとを接
続する複数の金属ワイヤと、各インナーリードの先端部
上に形成され且つ金属ワイヤの中間部を支持すると共に
各金属ワイヤ間の浮遊電気容量を小さくするための導電
層を有する支持体と、半導体チップ、ダイパッド、複数
のインナーリード、金属ワイヤ及び支持体を封止する樹
脂パッケージ本体とを備えたものである。
〔作用〕
この発明に係る半導体装置においては、インナーリー
ドの先端部上に形成された支持体が金属ワイヤの中間部
を支持すると共にこれら金属ワイヤ間の浮遊電気容量を
低減させる。
〔実施例〕
以下、この発明の実施例を添付図面に基づいて説明す
る。
第１図は本発明の第１の参考例に係る半導体装置の断
面図である。この半導体装置は、セラミックから形成さ
れたパッケージ本体（７）を有しており、このパッケー
ジ本体（７）の中央部に形成された矩形状の凹部（74）
内に半導体チップ（１）が固定されている。パッケージ
本体（７）には、凹部（74）の外周部にこの凹部（74）
を囲むように第１の段部（71）が、この第１の段部（7
1）の外周部にこの第１の段部（71）を囲むように第２
の段部（72）が、さらに第２の段部（72）を囲むように
第３の段部（73）がそれぞれ階段状に形成されている。
第１、第２及び第３の段部（71）、（72）及び（73）上
にはそれぞれ複数の第１、第２及び第３の内部電極（5
1）、（52）及び（53）が配列形成されており、これら
により半導体チップ（１）の外周部に三重に内部電極列
が形成されている。半導体チップ（１）の上面に形成さ
れている複数の電極（２）とこれに対応する内部電極
（51）、（52）あるいは（53）とはそれぞれ金属ワイヤ
（41）、（42）あるいは（43）により接続されている。
パッケージ本体（７）の下面には複数の外部電極（６）
が設けられ、それぞれ対応する内部電極（51）、（52）
あるいは（53）に電気的に接続されている。
また、パッケージ本体（７）には、第２の段部（72）
の外周部に沿って第２の段部（72）と第３の段部（73）
との間を区画するように突起状の支持体部（８）が形成
されている。この支持体部（８）は第３の段部（73）よ
り高く且つパッケージ体（７）の周縁部（75）より低く
形成されている。第３の段部（73）上に形成されている
各内部電極（53）と半導体チップ（１）の電極（２）と
を接続する各金属ワイヤ（43）はそれぞれ支持体部
（８）の上を通ることとなり、この支持体部（８）によ
り金属ワイヤ（43）の中間部が支持されている。
尚、図示していないが、パッケージ本体（７）の周縁
部（75）上には、パッケージ本体（７）内部を閉じるよ
うに平板状の蓋体が設けられている。
このように、第１の参考例に係る半導体装置では、複
数の内部電極列の内、最も外側の内部電極列を形成する
第３の内部電極（53）と半導体チップ（１）の電極
（２）とを接続する長い金属ワイヤ（43）が支持体部
（８）によって支持されるので、この金属ワイヤ（43）
が、自身の巻きぐせ又はこの半導体装置に加わる振動等
によって垂れ下がって下側の第２の段部（72）上の内部
電極（52）あるいは第１の段部（71）上の内部電極（5
1）に接触したり、隣接する金属ワイヤ（43）に接触す
る事故が防止される。このため、隣接する内部電極間の
配設ピッチを小さくとることができ、半導体装置の多ピ
ン化が可能となる。また、半導体装置に振動が加えられ
ても、金属ワイヤ（43）に過度の振動が生じないので、
金属ワイヤ（43）の疲労破壊、金属ワイヤ（43）のボン
ディング部の破壊等の故障も防止される。
尚、第１の参考例では、三重に配列された内部電極
（51）、（52）及び（53）の内、第２の内部電極（52）
と第３の内部電極（53）との間のみに支持体部（８）を
形成したが、第１の内部電極（51）と第２の内部電極
（52）との間にも同様の支持体部を形成することができ
る。また、内部電極列は三重に限るものではなく、二重
あるいは四重以上であってもよい。
ここで、第２図を参照して支持体部（８）の高さにつ
いて考察する。この第２図では、説明を簡単にするため
に、パッケージ本体（17）が第１及び第２の段部（17
1）及び（172）を有し、これらの間に支持体部（18）が
形成された場合を示している。通常、金属ワイヤのボン
ディング時には金属ワイヤに多少の弛みＤを持たせる
が、第２図に二点鎖線で示すように、金属ワイヤ（42）
がこの弛みＤだけ下方に垂れ下がったときに金属ワイヤ
（42）が第１の段部（171）上の内部電極（51）に接触
しないように、支持体部（18）の高さを設定する必要が
ある。例えば、第２図において、半導体チップ（１）の
厚さＴを0.5mm、半導体チップ（１）の側面から第１の
段部（171）及び第２の段部（172）までの水平距離L1及
びL2をそれぞれ0.5mm及び1.5mm、第１の段部（171）及
び第２の段（172）の段高H1及びH2をそれぞれ0.6mm、金
属ワイヤ（42）の弛みＤを0.2mmとした場合、支持体部
（18）の第２の段部（172）からの高さＨは0.3mm程度以
上となる。
このような支持体部（８）及び（18）は、パッケージ
本体（７）及び（17）と一体にセラミックから形成し、
パッケージ本体（７）及び（17）の焼成時に同時に焼成
することにより作成される。また、支持体部を有しない
パッケージ本体を焼成する一方、パッケージ本体とは別
に電気的絶縁材料からの環状の支持体部を作成し、この
支持体部をパッケージ本体に接合してもよい。
この発明の第２の参考例を第３図及び第４図に示す。
この参考例では、パッケージ本体（27）の第１の段部
（271）と第２の段部（272）とが同一高さに形成され、
これら段部（271）及び（272）の間に突起状の支持体部
（28）が形成されている。そして、第１及び第２の段部
（271）及び（272）上にそれぞれ第１及び第２の内部電
極（51）及び（52）が形成されており、第２の内部電極
（52）と半導体チップ（１）の電極（２）とを接続する
金属ワイヤ（42）が支持体部（28）に支持されている。
この第２の参考例のように、各内部電極（51）及び（5
2）を同一平面上に配置すれば、これら内部電極（51）
及び（52）を一工程で作成することができるので、半導
体装置の製造が容易となる。
尚、半導体チップ（１）の電極数が多い場内には、第
３図に示すように、第１の内部電極（51）と第２の内部
電極（52）とを互いに千鳥状に配置することが好まし
い。これにより、第１の内部電極（51）に接続される金
属ワイヤ（41）と第２の内部電極（52）に接続される金
属ワイヤ（42）との接触がより確実に防止される。ま
た、同一平面上に三重以上に内部電極を配列することも
できる。ただし、この場合には各内部電極列の間にそれ
ぞれ支持体部を形成することが望ましい。
この発明の第３の参考例を第５図に示す。パッケージ
本体（37）の第１の段部（371）と第２の段部（372）と
の間に支持体部（38）が形成され、第２の段部（372）
上に形成された第２の内部電極（52）と半導体チップ
（１）の電極（２）とを接続する金属ワイヤ（42）が支
持体部（38）に支持されると共にこの金属ワイヤ（42）
が支持体部（38）上に設けられた接着剤（９）により固
着されている。このように、支持体部（38）で支持され
る金属ワイヤ（42）を接着剤（９）で固定することによ
り、振動等による金属ワイヤ（42）の移動が阻止される
ので、金属ワイヤ（42）の電気的短絡事故等を防止しつ
つ、さらに半導体装置の多ピン化を実現することができ
る。
尚、金属ワイヤ（42）の接着手段となる接着剤（９）
としては、エポキシ樹脂、ポリイミド樹脂、その他無機
材料、有機材料を問わず各種のものを用いることができ
る。ただし、電気的絶縁性を有する必要がある。また、
接着剤（９）は金属ワイヤ（42）を固定することができ
れば、硬化状態で用いても、未硬化状態で用いてもよ
い。
この発明の第４の参考例を第６図に示す。この参考例
では、パッケージ本体（47）の第１の段部（471）と第
２の段部（472）との間に形成された支持体部（48）内
に導電層（10）が形成されている。そして、第１及び第
２の段部（471）及び（472）上にそれぞれ第１及び第２
の内部電極（51）及び（52）が形成されており、第２の
内部電極（52）と半導体チップ（１）の電極（２）とを
接続する金属ワイヤ（42）が支持体部（48）に支持され
ている。金属ワイヤ（42）は長くなる程、隣接する金属
ワイヤ（42）との間の浮遊電気容量が増加するが、この
参考例においては支持体部（48）内に導電層（10）が形
成されているので、支持体部（48）に支持される各金属
ワイヤ（42）間の浮遊電気容量が小さくなり、その結果
金属ワイヤ（42）に電気的雑音が発生することが防止さ
れる。従って、高速ICを用いた半導体装置に特に効果的
である。
導電層（10）はモリブデンとマンガンとの合金、タン
グステン等各種導体から形成することができる。また、
導電層（10）の製造法としては、予め表面を絶縁被覆し
た導電層（10）を作成してこれを支持体部（48）の基体
となるセラミック製の突起の上に張り付ける方法、ある
いはパッケージ本体（47）に一体に形成されたセラミッ
ク製の突起の上に蒸着法により導電層（10）を形成した
後、導電層（10）の上に絶縁層を被覆形成する方法等が
ある。
尚、導電層（10）をパッケージ本体（47）内を介して
グラウンド接続用外部電極（６）あるいは電源接続用外
部電極（６）に電気的に接続すれば、より効果的に各金
属ワイヤ（42）間の浮遊電気容量を低減することが可能
となる。
この発明の一実施例を第７図に示す。この実施例は樹
脂モールドされた半導体装置に導電層を有する支持体部
を形成した例である。半導体チップ（１）がダイパッド
（11）上に搭載されており、ダイパッド（11）の周辺部
に複数のリード（12）が配列されている。各リード（1
2）はダイパッド（11）に近接した一端部がインナーリ
ード（12a）を形成し、ダイパッド（11）から離れた他
端部がアウターリード（12b）を形成している。各リー
ド（12）のインナーリード（12a）先端部には支持体部
（58）が形成され、この支持体部（58）内に導電層（2
0）が形成されている。半導体チップ（１）の電極
（２）とこれに対応するリード（12）のインナーリード
（12a）とがそれぞれ金属ワイヤ（44）により接続さ
れ、この金属ワイヤ（44）の中間部が支持体部（58）に
支持されている。そして、半導体チップ（１）、ダイパ
ッド（11）、リード（12）のインナーリード（12a）、
支持体部（58）及び金属ワイヤ（44）が樹脂からなるパ
ッケージ本体（57）により封止されている。
この半導体装置においては、金属ワイヤ（44）が支持
体部（58）により支持されているので、例えば金型内に
樹脂を注入してモールドする際に樹脂の注入圧により金
属ワイヤ（44）が隣接する金属ワイヤ（44）やリード
（12）に接触することが防止される。このため、隣接す
るリード（12）間を狭めることができ、多ピンで且つ信
頼性の高い半導体装置を得ることが可能となる。また、
支持体部（58）には導電層（20）が形成されているの
で、各金属ワイヤ（44）間の浮遊電気容量が低減され、
電気的雑音の発生が防止される。
尚、支持体部（58）をリード（12）上に設ける代わり
に、第８図に示すように、ダイパッド（11）上で且つ半
導体チップ（１）の周辺部に沿って、導電層（30）を有
する支持体部（68）を形成しても同様の効果が得られ
る。
〔発明の効果〕
以上説明したように、この発明に係る半導体装置は、
複数の電極が形成された半導体チップと、この半導体チ
ップを搭載するダイパッドと、半導体チップの周辺部に
配置された複数のインナーリードと、それぞれ対応する
インナーリードと一体的に形成された複数のアウターリ
ードと、それぞれ互いに対応する半導体チップの電極と
インナーリードとを接続する複数の金属ワイヤと、各イ
ンナーリードの先端部上に形成され且つ金属ワイヤの中
間部を支持すると共に各金属ワイヤ間の浮遊電気容量を
小さくするための導電層を有する支持体と、半導体チッ
プ、ダイパッド、複数のインナーリード、金属ワイヤ及
び支持体を封止する樹脂パッケージ本体とを備えている
ので、電極数の多い半導体チップを搭載しても、金属ワ
イヤの短絡事故や故障が防止されると共に各金属ワイヤ
間の浮遊電気容量が低減され電気手雑音の発生が防止さ
れる。
【図面の簡単な説明】
第１図は本発明の第１の参考例に係る半導体装置を示す
断面図、第２図は第１の参考例における支持体部の高さ
と金属ワイヤの弛みとの関係を示す断面図、第３図は第
２の参考例を示す斜視図、第４図は第３図のII−II線断
面図、第５図は第３の参考例を示す断面図、第６図は第
４の参考例を示す断面図、第７図は本発明の一実施例を
示す断面図、第７図は第５実施例を示す断面図、第８図
は本発明の比較例を示す断面図、第９図は従来の半導体
装置を示す斜視図、第10図は第９図のＩ−Ｉ線断面図、
第11図及び第12図はそれぞれ従来技術の問題点を示す断
面図及び平面図である。 図において、（１）は半導体チップ、（２）は電極、
（６）は外部電極、（７）、（17）、（27）、（37）、
（47）及び（57）はパッケージ本体、（８）、（18）、
（28）、（38）、（48）、（58）及び（68）は支持体
部、（９）は接着剤、（10）、（20）及び（30）は導電
層、（41）、（42）、（43）及び（44）は金属ワイヤ、
（51）は第１の内部電極、（52）は第２の内部電極、
（53）は第３の内部電極である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山世 見之 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭57−136339（ＪＰ，Ａ) 特開 昭61−127140（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の電極が形成された半導体チップと、 前記半導体チップを搭載するダイパッドと 前記半導体チップの周辺部に配置された複数のインナー
    リードと、 それぞれ対応するインナーリードと一体的に形成された
    複数のアウターリードと、 それぞれ互いに対応する前記半導体チップの電極と前記
    インナーリードとを接続する複数の金属ワイヤと、 各インナーリードの先端部上に形成され且つ前記金属ワ
    イヤの中間部を支持すると共に各金属ワイヤ間の浮遊電
    気容量を小さくするための導電層を有する支持体と、 前記半導体チップ、前記ダイパッド、前記複数のインナ
    ーリード、前記金属ワイヤ及び前記支持体を封止する樹
    脂パッケージ本体と を備えた半導体装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) * 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US5476211A (en) * 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
EP0460554A1 (en) * 1990-05-30 1991-12-11 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
US5296744A (en) * 1991-07-12 1994-03-22 Vlsi Technology, Inc. Lead frame assembly and method for wiring same
JPH06244231A (ja) * 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US7200930B2 (en) * 1994-11-15 2007-04-10 Formfactor, Inc. Probe for semiconductor devices
US7084656B1 (en) 1993-11-16 2006-08-01 Formfactor, Inc. Probe for semiconductor devices
US6339191B1 (en) * 1994-03-11 2002-01-15 Silicon Bandwidth Inc. Prefabricated semiconductor chip carrier
US5824950A (en) * 1994-03-11 1998-10-20 The Panda Project Low profile semiconductor die carrier
US5821457A (en) * 1994-03-11 1998-10-13 The Panda Project Semiconductor die carrier having a dielectric epoxy between adjacent leads
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding
JP3471111B2 (ja) * 1995-03-20 2003-11-25 三菱電機株式会社 半導体装置
US5818114A (en) * 1995-05-26 1998-10-06 Hewlett-Packard Company Radially staggered bond pad arrangements for integrated circuit pad circuitry
WO1997019470A1 (en) * 1995-11-20 1997-05-29 Olin Corporation Ground ring for metal electronic package
JP2842355B2 (ja) * 1996-02-01 1999-01-06 日本電気株式会社 パッケージ
US5814892A (en) * 1996-06-07 1998-09-29 Lsi Logic Corporation Semiconductor die with staggered bond pads
US5895977A (en) * 1996-08-08 1999-04-20 Intel Corporation Bond pad functional layout on die to improve package manufacturability and assembly
US6090237A (en) * 1996-12-03 2000-07-18 Reynolds; Carl V. Apparatus for restraining adhesive overflow in a multilayer substrate assembly during lamination
US6078102A (en) * 1998-03-03 2000-06-20 Silicon Bandwidth, Inc. Semiconductor die package for mounting in horizontal and upright configurations
US6141869A (en) 1998-10-26 2000-11-07 Silicon Bandwidth, Inc. Apparatus for and method of manufacturing a semiconductor die carrier
JP4511278B2 (ja) * 2004-08-11 2010-07-28 三洋電機株式会社 セラミックパッケージ
US8288876B2 (en) * 2010-05-14 2012-10-16 Continental Automotive Systems, Inc. Bonding wire profile for minimizing vibration fatigue failure
US8648456B1 (en) * 2012-07-18 2014-02-11 Infineon Technologies Ag Embedded integrated circuit package and method for manufacturing an embedded integrated circuit package
CN105210185A (zh) * 2013-05-17 2015-12-30 富士通株式会社 半导体装置及其制造方法、以及电子设备
CN103763857B (zh) * 2013-12-31 2017-01-25 三星半导体(中国)研究开发有限公司 板上芯片印刷电路板
CN103762200B (zh) * 2013-12-31 2016-09-07 三星半导体(中国)研究开发有限公司 芯片封装件及其封装方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57136339A (en) * 1981-02-18 1982-08-23 Toshiba Corp Resin sealing type semiconductor device
JPS57190330A (en) * 1981-05-20 1982-11-22 Nec Corp Semiconductor device
JPS5810850A (ja) * 1981-07-10 1983-01-21 Nec Corp 半導体装置
JPS59188954A (ja) * 1983-04-12 1984-10-26 Nec Corp 半導体装置
JPS61127140A (ja) * 1984-11-24 1986-06-14 Rohm Co Ltd 半導体装置
JPS62119933A (ja) * 1985-11-19 1987-06-01 Nec Ic Microcomput Syst Ltd 集積回路装置

Also Published As

Publication number Publication date
JPH02303037A (ja) 1990-12-17
US5091772A (en) 1992-02-25

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