CN103762200B - 芯片封装件及其封装方法 - Google Patents
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Abstract
本发明提供了一种芯片封装件和一种芯片封装件的封装方法,该芯片封装件包括:基板;第一半固化片,位于基板上,具有暴露基板的第一孔和第二孔;第二半固化片,位于第一半固化片上,具有第三孔;包封材料,其中,第一孔形成在第二孔内部,第三孔与第二孔对应,第一孔容纳有芯片,在第二孔与第一孔之间容纳有引线,第二孔和第三孔的总高度大于芯片和引线的整体高度。
Description
技术领域
本发明涉及一种芯片封装件和该芯片封装件的封装方法,具体地讲,涉及一种通过使用一种新型的印刷电路板(PCB)从而对芯片进行坝状填充以应用于智能卡模块封装的芯片封装件以及该芯片封装件的封装方法。
背景技术
芯片封装技术是将芯片用导电/导热胶粘结在印刷电路板上,凝固后,再将金属丝(Al或Au)在超声、热压的作用下,分别连接在芯片的端子和印刷电路板的焊盘上,测试合格后,再用胶水封装。
另外,随着电子元件的小型化、轻量化和多功能化,对半导体芯片封装的要求越来越高。
图1为现有技术中芯片封装件的剖视图。在图1所示的现有技术中,液态胶水通过点胶头流出并包裹芯片和导电连接件,然后经紫外线进行固化。该现有技术工艺简单,但是由于胶水流动性(扩散性)较好,因此封装形状或面积不好控制,封装表面不平整(中间厚,边缘薄)。
图2为现有技术中另一芯片封装件的剖视图。相比图1中所示的现有技术,图2中示出的技术在封装区域外围四边点上高粘度胶水,由于胶水粘度较高,因此可以形成一圈“围墙”。然后,在封装区域中间点上低粘度胶水,外围胶水可以作为堤坝使用以阻止中间低粘度胶水的扩散。该技术的优点是封装面积易于控制,封装表面较为平坦。然而,使用该工艺封装芯片的费用昂贵,工程难度较高。
图3为现有技术中将芯片封装件封装于智能卡片的横截面示意图。在图3中,芯片封装件通过热熔胶10与智能卡卡片基材粘结,但是由于封装区域的存在,通常为了避开封装区域,热熔胶粘结区域较小。从而,模块和卡片基材的结合力较差。智能卡卡片在实际使用过程中经常会出现发生弯曲、扭曲等情况,如果芯片封装件与卡片结合力不强则很容易发生脱胶(即,芯片封装件与卡片剥离)而导致卡片失效。
发明内容
根据本发明示例性实施例的芯片封装件,通过在外围半固化件上设置诸如半固化片的坝状固件,可以降低生产成本,并且由于半固化片的厚度可以根据实际应用需要而进行调节,所以可以实现超薄封装。另外,可以容易地实现控制包封区域的形状。此外,由于包封材料的上表面可以与坝状固件的上表面处于同一水平面上,因此可以提高芯片封装件与卡片基底之间的粘结强度,从而可以有效地改善卡片整体的机械性能。
根据本发明的示例性实施例,提供了一种芯片封装件,所述芯片封装件可以包括:基板;第一半固化片,位于基板上,具有暴露基板的第一孔和第二孔;第二半固化片,位于第一半固化片上,具有第三孔;包封材料,其中,第一孔形成在第二孔内部,第三孔与第二孔对应,第一孔容纳芯片,在第二孔与第一孔之间容纳引线,第二孔和第三孔的总高度大于芯片和引线的整体高度。
根据本发明的示例性实施例,包封材料的上表面与第二半固化片的上表面可以处于同一水平面上。
根据本发明的示例性实施例,在第二半固化片和包封材料上可以涂覆有热熔粘结剂,并且涂覆有热熔粘结剂的芯片封装件可以通过热熔粘结剂与卡片基材相粘合。
根据本发明的示例性实施例,提供了一种芯片封装件的封装方法,所述封装方法可以包括:形成基板;在基板上形成第一半固化片,第一半固化片具有暴露基板的第一孔和第二孔,第一孔形成在第二孔内部;在第一半固化片上形成坝状部件,坝状部件具有与第二孔对应的第三孔;在第一孔中设置芯片;在第二孔和第一孔之间设置引线,以将芯片电连接到基板;在第一孔、第二孔和第三孔中形成封装芯片和引线的包封材料,其中,第二孔和第三孔的总高度大于芯片和引线的整体高度。
根据本发明的示例性实施例,坝状部件可以由半固化片形成。
根据本发明的示例性实施例,包封材料的上表面与坝状部件的上表面可以处于同一水平面上。
根据本发明的示例性实施例,提供了一种芯片封装件,所述芯片封装件包括:基板;芯片,通过引线电连接到基板;第一半固化片,包括中间半固化片和外围半固化片,并设置在基板上;坝状部件,位于外围半固化片上;包封材料,包封引线和芯片,其中,坝状部件与外围半固化片的高度之和大于芯片与引线的整体高度,外围半固化片和中间半固化片之间形成用于容纳引线的通孔,在中间半固化片之间形成用于容纳芯片的容纳部,通孔和容纳部还用于容纳包封材料。
根据本发明的示例性实施例,包封材料的上表面与坝状部件的上表面可以处于同一水平面上。
根据本发明的示例性实施例,坝状部件可以由半固化片形成。
根据本发明的示例性实施例,在坝状部件和包封材料上涂覆有热熔粘结剂,并且涂覆有热熔粘结剂的芯片封装件通过热熔粘结剂与卡片基材相粘合。
附图说明
通过下面结合附图进行的具体描述,本发明的上述和其他目的和特点将会变得更加清楚,其中:
图1为现有技术中芯片封装件的剖视图;
图2为现有技术中另一芯片封装件的剖视图;
图3为现有技术中将芯片封装件封装于智能卡片的横截面示意图;
图4为根据本发明示例性实施例的芯片封装件的示意性剖视图;
图5为根据本发明示例性实施例的卡片结构的示意性剖视图;
图6为根据本发明示例性实施例的所使用的PCB的制造流程图。
具体实施方式
以下,将参照附图来详细说明本发明的示例性实施例的芯片封装件。
图4是根据本发明示例性实施例的芯片封装件的示例性剖视图。如图4中所示,芯片封装件100包括芯片110、引线120和印刷电路板(PCB)。印刷电路板包括基板131、位于基板131上的第一半固化片以及坝状部件136。在本发明的示例性实施例中,第一半固化片包括中间半固化片132和外围半固化片134,坝状部件136位于外围半固化片134上。在本发明的示例性实施例中,坝状部件136没有具体的限制,只要坝状部件136可以与外围半固化片134一起形成围坝即可。在本发明的示例性实施例中,坝状部件136可以为半固化片,但不限于此,例如,坝状部件可以由除半固化片以外其他具有和半固化片相似硬度及尺寸稳定性的材料形成。
根据本发明示例性实施例的基板131可以由铜箔等的各种导电材料以任意的形状形成。芯片110通过粘附层111粘附于基板131上,芯片110可以具有输入输出端121,输入输出端121可以通过引线120与基板131电连接,从而实现芯片110与基板131的电路之间的电通信。图4中示出了一个芯片110,但是本发明不限于此,多个芯片110可以固定在基板131上。
如图4中所示,芯片110位于中间半固化片132之间,换言之,在中间半固化片之间形成用于容纳芯片110的容纳部。另外,在中间半固化片132与外围半固化片134之间形成容纳有引线120的通孔。在本发明的示例性实施例中,坝状部件136位于外围半固化片134上,并且坝状部件136与外围半固化片134的高度大于芯片110与引线120的整体高度。其上形成有坝状部件136的外围半固化片134与坝状部件136共同围成围绕芯片和引线的空间,以用于容纳包封材料140。
包封材料140可以完全包封芯片110和引线120。此外,包封芯片110和引线120的包封材料140的上表面可与位于外围半固化片134上的坝状部件的上表面处于同一水平面上。在本发明的示例性实施例中,包封材料140可以为低粘度的胶水,以控制胶量,从而当胶水流平时可以与坝状部件136的上表面处于同一水平面。然而,本发明的示例性实施例不限于此。
图5示出了根据本发明示例性实施例的卡片结构的示意性剖视图。如图5中可以看出,可以在外围半固化片134和包封材料140上涂覆热熔粘结剂210,以将已封装的芯片封装件粘结到卡片基材上。
图6示出了根据本发明示例性实施例的所使用的PCB的制造流程图。首先,形成基板131。在基板131上形成半固化片PPG1,并形成具有暴露基板131的第一孔20和第二孔30的第一半固化片。换言之,第一半固化片可以形成为具有中间半固化片132和外围半固化片134。如图6中所示,第一孔20形成在第二孔30内部。在半固化片PPG1上形成坝状部件136,并且坝状部件136具有与第二孔30对应的第三孔40。在本示例性实施例中,在半固化片PPG1上形成另一半固化片PPG2,并使半固化片PPG2形成具有与第二孔30对应的第三孔40,即,形成坝状部件136。在本发明中,坝状部件136由半固化片形成,即,第二半固化片,但是不限于此。坝状部件可以由除半固化片以外的其他具有与半固化片相似硬度及尺寸稳定性的材料形成。
在根据本发明的示例性实施例中,第二孔30和第四孔40的总高度可以大于芯片和引线的整体高度。
根据本发明的示例性实施例的芯片封装结构可以包括:基板131;第一半固化片,位于基板131上,具有暴露基板的第一孔20和第二孔30;第二半固化片,位于第一半固化片上,具有第三孔40;包封材料140,其中,第一孔20形成在第二孔30内部,第三孔40与第二孔30对应,第一孔20容纳有芯片110,在第二孔30与第一孔20之间容纳有引线120,第二孔20和第三孔30的总高度大于芯片110和引线120的整体高度。
下面具体描述芯片封装件100的封装工艺。在先前描述的PCB的第一孔20中设置芯片,在第二孔30和第一孔20之间设置引线120,以使芯片110电连接到基板131。然后,在第一孔20、第二孔30和第三孔40中形成封装芯片110和引线120的包封材料140。包封材料140的上表面与第二半固化片的上表面处于同一水平面上。
根据本发明的示例性实施例的PCB可以包括两层半固化片(即,半固化片PPG1和半固化片PPG2)的结构,半固化片PPG1的第一孔20和第二孔30的设计和形成工艺与现有技术中PCB的半固化片的结构以及形成工艺完全相同。在本发明的示例性实施例中,在半固化片PPG1上设置有另一半固化片PPG2,并将半固化片PPG2设置成具有限制包封区域的与第二孔30对应的第三孔40,即,设置成坝状部件136,从而可以使包封芯片110和引线120的包封材料位于由坝状部件136和外围半固化片134限定的空间中。在本示例性实施例中,坝状部件可以为半固化片。因此可以利用半固化片PPG2使包封材料的上表面与坝状部件136的上表面处于同一水平面。
传统的筑坝封装(如图2中所示)由于外围胶水粘度高,因此很难将外围胶水厚度降低,从而由此导致芯片封装件厚度难降低。然而,根据本发明的实施例,通过在外围半固化件上设置诸如半固化片的坝状部件,由于半固化片的厚度可以根据实际应用需要而进行调节,所以可以实现超薄封装。
此外,由于根据本发明的示例性实施例的芯片封装件可以使包封芯片和引线的包封材料的上表面与坝状部件的上表面处于同一水平面上,因此极大地增加了模块和卡片的粘结面积,从而有效地提高了卡片抗弯曲的能力并增强了可靠性。
Claims (10)
1.一种芯片封装件,所述芯片封装件包括:
基板;
第一半固化片,位于基板上,第一半固化片包括中间半固化片和位于中间半固化片外围并且与中间半固化片分隔开的外围半固化片,中间半固化片限定暴露基板的第一孔,外围半固化片限定部分暴露基板的第二孔,第一孔形成在第二孔内部;
第二半固化片,位于第一半固化片上,具有第三孔;
包封材料,
其中,第三孔与第二孔对应,第一孔容纳有芯片,外围半固化片与中间半固化片之间容纳有引线,第二孔和第三孔的总高度大于芯片和引线的整体高度。
2.如权利要求1所述的芯片封装件,其特征在于,包封材料的上表面与第二半固化片的上表面处于同一水平面上。
3.如权利要求1或2所述的芯片封装件,其特征在于,在第二半固化片和包封材料上涂覆有热熔粘结剂,并且涂覆有热熔粘结剂的芯片封装件通过热熔粘结剂与卡片基材相粘合。
4.一种芯片封装件的封装方法,所述封装方法包括:
形成基板;
在基板上形成第一半固化片,第一半固化片包括中间半固化片和位于中间半固化片外围并且与中间半固化片分隔开的外围半固化片,中间半固化片限定暴露基板的第一孔,外围半固化片限定部分暴露基板的第二孔,第一孔形成在第二孔内部;
在第一半固化片上形成坝状部件,坝状部件具有与第二孔对应的第三孔;
在第一孔中设置芯片;
在外围半固化片和中间半固化片之间设置引线,以将芯片电连接到基板;
在第一孔、第二孔和第三孔中形成封装芯片和引线的包封材料,
其中,第二孔和第三孔的总高度大于芯片和引线的整体高度。
5.如权利要求4所述的封装方法,其特征在于,坝状部件由半固化片形成。
6.如权利要求4所述的封装方法,其特征在于,包封材料的上表面与坝状部件的上表面处于同一水平面上。
7.一种芯片封装件,所述芯片封装件包括:
基板;
芯片,通过引线电连接到基板;
第一半固化片,包括中间半固化片和外围半固化片,并设置在基板上;
坝状部件,位于外围半固化片上;
包封材料,包封引线和芯片,
其中,坝状部件与外围半固化片的高度之和大于芯片与引线的整体高度,外围半固化片和中间半固化片之间形成用于容纳引线的通孔,在中间半固化片之间形成用于容纳芯片的容纳部,通孔和容纳部还用于容纳包封材料。
8.如权利要求7所述的芯片封装件,其特征在于,坝状部件由半固化片形成。
9.如权利要求7所述的芯片封装件,其特征在于,包封材料的上表面与坝状部件的上表面处于同一水平面上。
10.如权利要求7至9所述的芯片封装件中的任意一个芯片封装件,其特征在于,在坝状部件和包封材料上涂覆有热熔粘结剂,并且涂覆有热熔粘结剂的芯片封装件通过热熔粘结剂与卡片基材相粘合。
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CN104916593A (zh) * | 2015-06-02 | 2015-09-16 | 三星半导体(中国)研究开发有限公司 | 封装件和制造封装件的方法 |
CN108171299A (zh) * | 2017-12-19 | 2018-06-15 | 中电智能卡有限责任公司 | 一种智能卡的加工工艺 |
CN111207973A (zh) * | 2020-01-14 | 2020-05-29 | 长江存储科技有限责任公司 | 一种芯片的开封方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5091772A (en) * | 1989-05-18 | 1992-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and package |
JP2001068614A (ja) * | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070138585A1 (en) * | 2005-12-16 | 2007-06-21 | Hsin Chung H | Image sensor package |
-
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- 2013-12-31 CN CN201310751410.5A patent/CN103762200B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5091772A (en) * | 1989-05-18 | 1992-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and package |
JP2001068614A (ja) * | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置 |
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