JPS6224634A - 半導体装置 - Google Patents

半導体装置

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JPS6224634A
JPS6224634A JP60161959A JP16195985A JPS6224634A JP S6224634 A JPS6224634 A JP S6224634A JP 60161959 A JP60161959 A JP 60161959A JP 16195985 A JP16195985 A JP 16195985A JP S6224634 A JPS6224634 A JP S6224634A
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wiring layer
film
wiring
semiconductor
semiconductor device
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Takayuki Okinaga
隆幸 沖永
Hiroshi Tate
宏 舘
Shoji Matsugami
松上　昌二
Masayuki Shirai
優之 白井
Kanji Otsuka
寛治 大塚
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Hitachi ULSI Engineering Corp
Hitachi Ltd
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Hitachi ULSI Engineering Corp
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体装置の電気的接続、特に半導体ペレッ
トと外部端子との電気的接続に適用して有効な技術に関
する。
〔背景技術〕
半導体ペレットと外部端子との電気的接続に、いわゆる
ワイヤボンディング法がある。これは、半導体ペレット
の電極パッドと外部端子とを、たとえばアルミニウムか
らなる微細ワイヤを熱圧着または超音波ボンディング等
で接続するものである。
ところで、昨今の半導体装置の高集積化は、必然的に一
つの半導体ペレットに必要とされる電気的接続数の増大
を来している。そのため、今後の半導体ペレットにおい
ては、電極パッドの細形化や隣接する電極パッド間の近
接化の傾向が一段と進んでいくものと考えられる。その
場合、必然的に使用するワイヤも細くしなければならな
くなる。
なぜならば、熱圧着等で電極パッドに接続するとワイヤ
が押しつぶされて巾が広くなるため、隣接する電極パッ
ド間で接続されているワイヤが接触してショートをする
ことになるからである。
ところが、ワイヤを細くすると通常の作業環境下で発生
される低周波と共振して切断しやすくなるため、ワイヤ
の長さを十分にとれなくなり、結果として電気的接続が
できなくなるという問題のあることが本発明者により見
い出された。
なお、ワイヤボンディングについては、１９８０年１月
１５日、株式会社工業調査会発行、日本マイクロエレク
トロニクス協会ｉＪＨｒ　Ｔ　Ｃ化実装技術」ＰＯ２に
説明されている。
〔発明の目的〕
本発明の目的は、半導体ペレットの電極と外部端子との
電気的接続の信頼性を向上できる技術を提供することに
ある。
本発明の他の目的は、半導体ペレットの電極と外部端子
との電気的接続の高密度化に適用できる技術を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、半導体ベレットの電極と外部端子と電気的接
続を絶縁フィルムに被着形成された配線層を介して行う
ことにより、該配線層が絶縁フィルムで補強されている
ことにより、強固な電気的接続が達成されるものである
。
また、配線層の補強が達成されることにより、該配″ａ
層のパターンを微細化することができ、電気的接続の高
密度化が達成されるものである。
（実施例１〕 第１図は、本発明による実施例１である半導体装置を示
す概略断面図である。
本実施例１の半導体装置は、いわゆるチンプキャリア型
の半導体装置であり、セラミックからなるパッケージ基
板１のキャビティ２の底部に取り付けられ半導体ペレッ
ト３が、その周囲上端部にガラス４を介して接合された
セラミックからなるキャンプ５により気密封止されてな
るものである。
そして、パッケージ基板１には、内端部がキャビティ２
の内部に延在され、かつその一部が埋設されたメタライ
ズ６で形成された外部端子がその裏面に延長形成されて
いる。
前記半導体ペレット３とメタライズ６の内端部とは電気
的に接続されている。その接続が、ポリイミドフィルム
（絶縁フィルム）７に所定パターンの配線層８が被着形
成されてもの（以下、フィルム配線９という。）を用い
て行われている。配線Ｎ８は、アルミニウムまたはアル
ミニウムを主成分とする、たとえば数％のシリコンを含
有する合金で形成されている。
第２図は、上記フィルム配線９のパターン形成面の概略
平面図である。二点鎖線は電気的接続後の半導体ペレッ
ト３の位置を示す。正方形のポリイミドフィルム７に配
線層８が被着形成され、その配線層８の内端部が半導体
ペレット３の周辺部に配置され、その外端部がポリイミ
ドフィルム７の周端部に配置されてなるものである。
また、上記フィルム配線９のポリイミドフィルム７は、
配線層８が被着された面の反対側の面にボンディング治
具の先端を接触させることにより、通常のエネルギーレ
ベルの熱圧着または超音波ボンディングができる程度に
薄く形成されている。
すなわち、フィルム配線９の配線層８の内端部を電極パ
ッド３ａの上に、外端部をパッケージ基板のメタライズ
６の内端部の上に位置せしめた後、その配線層８の上方
のポリイミドフィルムの上にボンディング治具を載置し
、熱圧着または超音波振動エネルギー等を印加すること
により容易に電気的接続が達成される。
したがって、アルミニウムワイヤで電気的接続が可能な
通常の電極パッド３ａを備えた半導体ペレットを搭載す
る半導体装置に、通常のボンディング技術を用いて容易
に適用できるものである。
上記フィルム配線９においては、配線層８がフィルム７
で裏打ちされているため、補強および固定が達成されて
いる。したがって、配線層８のパターンを微細化する場
合であっても、ワイヤのように低周波との共振により切
断したり、ワイヤタッチによるショート等の欠陥発生を
防止できる。
その結果、配線層８のパターン間隔を狭めることができ
、同時にパターンが微細化されているためボンディング
時のつぶれ巾も小さくできることになり、半導体ペレッ
トの電極パッド３ａの近接形成が可能となる。すなわち
、上記フィルム配線９は、極めて高集積度の半導体ペレ
ット３の電気的接続に適用して好適である。
なお、本実施例１の半導体装置においては、フィルム配
線９のフィルムがポリイミド樹脂で形成されているため
、半導体ペレット３のα線被爆に起因する破壊からの保
護も同時に達成されている。
〔実施例２〕 第３図は、本発明による実施例２である半導体装置を示
す部分断面図である。
本実施例２の半導体装置は、前記実施例１とほぼ同様に
、セラミックからなるパンケージ基板１に取り付けられ
た半導体ペレット３がキャビティ内に封止されてなるも
のである。ただ、本実施例１においては、キャビティ内
に複数の半導体ペレット３が封止されており、かつ半導
体ペレットの電極パッドが該パッドの位置より低いメタ
ライズ６の内端部と、フィルム配線９により電気的に接
続されている点で異なっている。
第４図は、上記フィルム配線９を配線層８の形成面の平
面図である。本実施例２において使用されるフィルム配
線９は、半導体ペレット３の電極パッド３ａと、それよ
り低い位置のメタライズ６との接続が容易に行えるよう
に、半導体ペレ・ント３の各コーナー相当部のポリイミ
ドフィルム７に切り込みｌＯを入れた構造となっている
。
〔効果〕
（１）、半導体ペレットの電極と外部端子との電気的接
続を絶縁フィルムに被着形成された配線層を介して行う
ことにより、該配線層力１色縁フィルムにより補強され
ているので、強固な電気的接続が達成される。
（２）、配線層の補強が達成されることにより、該配線
層のパターンを微細化することができるので、電気的接
続の高密度化が達成される。
（３）、前記ｆｉ＋および（２）により、信頼性の高い
電気的接続が達成された高集積度の半導体ペレットを搭
載してなる半導体装置を提供できる。
（４）、絶縁フィルムを配線層形成面の反対側にボンデ
ィング治具を接触させることにより、熱圧着でまたは超
音波ボンディングができる程度の厚で形成することによ
り、通常のボンディング技術により容易に電気的接続が
達成される。
（５）、配線層が絶縁フィルムで固定されているので、
該配線層のパターンが微細化されても、各パターン間の
ショートを完全に排除できる。
（６）、配線層のパターン巾を小さくすることにより、
ボンディング時のつぶれ巾をも小さくできるので、半導
体ペレットの電極パッドを接近形成することができる。
（７）、配線層をアルミニウムまたはアルミニウムを主
成分とする合金で形成することにより、熱圧着または超
音波ボンディングが容易に達成できる。
（８）、絶縁フィルムをポリイミド樹脂で形成すること
により、α線対策も同時−に達成できる。
（９）、フィルム配線の各コーナ一部に切り込みを入れ
ることにより、半導体ペレットの電極パッドと該パッド
より低位置の電極との接続に適した構造にすることがで
きる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはい・）までもない。
たとえば、フィルム配線の絶縁フィルムとしてポリイミ
ドフィルムについて説明したがこれに限るものでない。
配線層の形成材料としてはアルミニウムまたはこれを主
成分とする合金について説明したが、金等の熱圧着また
は超音波ボンディングが可能な材料であれば如何なるも
のであってもよい。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるセラミックからなる
チップキャリア型半導体装置に適用した場合について説
明したが、それに限定されるものではなく、たとえば、
パッケージ材料は樹脂等であってもよく、またパッケー
ジの型式もいわゆるＤＩＰ型、フラットパッケージ型ま
たはビングリッドアレイ型等の種々のものに適用して有
効な技ｇホｊである。
【図面の簡単な説明】
第１図は、本発明による実施例１である半導体装置を示
す概略断面図、 第２図は、パターン形成面における実施例１のフィルム
配線を示す概略平面図、 第３図は、本発明による実施例２である半導体装置を示
す部分断面図、 第４図は、パターン形成面における実施例２のフィルム
配線を示す概略平面図である。 １・・・パッケージ基板、２・・・キャビティ、３・・
・半導体ペレット、３ａ・・・電極バンド、４・・・ガ
ラス、５・・・キャンプ、６・・・メタライズ、７・・
・ポリイミドフィルム（絶縁フィルム）、８・・・配線
層、９・・・フィルム配線、１０・・・切り込み。 第　　１　　　図

Claims (1)

  1. 【特許請求の範囲】 １、半導体ペレットの電極と外部端子とが、絶縁フィル
    ムに被着形成された配線層を介して電気的に接続されて
    なる半導体装置。 ２、絶縁フィルムがポリイミド樹脂で形成されているこ
    とを特徴とする特許請求の範囲第１項記載の半導体装置
    。 ３、配線層がアルミニウムまたはアルミニウムを主成分
    とする合金で形成されていることを特徴とする特許請求
    の範囲第１項記載の半導体装置。
JP60161959A 1985-07-24 1985-07-24 半導体装置 Pending JPS6224634A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315486A (en) * 1991-12-16 1994-05-24 General Electric Company Hermetically packaged HDI electronic system
US5473514A (en) * 1990-12-20 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5339867A (en) * 1976-09-24 1978-04-12 Fujitsu Ltd Packaging method of semiconductor device
JPS5810849A (ja) * 1981-07-10 1983-01-21 Nec Corp 集積回路装置
JPS5817630A (ja) * 1981-07-13 1983-02-01 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン 集回路用のテ−プ自動ボンデイング
JPS5823452A (ja) * 1981-08-05 1983-02-12 Nec Corp 半導体装置の製造方法
JPS5856430A (ja) * 1981-09-30 1983-04-04 Nec Corp 半導体装置の製造方法
JPS58197834A (ja) * 1982-05-14 1983-11-17 Toshiba Corp 半導体装置の外部電極接続方式

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5339867A (en) * 1976-09-24 1978-04-12 Fujitsu Ltd Packaging method of semiconductor device
JPS5810849A (ja) * 1981-07-10 1983-01-21 Nec Corp 集積回路装置
JPS5817630A (ja) * 1981-07-13 1983-02-01 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン 集回路用のテ−プ自動ボンデイング
JPS5823452A (ja) * 1981-08-05 1983-02-12 Nec Corp 半導体装置の製造方法
JPS5856430A (ja) * 1981-09-30 1983-04-04 Nec Corp 半導体装置の製造方法
JPS58197834A (ja) * 1982-05-14 1983-11-17 Toshiba Corp 半導体装置の外部電極接続方式

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5473514A (en) * 1990-12-20 1995-12-05 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board
US5613295A (en) * 1990-12-20 1997-03-25 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board and method for manufacturing same
US5646830A (en) * 1990-12-20 1997-07-08 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board
US5715147A (en) * 1990-12-20 1998-02-03 Kabushiki Kaisha Toshiba Semiconductor device having an interconnecting circuit board
US5315486A (en) * 1991-12-16 1994-05-24 General Electric Company Hermetically packaged HDI electronic system

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