JP3170253B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3170253B2 JP3170253B2 JP1622499A JP1622499A JP3170253B2 JP 3170253 B2 JP3170253 B2 JP 3170253B2 JP 1622499 A JP1622499 A JP 1622499A JP 1622499 A JP1622499 A JP 1622499A JP 3170253 B2 JP3170253 B2 JP 3170253B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- lead
- semiconductor chip
- package
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
法に係り、特に実装密度を向上させるためリードの一部
のみをパッケージの底面に露出させる半導体装置の製造
方法に関する。近年の電子機器の小型化、高速化,更に
は高機能化に伴い、それらに用いられる半導体装置につ
いても同様の要求がある。
要求に加え、半導体装置を基板に実装する時の実装効率
の改善も望まれている。そこで、リードを基板の表面で
接続する表面実装型の半導体装置が現在主流をなしてい
るが、更に実装効率の向上を図った半導体装置及びその
製造方法の実現が望まれている。
斜視図であり、図15は図14におけるA−A線に沿う
断面図である。この半導体装置1は、本出願人が先に提
案した半導体装置であり、特開昭63−15453号公
報、或いは特開昭63−15451号公報に開示された
ものである。
2、この半導体チップ2を封止する樹脂パッケージ3、
夫々の一端部4aが半導体チップ2とワイヤ5により接
続されると共に他端側がパッケージ3の底面3aに露出
して外部端子6を形成するリード4、半導体チップ2が
搭載されるステージ7等により構成されている。即ち、
半導体装置10では、リード4の外部端子6を除く他の
部分はパッケージ3内に封止された構成とされている。
ド4の内、外部端子6となる部分が樹脂パッケージ3の
底面3aに露出した構成となるため、リード4のパッケ
ージ3より側方への張り出し量を短くでき、これにより
実装密度の向上を図ることができる。また、リードの張
り出し部の曲げ加工が不要であり、この曲げ加工用の金
型も不要となり、製造コストの低減を図ることができる
等の種々の効果を奏するものである。
347号公報に開示された半導体装置がある。同公報に
開示された半導体装置は、リードを絶縁性の接着剤を介
在させて半導体チップの回路構成面に固定すると共に、
この回路形成面またはこの回路形成面及び側面部のみが
樹脂により封止されるよう構成することにより、パッケ
ージの小型化を図ったものである。
出願人が先に提案した構成の半導体装置では、図15に
示されるように、半導体チップ2の側部にリード4のワ
イヤ接続される端部4aが位置する構成とされていたた
め、パッケージ3が大型化してしまい半導体装置1の十
分な小型化ができないという問題点があった。即ち、半
導体装置の大きさとしては、理想的には略半導体チップ
の大きさと同一程度まで小型化するのが望ましいが、上
記従来の半導体装置1では、半導体チップ2に対してパ
ッケージ3の大きさが倍以上に大きくなってしまう。
ついては考慮されておらず、従って半導体チップ2から
発生する熱を効率よく外部に逃がすことができないとい
う問題点があった。また、特開平4−44347号公報
に開示された半導体装置ではその構造上(具体的には、
外部基板と接続されるリードがパッケージから離間して
いる構造であるため)、実質的なパッケージ製造方法と
してトランスファモールドを採用することができず面倒
なポッティング法のみよってしかパッケージを製造する
ことができなかった。このため、同公報に開示された半
導体装置は製造工程が面倒となり、これに伴い製造効率
の低下及び製品コストの上昇が生じてしまうという問題
点があった。
ンスファモールドを用いて製造するのは、理論上不可能
ではないが、金型を多数の割り型から構成する必要があ
り、実際には金型コストが非常に高くなり現実的ではな
い。本発明は上記の点に鑑みてなされたものであり、容
易かつ安価に小型化された半導体装置を製造しうる半導
体装置の製造方法を提供することを目的とする。
により解決することができる。請求項1記載の発明に係
る半導体装置の製造方法は、ダイステージを有する第1
のリードフレームの該ダイステージに半導体チップを固
着するチップ固着工程と、複数のリードを有する第2の
リードフレームの該リードの一端を、該リードが前記半
導体チップの高さ方向に対して重なり合った状態で該半
導体チップの電極に接続する接続工程と、前記リードの
他端側が該リードの厚さの範囲内で底面から突出するよ
うに、前記リード、前記半導体チップ及び前記ダイステ
ージをモールドするモールド工程とを有することを特徴
とするものである。
載の半導体装置の製造方法において、前記リードの他端
側の不要部分を前記モールド工程後に切断することを特
徴とするものである。また、請求項3記載の発明は、請
求項1記載の半導体装置の製造方法において、前記ダイ
ステージが露出するようにモールドすることを特徴とす
るものである。
載の半導体装置の製造方法において、前記リードの他端
側が側面から露出するようにモールドすることを特徴と
するものである。上記の各手段は、次のように作用す
る。
ドを有する第2のリードフレームのリードの一端が、半
導体チップの高さ方向に対して重なり合った状態で半導
体チップの電極に接続されるため、半導体装置の小型化
を図ることができる。また、リードの他端側がリードの
厚さの範囲内で底面から突出するようにモールドを行な
うことにより、パッケージの製造方法としてトランスフ
ァーモールド法を採用することが可能となり、容易にパ
ッケージを形成できると共に歩留りの向上及び製品コス
トの低減を図ることができる。
ドの他端側の不要部分をモールド工程後に切断すること
により、リードが固定された状態で切断処理できるた
め、切断処理を容易に行なうことができる。また、請求
項3記載の発明によれば、ダイステージが露出するよう
にモールドすることにより、放熱特性の良好な半導体装
置を容易に製造することができる。
ドの他端側が側面から露出するようにモールドすること
により、実装時において、実装基板との半田付け性の高
い半導体装置を容易に製造することができる。
と共に説明する。図1は、本発明の一実施例である半導
体装置の製造方法により製造される半導体装置10を示
している。図1(A)は半導体装置10の横断面であ
り、また図1(B)は半導体装置10の外観を夫々示し
ている。
り、ステージ12(ダイステージ)に固着されている。
この半導体チップ11は、例えばメモリチップ用のチッ
プであり、その形状は比較的大きな形状を有している。
また、この半導体チップ11に設けられている電極パッ
ド13は、チップ上面の中央位置に長手方向に沿って形
成されている(図3(A)参照)。
あり、その一端側14aと半導体チップ11の電極パッ
ド13とは、ワイヤ15により接続されている。また、
リード14は、半導体装置10の高さ方向(図中、矢印
Hで示す方向)に対し折曲形成されており、同図(A)
に示すように側部より見てZ形状とされている。よっ
て、リード14は上記の一端側14aより先ず水平に延
出した後、下方へ延出し、再び他端側が水平となる形状
を有している。尚、後述するように、上記の一端側14
aと異なる他端側は外部端子16を構成する。
ージであり、その内部に半導体チップ11,ワイヤ1
5,複数のリード14は封止され保護される。このパッ
ケージ17は、平面的に見て半導体チップ11の面積と
略等しい面積を有するよう構成されており、よって小型
化が図られている。また、上記したリード14の内、外
部端子16の底部16aはパッケージ17の底部17a
に露出するよう構成されており、また外部端子16の端
部16bはパッケージ17の側面から露出するよう構成
されている(図1(A),(B)参照)。よって、この
外部端子16を回路基板に半田付けすることにより半導
体装置10は回路基板に実装される。
7の底部17aに対して外部端子16は若干量(図中、
矢印hで示す量)、突出するよう構成されている。即
ち、外部端子16はその厚さ(リード14の厚さ)の範
囲内でパッケージ17の底部17aから露出している。
よって、回路基板18の上面とパッケージ17の底部1
7aとの間に寸法hのクリアランスが発生し、これによ
り半田付け性の向上が図られている。
17aに対して突出形成する方法としては、パッケージ
17を樹脂モールドする際用いる金型の外部端子16配
設位置に掘込みを形成する等が考えられ、比較的容易に
形成することができる。ここで、再び図1(A)に戻り
説明を続ける。同図に示すように、半導体装置10は、
内設された複数のリード14がパッケージ17内で高さ
方向Hに対し、その略全部が半導体チップ11と重なり
合った構造を有している。即ち、リード14と半導体チ
ップ11はパッケージ17内で平面的にみてオーバラッ
プした構造を有している。
向)の長さをL1とすると、上記リード14と半導体チ
ップ11のオーバラップ量L2は、L2≒2×L1で表
すことができる。また前記のように、パッケージ17は
平面的に見て半導体チップ11の面積と略等しい面積を
有するよう構成されているため、よって半導体チップ1
1の長さをL3とすると半導体装置10の水平方向の長
さも略L3となる。
従来構成の半導体装置1の構造ではパッケージ3の寸法
L4は、大略半導体チップ11の長さL3にリード14
の長さ2×L1を加算した値となる(L4=L3+2×
L1)。即ち、半導体装置10は、従来構成の半導体装
置1に比べて、上記オーバラップ量L2だけ小型化を図
ることができる。このように、半導体装置10は、従来
構成の半導体装置1に比べて大幅に小型化ができるた
め、回路基板に対する実装効率を向上させることがで
き、延いては半導体装置10を搭載する機器類の小型
化、高性能化を図ることが可能となる。
置10の製造方法について図4乃至図7を用いて説明す
る。図3は、半導体チップ11が搭載されるステージ1
2が形成されたステージ用リードフレーム25を示して
いる。このステージ用リードフレーム25は、プレス加
工(打ち抜き加工)またはエッチング加工されることに
より、枠部25a、ステージ12、このステージ12を
枠部25aに支持するためのサポートバー26が形成さ
れている。また、サポートバー26には段部が形成され
ており、ステージ12は枠部25に対し一段下方に下が
った位置にあるよう構成されている(図3(B)に示さ
れる)。
されると、ステージ12に半導体チップ11がダイ付け
され固着される。図4は半導体チップ11が搭載された
ステージ用リードフレーム25を示している。尚、半導
体装置10に搭載される半導体チップ11は、その電極
パッド13が半導体チップ11の中央位置に列設された
構成とされている。
ーム27であり、上記したステージ用リードフレーム2
5と別個にプレス加工(打ち抜き加工)またはエッチン
グ加工されることにより形成されるものである。このリ
ード用リードフレーム27は、枠部27aと、複数のリ
ード14を形成しており、特に複数のリード14は内側
に向け長く延出した構成とされている。
下方に下がった位置にあるよう構成されている。このよ
うにリード14を長く延出形成するための手段として
は、プレス加工用金型を変更するだけでよく、上記構成
のリード14は容易に形成することができる。図6は、
上記したステージ用リードフレーム25と、リード用リ
ードフレーム27を重ね合わせた状態を示している。こ
の各フレーム25,27の位置決めは、各フレームに形
成されている位置決め孔25b,27bを一致させるこ
とにより容易に行うことができる。
27に形成されているリード14は長く内側に向け延出
されており、かつ下方に所定量下がった位置にあるよう
構成されている。従って、各フレーム25,27が重ね
合わされた状態で、リード14はステージ用リードフレ
ーム25に搭載されている半導体チップ11の電極パッ
ド13の近傍位置まで延出した構成となっている。即
ち、リード14は半導体チップ11と高さ方向に対して
重なり合う(平面的に見てオーバラップする)構成とな
っている。
合わされると、近接位置にあるリード14の一端部14
aと半導体チップ11の電極パッド13との間でワイヤ
ボンディング処理が行われ、リード14と電極パッド1
3とはワイヤ15により電気的に接続される。ワイヤボ
ンディング処理が終了すると、続いて各フレーム25,
27は樹脂モールド用の金型に装填され、パッケージ1
7が形成される。このパッケージ17のモールドの際、
リード14の外部端子16の底部16aはパッケージ1
7の底部17aに露出するよう、また外部端子16の端
部16bはパッケージ17の側面から露出するようモー
ルド処理が行なわれる。よって、パッケージ17の製造
方法としてトランスファーモールド法を採用することが
可能となり、よって金型構成を簡単化できパッケージ1
7の形成を容易化できると共に歩留りの向上及び製品コ
ストの低減を図ることができる。
各リードフレーム25,27の不要部分が切断除去さ
れ、図1に示す小型化を実現し得る半導体装置10が製
造される。この際、リード14の外部端子16の一部は
パッケージ17に埋め込まれた状態で切断されるため、
切断処理を容易に行なうことができる。上記してきたよ
うに、半導体装置10の製造工程においては、ステー
ジ用リードフレーム25とリード用リードフレーム27
とを重ね合わせる点、及びリード用リードフレーム2
7に形成されるリード14を長く延出させる点に特徴を
有するものである。しかるに、上記の製造技術は既に
LOC型の半導体製造工程において既に利用されている
技術であり、またの点はリード用リードフレーム27
の形成工程で用いる金型を変更することにより実現でき
るため、従来より一般に行われている半導体製造工程と
大きな工程変更を伴うことなく半導体装置10を製造す
ることができる。
用して製造しうる半導体装置を示している。尚、各図に
おいて、既に説明した半導体装置10と同一構成部分に
ついては同一符号を付してその説明を省略する。図7に
示す半導体装置30は、放熱効率を向上させるために半
導体チップ11が搭載されているステージ12をパッケ
ージ31の上部に露出させたものである。この半導体装
置30は、モールド時にステージ12をモールド用金型
のキャビティに直接接触させた状態でモールド処理を行
うことにより、容易に製造することができる。
体チップ11で発生した熱は、パッケージ31の上部に
露出したステージ12を介して効率よく放熱されてい
く。よって、半導体チップ11の放熱効率を向上させる
ことができる。また、これに加えて、図1(A)及び図
2に示した半導体装置10,20と異なりステージ12
上に樹脂が存在しないため、その分だけ半導体装置30
の薄型化を図ることもできる。
半導体装置において、図7に示した半導体装置30と同
様に放熱効率を向上させるため、半導体チップ11をパ
ッケージ31の上部に露出させた構成とした半導体装置
35を示している。同図に示されるように、LOC型の
半導体装置35においては、直接半導体チップ11の上
面をパッケージ31の上部に露出させることにより、放
熱効率の向上及び装置の薄型化を図ることができる。
尚、ここで半導体装置35の各部の寸法を示しておく。
リード14の厚さをt1とするとt1= 0.018μm 〜
0.150μm 、リード14の上面と半導体チップ11の下
面との離間距離をt2とするとt2= 0.100μm 〜 200
μm 、半導体チップ11の厚さは200 μm 〜400 μm で
ある。従って、半導体装置35の高さ寸法Tは上記値の
各最小値をもちいればT=200.118μm と極めて薄型化
された半導体装置35を得ることができる。
示す半導体装置35の変形例を示しており、樹脂製のパ
ッケージ31の平面的な大きさを半導体チップ11の大
きさと等しくしたことを特徴とするものである。この構
成とすることにより、半導体装置20の平面的な大きさ
を最小とすることができる。図10に示す半導体装置4
0はLOC型の装置であり、図9に示した半導体装置3
5と同様に半導体チップ11の上面がパッケージ31の
上面に露出した構造とされており、放熱効率の向上が図
られている。更に、半導体装置40では、半導体チップ
11の下部に位置するよう放熱用フレーム41を設け、
その放熱用フレーム41の端部に形成されてる放熱部4
2をパッケージ31の底面31aに形成したことを特徴
とするものである。また、半導体チップ11と放熱用フ
レーム41とは、熱伝導性の良好な材質よりなるLOC
テープ21により接続されており、半導体チップ11で
発生した熱は容易にLOCテープ21を介して放熱用フ
レーム41に熱伝導される構成とされている。
ば、半導体チップ11で発生する熱はパッケージ31の
上面に露出した半導体チップ11の上面ばかりではな
く、パッケージ31の底面31aからも放熱することが
可能となり、従って実質的な放熱面積を広げることがで
き、更に放熱効率を向上させることができる。図11に
示す半導体装置45は、図8乃至図10に示した半導体
装置30,35,40のように半導体チップ11の上面
またはステージ12の上面をパッケージ31の上部に露
出させた構成とされている。また、この露出部分に半導
体チップ11であったならば金(Au)等の金属膜を例
えばスパッタリング等により形成し、ステージ12であ
ったならば金(Au),銀(Ag),或いは半田等をメ
ッキ等により形成し、この露出部を電気的端子46とし
て使用することを特徴とするものである。
ば、露出部が電気的端子46(半導体チップ11の電位
が出る)として使用できるため、ジャンパ線47等でこ
の電気的端子46間を接続することが可能となり、回路
基板48にプリント形成されたリード(図示せず)に加
え、半導体装置45の上部においても配線の引き回しが
可能となるため、配線設計の自由度を増すことができ、
実装効率を向上させることができる。
4のパッケージ31から露出された部位である外部端子
16の底部16aにゴルフボールの表面形状に似たディ
ンプル処理が施されており、このディンプル加工がされ
た外部端子16に低弾性の導電性接着材51を配設した
ことを特徴とするものである。ディンプル処理が施され
外部端子16はその表面積が広くなっており、従って導
電性接着材51を確実に保持することができる。
48は一般にガラス−エポキシ等の材質よりなり、その
熱線膨張率は異なっている。従って、半導体装置を回路
基板48に半田付けのため加熱した場合、上記熱線膨張
率の差に起因して応力が発生し最悪の場合にはその接合
部に損傷が生じ、電気的に不良になるおそれがある。そ
こで本実施例では、同図(A)に示されるように、外部
端子16の底部16aに低弾性を有し、例えば熱可塑性
の導電性接着材51を配設することにより、上記熱線膨
張率の差に起因した応力の発生を防止するよう構成した
ものである。
路基板48との間に介在することにより、加熱時に両者
16,48との間に熱線膨張差が発生したとしても低弾
性の導電性接着材51はこの熱線膨張差を吸収し、外部
端子16と回路基板48との間に応力が発生するような
ことはない。従って、半導体装置50によれば、半導体
装置50或いは回路基板48に応力に起因した損傷の発
生を確実に防止することができる。
接着剤51は出荷時において既に半導体装置50に配設
された状態となってる。従って、出荷された半導体装置
50を回路基板48に実装する際、実装処理を行う顧客
側ではハンダ付け装置等が不要となり、顧客サイドにお
ける負担の軽減を図ることができる。一方、導電性接着
材51の配設位置は半導体装置50の外部端子16に限
定されるものではなく、例えば同図(B)に示されるよ
うに、回路基板48の半導体装置50が実装される電極
パッド部52に導電性接着材51を配設しておき、この
導電性接着材51が設けられた電極パッド部52に半導
体装置50の外部端子16を接着し、その後リフロー処
理して導電性接着材51を熱硬化させる構成としてもよ
い。尚、同図(C)は外部端子16と回路基板48が導
電性接着材51により接続された状態を示している。
QFP(Quad Flat Package) 型の半導体装置である。Q
FP型のようにリード14が半導体チップ11の回りを
囲繞するように配設された半導体装置55におても本願
発明は適用することができ、また他の構成の半導体装置
におても適用できる可能制もある。尚、同図において5
6は放熱フィンが取りつけられる放熱フレームである。
な種々の効果を実現できる。請求項1記載の発明によれ
ば、複数のリードを有する第2のリードフレームのリー
ドの一端が、半導体チップの高さ方向に対して重なり合
った状態で半導体チップの電極に接続されるため、半導
体装置の小型化を図ることができる。
囲内で底面から突出するようにモールドを行なうことに
より、パッケージの製造方法としてトランスファーモー
ルド法を採用することが可能となり、容易にパッケージ
を形成できると共に歩留りの向上及び製品コストの低減
を図ることができる。また、請求項2記載の発明によれ
ば、リードの他端側の不要部分をモールド工程後に切断
することにより、リードが固定された状態で切断処理で
きるため、切断処理を容易に行なうことができる。
ステージが露出するようにモールドすることにより、放
熱特性の良好な半導体装置を容易に製造することができ
る。また、請求項4記載の発明によれば、リードの他端
側が側面から露出するようにモールドすることにより、
実装時において、実装基板との半田付け性の高い半導体
装置を容易に製造することができる。
により製造される半導体装置の第1実施例を説明するた
めの図である。
を説明するための図である(その1)。
を説明するための図である(その2)。
を説明するための図である(その3)。
を説明するための図である(その4)。
造される半導体装置の第2実施例を説明するめたの図で
ある。
る。
る。
製造される半導体装置の第3実施例を説明するめたの図
である。
製造される半導体装置の第4実施例を説明するめたの図
である。
製造される半導体装置の第5実施例を説明するめたの図
である。
製造される半導体装置の第6実施例を説明するめたの図
である。
導体装置 11 半体チップ 12 ステージ 13 電極パッド 14 リード 14a 一端側 15 ワイヤ 16 外部端子 17,22,31 パッケージ 17a,31a 底部 18,48 回路基板 21 LOCテープ 25 ステージ用リードフレーム 26 サポートバー 27 リード用リードフレーム 41,56 放熱用フレーム 42 放熱部 46 電気的端子 47 ジャンパ線 51 導電性接着材 52 電極パッド部
Claims (4)
- 【請求項1】 ダイステージを有する第1のリードフレ
ームの該ダイステージに半導体チップを固着するチップ
固着工程と、 複数のリードを有する第2のリードフレームの該リード
の一端を、該リードが前記半導体チップの高さ方向に対
して重なり合った状態で該半導体チップの電極に接続す
る接続工程と、 前記リードの他端側が該リードの厚さの範囲内で底面か
ら突出するように、前記リード、前記半導体チップ及び
前記ダイステージをモールドするモールド工程と、を有
することを特徴とする半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記リードの他端側の不要部分を前記モールド工程後に
切断することを特徴とする半導体装置の製造方法。 - 【請求項3】 請求項1記載の半導体装置の製造方法に
おいて、 前記ダイステージが露出するようにモールドすることを
特徴とする半導体装置の製造方法。 - 【請求項4】 請求項1記載の半導体装置の製造方法に
おいて、 前記リードの他端側が側面から露出するようにモールド
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1622499A JP3170253B2 (ja) | 1999-01-25 | 1999-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1622499A JP3170253B2 (ja) | 1999-01-25 | 1999-01-25 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4281951A Division JP2934357B2 (ja) | 1992-10-20 | 1992-10-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11288958A JPH11288958A (ja) | 1999-10-19 |
JP3170253B2 true JP3170253B2 (ja) | 2001-05-28 |
Family
ID=11910580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1622499A Expired - Lifetime JP3170253B2 (ja) | 1999-01-25 | 1999-01-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3170253B2 (ja) |
-
1999
- 1999-01-25 JP JP1622499A patent/JP3170253B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11288958A (ja) | 1999-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2934357B2 (ja) | 半導体装置 | |
US6084310A (en) | Semiconductor device, lead frame, and lead bonding | |
US5543657A (en) | Single layer leadframe design with groundplane capability | |
JP2992814B2 (ja) | 半導体パッケージ | |
JP2924854B2 (ja) | 半導体装置、その製造方法 | |
JP2001024135A (ja) | 半導体装置の製造方法 | |
US6753599B2 (en) | Semiconductor package and mounting structure on substrate thereof and stack structure thereof | |
JPH11312706A (ja) | 樹脂封止型半導体装置及びその製造方法、リードフレーム | |
US6114750A (en) | Surface mount TO-220 package and process for the manufacture thereof | |
JP2000294719A (ja) | リードフレームおよびそれを用いた半導体装置ならびにその製造方法 | |
US20050110127A1 (en) | Semiconductor device | |
US6084309A (en) | Semiconductor device and semiconductor device mounting structure | |
US6410977B1 (en) | Semiconductor device, circuit board electronic instrument and method of making a semiconductor device | |
JP3170253B2 (ja) | 半導体装置の製造方法 | |
JP2000349222A (ja) | リードフレーム及び半導体パッケージ | |
JP3730469B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP2001135767A (ja) | 半導体装置およびその製造方法 | |
JPH10256473A (ja) | 半導体装置 | |
JP2007150044A (ja) | 半導体装置 | |
JP2001267484A (ja) | 半導体装置およびその製造方法 | |
JP3182378B2 (ja) | 半導体装置および混成集積回路装置 | |
JPH09312372A (ja) | 半導体装置の製造方法 | |
KR20020050556A (ko) | 반도체 리드프레임과 이를 채용한 반도체 패키지 | |
JP3473525B2 (ja) | クアッドフラットパッケージ | |
JP2568057B2 (ja) | 集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010306 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080316 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090316 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090316 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090316 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 12 |