JP2859194B2 - プラスチックパッケージ型半導体集積回路及びその製造 方法 - Google Patents

プラスチックパッケージ型半導体集積回路及びその製造 方法

Info

Publication number
JP2859194B2
JP2859194B2 JP8013874A JP1387496A JP2859194B2 JP 2859194 B2 JP2859194 B2 JP 2859194B2 JP 8013874 A JP8013874 A JP 8013874A JP 1387496 A JP1387496 A JP 1387496A JP 2859194 B2 JP2859194 B2 JP 2859194B2
Authority
JP
Japan
Prior art keywords
inner lead
pellet
resin layer
integrated circuit
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8013874A
Other languages
English (en)
Other versions
JPH09213839A (ja
Inventor
直人 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP8013874A priority Critical patent/JP2859194B2/ja
Priority to US08/791,770 priority patent/US5715593A/en
Publication of JPH09213839A publication Critical patent/JPH09213839A/ja
Priority to US08/962,771 priority patent/US6028356A/en
Application granted granted Critical
Publication of JP2859194B2 publication Critical patent/JP2859194B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はプラスチックパッケ
ージ型半導体集積回路及びその製造方法に関し、特に、
内部がＬＯＣ（Ｌｅａｄ ｏｎ Ｃｈｉｐ：リード オ
ン チップ）構造のＴＳＯＰ型（Ｔｈｉｎ Ｓｍａｌｌ
Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ：薄型プラスチック
モールド樹脂封止型）半導体集積回路及びその製造方法
に関するものである。
【０００２】
【従来の技術】この種の従来のＬＳＩの一例の断面斜視
図を、図６（ａ）に示す。図６（ａ）を参照して、電子
回路が形成されているペレット１上に、パッケージのイ
ンナリード５が内向きに延びている。インナリード５は
外方向からペレット１の方に向い、ペレット１の周辺上
に達するのみに止まらず、更に奥の方、ペレットの電子
回路形成領域にまで延びている。ペレット１とインナリ
ード５とは絶縁性の接着テープ２で固定されており、ペ
レット上の接続用電極（ボンディングパッド。図示せ
ず）とインナリード先端とが、ワイヤボンディング工法
で接続されている。そして、インナリード５とペレット
１とワイヤ４とが、外装用樹脂層２０で樹脂封止されて
いる。封止樹脂層２０からは、外部の回路に対する接続
用端子（外部端子）として、アウタリード１７がインナ
リード５からパッケージ外部に引き出されている。アウ
タリード１７は、封止樹脂層２０に沿ってパッケージ下
面方向に折り曲げられ、更に先端を外側に向けて折り曲
げられた、いわゆるガルウィング形状に加工されてい
る。
【０００３】上述のＬＯＣ構造のプラスチックパッケー
ジ型ＬＳＩは、それまでのプラスチックパッケージ型Ｌ
ＳＩでは、インナリードがペレットの外周を取り巻くよ
うに配置されてその先端がペレットから離れていること
から、ペレット側のボンディングパッドとインナリード
先端との間に距離があって、パッケージの小型化が困難
であったのに対して、インナリード先端がペレット上に
まで延びていることから、その分パッケージが小型化さ
れるという利点を持っている。
【０００４】ＬＯＣ構造でＴＳＯＰ型のＬＳＩには、上
述したアウタリードがガルウィング形状のものの他に、
図６（ｂ）にその断面図を示すもののような、Ｊリード
形状のアウタリードを持つものなどがある。いずれの場
合でも、インナリード５がペレット側からパッケージ外
側方向に水平に延び、アウタリード１７としてパッケー
ジの外部に引き出され、封止樹脂層２０に沿ってガルウ
ィング形状あるいはＪリード形状に折曲げ加工されてい
る点で共通している。
【０００５】
【発明が解決しようとする課題】上述した従来のＬＯＣ
構造ＴＳＯＰ型ＬＳＩには、パッケージの小型化が困難
で、プリント配線基板などの実装用基板への実装密度を
高密度化するのに不利であるという問題がある。この型
のＬＳＩの場合、外部端子としてのアウタリードを封止
樹脂層の外部に引き出さなければならないという幾何学
的な理由と、そのアウタリードを折曲げ加工するために
は、アウタリード補強のために、外装樹脂層外縁からペ
レット迄の間にある程度の端子支持用の距離が必要であ
るという、工法上、構造上の理由とによる。
【０００６】これに対し、外部端子をＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ：ボールグリッド アレイ）構
造としてパッケージの小型化を図ったプラスチックパッ
ケージ型ＬＳＩが知られている。この型のＬＳＩは、エ
ポキシ基板にペレットを搭載し、そのエポキシ基板のペ
レット下面に相当する部分にはんだボールをアレイ状に
設け、はんだボールが露出するようにして樹脂封止した
ものである。エポキシ基板側のはんだボールとペレット
側の接続用電極とが直接接続されていて、はんだボール
がペレット下面に位置していることから、ＬＯＣ構造Ｔ
ＳＯＰ型ＬＳＩとは違って、外部端子を外装樹脂層内か
ら外に水平に走らせる必要がない。従って、パッケージ
の小型化に適している。しかしながら、従来のＢＧＡ構
造のＬＳＩの場合、ペレット搭載済のエポキシ基板を金
型で樹脂封止するとき、熱硬化性樹脂を用いるのに必要
な高い圧力を加えることができない。このことから、封
止用樹脂材料として耐湿性が熱硬化性樹脂より劣る熱可
塑性樹脂を用いざるを得ず、耐湿性がＬＯＣ構造ＴＳＯ
Ｐ型ＬＳＩよりも低下する。又、ＬＯＣ構造ＴＳＯＰ型
ＬＳＩの場合には、封止樹脂層内から外部にインナリー
ド，アウタリードが通じていることから、パッケージ内
部の水分がそのインナリード，アウタリードと樹脂層と
の界面を通してパッケージ外部に抜け出すのに対し、Ｂ
ＧＡ構造ＬＳＩではそのような水分の脱出経路がなく、
ＢＧＡ構造ＬＳＩはこの点でも耐湿性の低下を免れな
い。
【０００７】従って本発明は、ＢＧＡ構造ＬＳＩと同等
程度に小型で、ＬＯＣ構造ＴＳＯＰ型ＬＳＩと同等程度
に耐湿性が良好なプラスチックパッケージ型ＬＳＩを提
供することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明のプラスチックパ
ッケージ型半導体集積回路は、封止外装用樹脂材料とし
て熱硬化性樹脂を用い、パッケージの内部がＬＯＣ構造
で、外部との接続用端子がＢＧＡ構造であることを特徴
とする。
【０００９】又、本発明のプラスチックパッケージ型半
導体集積回路の製造方法は、ペレットの電子回路形成面
上に金属製リードフレームのインナリードを配置しペレ
ットとインナリードとを固着した後、前記ペレット表面
のボンディングパッドと前記インナリードとを、ワイヤ
ボンディング工法により、ＬＯＣ構造で接続する第１の
工程と、前記第１の工程終了後のペレットとインナリー
ドとを、前記インナリードに通じる位置に突起を有する
金型を用いたトランスファモールディング工法により、
熱硬化性樹脂材料からなる樹脂層で封止外装する第２の
工程と、前記封止外装用樹脂層の前記インナリードに通
じる位置に明けられた小孔に、頭部が前記樹脂層から突
出するようにはんだを埋め込む第３の工程と、前記イン
ナリードの前記封止外装用樹脂層から突出する部分を、
前記封止外装用樹脂層の外壁の位置で切断する第４の工
程とを含むことを特徴とする。
【００１０】本発明のプラスチックパッケージ型半導体
集積回路では、ペレット搭載用に、鉄系合金や或いは銅
系合金のような金属製リードフレームを用いる。そし
て、ＬＯＣ構造でペレット搭載、ワイヤボンディング、
樹脂封止を行う。しかるのち、パッケージの外装樹脂に
小孔を設け、その小孔にはんだボールを盛り付けること
により、ペレット側の接続用電極とはんだボールとを電
気的に接続すると共にはんだボールをＢＧＡ構造の外部
端子とする。その結果、 アウタリードを必要とせず、外部端子はペレット下面
に配設される。従って、アウタリードを水平に走らせる
スペースが不要となる。又、アウタリードの折曲げ加工
に際してアウタリードをパッケージ内部で支持するため
の樹脂層のスペースが不要となるので、パッケージが小
型化される。 ペレット搭載用に金属製リードフレームを用いるの
で、樹脂封止工程で、封止金型に十分な型締力を加える
ことができる。これにより、耐湿性に優れた熱硬化性樹
脂脂を封止樹脂材料として用いることができるようにな
り、耐湿性が向上する。 リードフレームのインナリードが外装樹脂層内から外
壁に通じ露出し、樹脂層とインナリードとの界面がパッ
ケージ内部の水分の脱出経路として働くので、耐湿性が
向上する。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。図１（ａ）は、本
発明の一実施の形態によるプラスチックパッケージ型半
導体集積回路の、一部切欠き断面斜視図である。パッケ
ージの実装面側（外部端子が設けられている面）から見
た状態を示す。図１（ｂ）は、この集積回路をプリント
配線基板に実装した状態を示す側面図である。
【００１２】図１を参照して、この集積回路は、概略下
記の工程により製造される。先ず、ペレット１の表面上
（電子回路が形成された面上。但し、ボンディングパッ
ド３上を除く）に接着テープ２が接着される。テープ２
は電気絶縁性材料からなり、両面に接着剤層が設けられ
ている。この接着テープ２を介して、ペレット１とリー
ドフレームのインナリード５とが接着される。
【００１３】次に、ペレット上のパッド３とインナリー
ド５とをワイヤ４を用いたワイヤボンディングで接続
し、上パッケージ，下パッケージを金型を用いて形成
し、樹脂封止する。樹脂材料としては、熱硬化性樹脂を
用いる。金型にははんだボール８に対応する位置に小突
起を設けておく。樹脂封止が終了すると下パッケージ７
にはんだボール用の小孔が形成されるので、この小孔上
に球状のはんだボールを載せ、高温でリフローさせて、
外部端子としてのはんだボール８を形成する。図２は、
本実施の形態による集積回路の一部断面を、拡大して示
す図である。図２を参照して、ペレット１上に絶縁性の
接着テープ２が貼り付けられている。テープ２の両面に
は、接着剤が塗布されている。インナリード５とペレッ
ト１とは、両面接着テープ２により、接着されている。
下パッケージ７には、インナリード５に対応する位置に
はんだボール８用の小孔が形成されており、はんだボー
ル８がインナリード５と接合している。
【００１４】次いで、不要となったリードフレームを外
装樹脂層２０に沿って切断し切り離して、本実施の形態
の集積回路を完成する。完成後の集積回路は、内部が金
属製リードフレームを用いたＬＯＣ構造で、外部端子は
ＢＧＡ構造である。又、外装樹脂層は熱硬化性樹脂であ
り、インナリード５の切断面がその外装樹脂層２０から
露出している。
【００１５】この集積回路をプリント配線基板のような
実装用基板に搭載するときは、図１（ｂ）に示すよう
に、はんだボール８をリフロー法などで溶融させて、基
板１９のパッド（図示せず）に接合させる。
【００１６】以下に、本発明の製造工程を、詳細に説明
する。図３及び図４は、本実施の形態による集積回路の
製造工程フローを示す図である。図３及び図４を参照し
て、先ず、ペレット１を、ボンディングパッド（図示せ
ず）が形成されている面を上向きにして、その上にリー
ドフレームを配置した後、ペレット１とインナリード５
とを、両面接着テープ２により接着、固定する（図３
（ａ））。
【００１７】次に、ペレット側のボンディングパッドと
インナリード５とを、ワイヤ４を用いたワイヤボンデン
ィングにて接続する（図３（ｂ））。
【００１８】その後、リードフレームの上下を反転さ
せ、ワイヤ４が下金型の方に配置されるようにして封止
金型にセットする。そして、トランスファモールディン
グ工法を用いて、ゲート９から熱硬化性のエポキシ樹脂
を圧入する（図３（ｃ））。ここで、樹脂封止に用いる
下金型には、突起を設けておく。従って、この工程終了
後の下パッケージ７には、インナリードに対応する位置
に、はんだボール穴１１が形成される。
【００１９】更に、はんだボール穴１１の底のインナリ
ード５の表面に樹脂封入の際に発生した樹脂のバリ１０
（図２参照）を、レーザ光などで除去する。又、パッケ
ージ上面（はんだボール穴１１側とは反対側の表面）
に、別のレーザ光を用いて、捺印を施す。
【００２０】次いで、インナリード５表面の酸化物を除
去するため、過酸化水素水などの前処理液で前処理を行
う。更に、はんだボール８のはんだ付け性を良好なもの
にするために、フラックス液を付ける（図４（ａ））。
【００２１】次に、リードフレームを、再度上下反転さ
せ、はんだボール穴の形成された面を上向きにする。そ
して、別途真空吸着機の吸着部１３に吸着させた球状は
んだ８を、下パッケージ７のはんだボール穴へ供給する
（図４（ｂ））。
【００２２】更に、加熱リフロー装置により球状はんだ
を溶融させ、インナリード５とはんだボール８とを接合
する（図４（ｃ））。
【００２３】最後に、切断金型を用いてインナリード５
をリードフレームの支持枠から切り離して、本実施の形
態の集積回路を完成する（図４（ｄ））。
【００２４】図５に、本発明の一実施の形態によるプラ
スチックパッケージ型集積回路と、従来のＬＯＣ構造Ｔ
ＳＯＰ型集積回路とで、パッケージ面積を比較して示
す。図５を参照して、本発明の一実施の形態では、ＢＧ
Ａ構造のはんだボールがインナリード５の領域内に配置
されていることから、外部接続用端子（すなわち、ＢＧ
Ａ構造のはんだボール）を含めたパッケージ外形１５は
封止外装用樹脂層の外形に一致している。これに対し、
従来のプラスチックパッケージ型集積回路では、アウタ
リード１７の整形に対する強度保持のために、インナリ
ードを封止外装用樹脂層内にある程度の長さをもって埋
め込まなければならない。従って、その分樹脂層の外形
１４が大きくなっており、本発明の一実施の形態におけ
るパッケージ外形１５の約２倍の面積となっている。し
かも、アウタリード１７が樹脂層外壁１４から突び出し
ているので、アウタリード１７を含めたパッケージ全体
の占有面積１８は本発明の一実施の形態の約２．５倍
と、更に大きくなっている。
【００２５】
【発明の効果】以上説明したように、本発明のプラスチ
ックパッケージ型半導体集積回路は、パッケージの内部
が金属製リードフレームを用いたＬＯＣ構造で、外部と
の接続用端子がＢＧＡ構造である。従って、従来のＬＯ
Ｃ構造のＴＳＯＰ型集積回路とは異って、ペレットを金
属製リードフレームに搭載しながら、しかも、外部端子
としてのアウタリードを必要としない。
【００２６】従って、アウタリードを水平にパッケージ
外部に引き出すための余分なスペースを不要とし、又、
そのアウタリードを支持するための外装樹脂層の距離も
不要にできるので、パッケージを小型化できる。
【００２７】又、外装樹脂材料として耐湿性に優れた熱
硬化性樹脂を用いることができ、しかも、インナリード
が外装樹脂層の外壁に通じ露出していることから、内部
の水分の脱出経路が確保されているので、ＢＧＡ構造の
外部端子をもちながら、耐湿性の高い、高信頼性の集積
回路を提供できる。
【００２８】本発明によれば、ＬＯＣ構造のＴＳＯＰ型
集積回路が持つ高耐湿性と、ＢＧＡ構造集積回路の持つ
小型性とを兼ね備えたプラスチックパッケージ型集積回
路を提供でき、電子機器の高信頼性化、コンパクト化に
大きく寄与できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるプラスチックパッ
ケージ型半導体集積回路の一部切欠き断面斜視図およ
び、これを実装用基板に搭載したときの状態を示す側面
図である。
【図２】図１に示す集積回路の、一部拡大断面図であ
る。
【図３】図１に示す集積回路の製造工程の流れを示す、
工程フロー図である。
【図４】図１に示す集積回路の製造工程の流れを示す工
程フロー図であって、図３に示す工程の後に続く工程に
関する工程フロー図である。
【図５】本発明の一実施の形態によるプラスチックパッ
ケージ型集積回路と、従来のＬＯＣ構造ＴＳＯＰ型集積
回路とで、パッケージ面積を比較して示す図である。
【図６】ＬＯＣ構造ＴＳＯＰ型集積回路のうちガルウィ
ング形状のアウタリード持つものの一部断面斜視図およ
び、Ｊリード形状のアウタリードを持つものの断面図で
ある。
【符号の説明】
１ ペレット ２ 接着テープ ３ パッド ４ ワイヤ ５ インナリード ６ 上パッケージ ７ 下パッケージ ８ はんだボール ９ ゲート １０ バリ １１ はんだボール穴 １２ レーザ光 １３ 吸着部 １４ 従来の集積回路における封止外装用樹脂層の外
形 １５ 一実施の形態における封止外装用樹脂層のパッ
ケージ外形 １６ リードフレーム １７ アウタリード １８ 従来の集積回路におけるパッケージ占有面積 １９ プリント配線基板 ２０ 外装樹脂層

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 封止外装用樹脂材料として熱硬化性樹脂
    を用い、パッケージの内部がリードオンチップ（ＬＯ
    Ｃ）構造で、外部との接続用端子がＢＧＡ構造であるこ
    とを特徴とするプラスチックパッケージ型半導体集積回
    路であって、前記ＬＯＣ構造はインナーリードと、この
    インナーリードの一主面にマウントされたペレットと、
    このペレットのマウントされた面の中央部分に設けられ
    たボンディングパットと前記インナーリードの他主面と
    を接続するボンディングワイヤとを備え、前記ボンディ
    ングワイヤが前記ペレットの平面形状内部に形成されて
    いることを特徴とするプラスチックパッケージ型半導体
    集積回路。
  2. 【請求項２】 電子回路が形成されたペレットと、前記
    ペレットの一主面上に設けられ水平方向に延びた金属製
    インナーリードと、前記ペレットの前記一主面上の中央
    部分に設けられたボンディングパッドと前記金属インナ
    ーリードとをワイヤボンディング工法によって接続する
    ボンディングワイヤと、リードオンチップ（ＬＯＣ）構
    造の前記ペレットとインナーリードとを覆う、熱硬化性
    樹脂材料からなる封止外装用の樹脂層と、頭部が前記樹
    脂層の前記インナリード側の外壁から突出するように設
    けられたはんだボールであって、前記樹脂層の前記イン
    ナリードに通じる位置に設けられた小孔内に埋め込まれ
    た部分によって、前記インナリードの任意の一部分に、
    ＢＧＡ構造で接続するはんだボールとを含んでなり、前
    記インナリードの前記ペレット側とは反対側の端面が、
    前記封止外装用樹脂層の外壁に、露頭の如く露出して形
    成されると共に、前記ボンディングワイヤが前記ペレッ
    トの平面形状内部に形成されていることを特徴とするプ
    ラスチックパッケージ型半導体集積回路。
  3. 【請求項３】 ペレットの電子回路形成面上に金属製リ
    ードフレームのインナリードを配置しペレットとインナ
    リードとを固着した後、前記ペレットの前記電子回路形
    成面上の中央部分に設けられたボンディングパッドと前
    記インナリードとを、ワイヤボンディング工法により、
    ＬＯＣ構造で接続する第１の工程であって、前記ワイヤ
    ボンディング工法によって形成されるボンディングワイ
    ヤを前記ペレットの平面形状内部に形成する第１の工程
    と、前記第１の工程終了後のペレットとインナリードと
    を、前記インナリードに通じる位置に突起を有する金型
    を用いたトランスファモールディング工法により、熱硬
    化性樹脂材料からなる樹脂層で封止外装する第２の工程
    と、前記封止外装用樹脂層の前記インナリードに通じる
    位置に明けられた小孔に、頭部が前記樹脂層から突出す
    るようにはんだを埋め込む第３の工程と、前記インナリ
    ードの前記封止外装用樹脂層から突出する部分を、前記
    封止外装用樹脂層の外壁の位置で切断する第４の工程と
    を含む、請求項１又は請求項２記載のプラスチックパッ
    ケージ型半導体集積回路の製造方法。
  4. 【請求項４】 請求項３記載のプラスチックパッケージ
    型半導体集積回路の製造方法において、前記第２の工程
    の後に、前記封止外装用樹脂層の前記インナリードに通
    じる位置に設けられた小孔底部の、インナリード表面に
    生じた樹脂の薄層をレーザ光により除去する工程を設け
    たことを特徴とするプラスチックパッケージ型半導体集
    積回路の製造方法。
  5. 【請求項５】 請求項４記載のプラスチックパッケージ
    型半導体集積回路の製造方法において、前記レーザ光に
    よるインナリード表面の樹脂薄層除去の工程の後に、前
    記インナリード表面の酸化物を除去するための前処理工
    程及び、前記インナリード表面のはんだ付け性を良好な
    ものにするための活性化処理工程を設けたことを特徴と
    するプラスチックパッケージ型半導体集積回路の製造方
    法。
JP8013874A 1996-01-30 1996-01-30 プラスチックパッケージ型半導体集積回路及びその製造 方法 Expired - Fee Related JP2859194B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8013874A JP2859194B2 (ja) 1996-01-30 1996-01-30 プラスチックパッケージ型半導体集積回路及びその製造 方法
US08/791,770 US5715593A (en) 1996-01-30 1997-01-29 Method of making plastic-packaged semiconductor integrated circuit
US08/962,771 US6028356A (en) 1996-01-30 1997-11-03 Plastic-packaged semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8013874A JP2859194B2 (ja) 1996-01-30 1996-01-30 プラスチックパッケージ型半導体集積回路及びその製造 方法

Publications (2)

Publication Number Publication Date
JPH09213839A JPH09213839A (ja) 1997-08-15
JP2859194B2 true JP2859194B2 (ja) 1999-02-17

Family

ID=11845382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8013874A Expired - Fee Related JP2859194B2 (ja) 1996-01-30 1996-01-30 プラスチックパッケージ型半導体集積回路及びその製造 方法

Country Status (2)

Country Link
US (2) US5715593A (ja)
JP (1) JP2859194B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Ｃｓｐ型半導体装置及びその製造方法
JP2978861B2 (ja) * 1997-10-28 1999-11-15 九州日本電気株式会社 モールドｂｇａ型半導体装置及びその製造方法
TW434646B (en) * 1997-11-21 2001-05-16 Rohm Co Ltd Semiconductor device and method for making the same
JP3727172B2 (ja) * 1998-06-09 2005-12-14 沖電気工業株式会社 半導体装置
US6077724A (en) * 1998-09-05 2000-06-20 First International Computer Inc. Multi-chips semiconductor package and fabrication method
JP3297387B2 (ja) * 1998-11-20 2002-07-02 沖電気工業株式会社 半導体装置の製造方法
JP2000232182A (ja) 1998-12-08 2000-08-22 Nec Kyushu Ltd Ｂｇａ構造の半導体装置及びその製造方法
JP3161447B2 (ja) * 1998-12-17 2001-04-25 日本電気株式会社 リードフレーム
US6278585B1 (en) 1999-04-19 2001-08-21 International Business Machines Corporation Transducer suspension termination system
US6583515B1 (en) 1999-09-03 2003-06-24 Texas Instruments Incorporated Ball grid array package for enhanced stress tolerance
US6534861B1 (en) * 1999-11-15 2003-03-18 Substrate Technologies Incorporated Ball grid substrate for lead-on-chip semiconductor package
US6400574B1 (en) * 2000-05-11 2002-06-04 Micron Technology, Inc. Molded ball grid array
US6576494B1 (en) 2000-06-28 2003-06-10 Micron Technology, Inc. Recessed encapsulated microelectronic devices and methods for formation
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
SG111919A1 (en) 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
SG120879A1 (en) * 2002-08-08 2006-04-26 Micron Technology Inc Packaged microelectronic components
US20040084508A1 (en) * 2002-10-30 2004-05-06 Advanpack Solutions Pte. Ltd. Method for constraining the spread of solder during reflow for preplated high wettability lead frame flip chip assembly
SG114585A1 (en) * 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
US6921860B2 (en) 2003-03-18 2005-07-26 Micron Technology, Inc. Microelectronic component assemblies having exposed contacts
US6903449B2 (en) * 2003-08-01 2005-06-07 Micron Technology, Inc. Semiconductor component having chip on board leadframe
US7368810B2 (en) 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
TWM253056U (en) * 2004-02-13 2004-12-11 Optimum Care Int Tech Inc Compact chip packaging structure
US7202113B2 (en) * 2005-06-09 2007-04-10 Ming Sun Wafer level bumpless method of making a flip chip mounted semiconductor device package
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920702545A (ko) * 1990-06-26 1992-09-04 아이자와 스스무 반도체 장치 및 그 제조 방법
US5406699A (en) * 1992-09-18 1995-04-18 Matsushita Electric Industrial Co., Ltd. Method of manufacturing an electronics package
JPH06349893A (ja) * 1993-06-02 1994-12-22 Citizen Watch Co Ltd フリップチップ接続半導体パッケージ
US5506756A (en) * 1994-01-25 1996-04-09 Intel Corporation Tape BGA package die-up/die down
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals
JP2837355B2 (ja) * 1994-09-09 1998-12-16 川崎製鉄株式会社 半導体ｉｃチップのパッケージ及びその製造方法並びにリード・フレーム
JPH08148629A (ja) * 1994-09-20 1996-06-07 Fujitsu Ltd 半導体装置及びその製造方法及び半導体装置用基板
JPH08148603A (ja) * 1994-11-22 1996-06-07 Nec Kyushu Ltd ボールグリッドアレイ型半導体装置およびその製造方法
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JPH09116045A (ja) * 1995-10-13 1997-05-02 Dainippon Printing Co Ltd リードフレームを用いたｂｇａタイプの樹脂封止型半導体装置およびその製造方法
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
SG45122A1 (en) * 1995-10-28 1998-01-16 Inst Of Microelectronics Low cost and highly reliable chip-sized package

Also Published As

Publication number Publication date
US5715593A (en) 1998-02-10
US6028356A (en) 2000-02-22
JPH09213839A (ja) 1997-08-15

Similar Documents

Publication Publication Date Title
JP2859194B2 (ja) プラスチックパッケージ型半導体集積回路及びその製造 方法
US7781264B2 (en) Method for fabricating flip-chip semiconductor package with lead frame as chip carrier
US5770888A (en) Integrated chip package with reduced dimensions and leads exposed from the top and bottom of the package
KR940007757Y1 (ko) 반도체 패키지
KR100192028B1 (ko) 플라스틱 밀봉형 반도체 장치
US7008824B2 (en) Method of fabricating mounted multiple semiconductor dies in a package
US7709937B2 (en) Method of manufacturing semiconductor device
US6469897B2 (en) Cavity-down tape ball grid array package assembly with grounded heat sink and method of fabricating the same
JP2000133767A (ja) 積層化半導体パッケ―ジ及びその製造方法
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
US6753597B1 (en) Encapsulated semiconductor package including chip paddle and leads
US20090001534A1 (en) Two-sided die in a four-sided leadframe based package
JPH09134982A (ja) 半導体装置及びその製造方法
US20030038358A1 (en) Semiconductor package without outer leads
JPH11297917A (ja) 半導体装置及びその製造方法
JPH10275887A (ja) 半導体装置
US20090004782A1 (en) Method of fabricating a two-sided die in a four-sided leadframe based package
KR100639700B1 (ko) 칩 스케일 적층 칩 패키지
KR100308899B1 (ko) 반도체패키지및그제조방법
KR100462373B1 (ko) 칩스케일 패키지 및 그 제조방법
JP2681145B2 (ja) 樹脂封止半導体装置
KR100567045B1 (ko) 반도체 패키지
KR100370480B1 (ko) 반도체 패키지용 리드 프레임
KR20040013736A (ko) 반도체 패키지 제조방법
JPH08316361A (ja) 半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees