CN109411419A - 芯片封装结构 - Google Patents

芯片封装结构 Download PDF

Info

Publication number
CN109411419A
CN109411419A CN201711431909.2A CN201711431909A CN109411419A CN 109411419 A CN109411419 A CN 109411419A CN 201711431909 A CN201711431909 A CN 201711431909A CN 109411419 A CN109411419 A CN 109411419A
Authority
CN
China
Prior art keywords
conductive
chip
those
packaging structure
conductive column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711431909.2A
Other languages
English (en)
Inventor
杨镇在
杨克勤
庄瑞彰
吴彦葶
吕嘉华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industrial Technology Research Institute ITRI
Intellectual Property Innovation Corp
Original Assignee
Industrial Technology Research Institute ITRI
Intellectual Property Innovation Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW106142438A external-priority patent/TWI661517B/zh
Application filed by Industrial Technology Research Institute ITRI, Intellectual Property Innovation Corp filed Critical Industrial Technology Research Institute ITRI
Publication of CN109411419A publication Critical patent/CN109411419A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

本发明公开一种芯片封装结构，包括芯片封装层及至少一导电结构层。芯片封装层包括至少一芯片及封装胶体，其中芯片具有上表面，封装胶体包覆芯片且暴露上表面。导电结构层包括多个第一导电柱及多个第二导电柱，其中这些第一导电柱配置于上表面上，这些第二导电柱配置于上表面上，这些第二导电柱位于上表面的边缘与这些第一导电柱之间，这些第二导电柱沿边缘的延伸方向的密度大于或等于这些第一导电柱沿边缘的延伸方向的密度的1.2倍。

Description

芯片封装结构
技术领域
本发明涉及一种芯片封装结构。
背景技术
近年来，随着电子产品的需求朝向高功能化、信号传输高速化及电路元件高密度化，半导体相关产业也日渐发展。在半导体产业的半导体封装制作工艺中，可将尚未单体化的芯片封装结构形成于暂时的基板上，然后将芯片封装结构分离于基板。具体而言，可将基板的一端(下文称为掀离端)拉起以将其掀离于芯片封装结构。此外，也可改以将芯片封装结构的一端(下文称为掀离端)拉起以将其掀离于基板。在上述掀离过程中，基板(或芯片封装结构)是从其掀离端往其另一端逐步被掀离于芯片封装结构(或基板)。以芯片封装结构中的各芯片与重布线路层之间的导电柱而言，各芯片上最邻近所述掀离端的导电柱，其在上述掀离过程中会承受较大的掀离应力而有损坏的风险。
发明内容
本发明提供一种芯片封装结构，可提高导电柱在芯片封装结构制作工艺中的可靠度。
本发明的芯片封装结构包括芯片封装层及至少一导电结构层。芯片封装层包括至少一芯片及封装胶体，其中芯片具有上表面，封装胶体包覆芯片且暴露上表面。导电结构层包括多个第一导电柱及多个第二导电柱，其中这些第一导电柱配置于上表面上，这些第二导电柱配置于上表面上，这些第二导电柱位于上表面的边缘与这些第一导电柱之间，这些第二导电柱沿边缘的延伸方向的密度大于或等于这些第一导电柱沿边缘的延伸方向的密度的1.2倍。
本发明的芯片封装结构包括芯片封装层及至少一导电结构层。芯片封装层包括至少一芯片及封装胶体，其中芯片具有第一上表面，封装胶体包覆芯片且暴露第一上表面，封装胶体具有第二上表面，第一上表面与第二上表面共面。导电结构层包括多个第一导电柱及多个第二导电柱，其中这些第一导电柱配置于第一上表面上，这些第二导电柱配置于第二上表面上而位于芯片之外，第一上表面的边缘位于这些第二导电柱与这些第一导电柱之间，这些第二导电柱沿边缘的延伸方向排列。
基于上述，在本发明一实施例的芯片封装结构中，第二导电柱的排列密度或单位面积密度大于第一导电柱的排列密度或单位面积密度的1.2倍，使第二导电柱具有较高的结构强度。在将尚未单体化的芯片封装结构分离于基板的过程中，可让具有较高结构强度的第二导电柱比第一导电柱更邻近掀离端以承受较多的掀离应力，避免掀离应力造成第一导电柱及第二导电柱损坏，从而提高第一导电柱及第二导电柱的可靠度。此外，在本发明另一实施例的芯片封装结构中，第二导电柱是增设于芯片之外的柱体。在将尚未单体化的芯片封装结构分离于基板的过程中，可让第二导电柱比第一导电柱更邻近掀离端，以通过第二导电柱来吸收掀离应力，避免掀离应力造成第一导电柱损坏，从而提高第一导电柱的可靠度。
为让本发明更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A是本发明一实施例的芯片封装结构的剖视图；
图1B是图1A的芯片封装结构的部分结构俯视图；
图2是将尚未单体化的芯片封装结构分离于基板的示意图；
图3是本发明另一实施例的芯片封装结构的部分结构俯视图；
图4是本发明另一实施例的芯片封装结构的剖视图；
图5是本发明另一实施例的芯片封装结构的剖视图；
图6A是本发明另一实施例的芯片封装结构的部分结构俯视图；
图6B是图6A的第二导电柱的示意图；
图7A及图7B是本发明其他实施例的第二导电柱的示意图；
图8A是本发明另一实施例的芯片封装结构的剖视图；
图8B是图8A的芯片封装结构的部分结构俯视图；
图9是本发明另一实施例的芯片封装结构的部分结构俯视图；
图10是本发明另一实施例的芯片封装结构的部分结构俯视图；
图11是本发明另一实施例的芯片封装结构的部分结构俯视图；
图12是本发明另一实施例的芯片封装结构的剖视图；
图13是本发明另一实施例的芯片封装结构的剖视图。
符号说明
50：基板
100、200：芯片封装结构
110、210：芯片封装层
112、212：芯片
112a：上表面
114、214：封装胶体
120、220：导电结构层
122、222：第一导电柱
124、224：第二导电柱
126：第三导电柱
130、230：重布线路层
140、240：底部填充材料
212a：第一上表面
214a：第二上表面
C1、C1’：第一行
C2、C2’：第二行
D1、D1’：行方向
DE：掀离端
E、E’：边缘
L1、L2：长度
具体实施方式
图1A是本发明一实施例的芯片封装结构的剖视图。图1B是图1A的芯片封装结构的部分结构俯视图。为使附图较为清楚，图1A的重布线路层130及底部填充材料140未于图1B中绘示。请参考图1A及图1B，本实施例的芯片封装结构100包括芯片封装层110、导电结构层120及重布线路层130。芯片封装层110包括芯片112及封装胶体114，芯片112具有上表面112a，封装胶体114包覆芯片112且暴露上表面112a。导电结构层120配置于芯片封装层110上，重布线路层130配置于导电结构层120上，并通过导电结构层120而电连接芯片112。
详细而言，导电结构层120包括多个第一导电柱122及多个第二导电柱124，这些第一导电柱122配置于芯片112的上表面112a上，这些第二导电柱124配置于芯片112的上表面112a上且位于上表面112a的边缘E与这些第一导电柱122之间。这些第二导电柱124沿边缘E的延伸方向的密度大于或等于这些第一导电柱122沿边缘E的延伸方向的密度的1.2倍。在一实施例中，这些第二导电柱124沿边缘E的延伸方向的密度大于或等于这些第一导电柱122沿边缘E的延伸方向的密度的1.75倍。在此比例下，第二导电柱124可具有较高的结构强度。第一导电柱122及第二导电柱124可为铜、金、铱等适当之导电材料，本发明不对此加以限制。
图2绘示将尚未单体化的芯片封装结构分离于基板。所述单体化指的是通过切割制作工艺或其他适当制作工艺将图2所示的芯片封装结构分割为多个芯片封装结构单体，图1A及图1B所示芯片封装结构100即为一个芯片封装结构单体。在如图2所示将尚未单体化的芯片封装结构100分离于基板50的过程中，可让具有较高结构强度的第二导电柱124比第一导电柱122更邻近掀离端DE以承受较多的掀离应力，避免掀离应力造成第一导电柱122及第二导电柱124损坏，从而提高第一导电柱122及第二导电柱124的可靠度。在一实施例中，基板50可为软性基板，例如为薄型玻璃基板、薄型金属基板或塑胶基板。
具体而言，这些第一导电柱122如图1B所示构成第一导电柱阵列，这些第二导电柱124沿所述第一导电柱阵列的行方向D1排列，所述第一导电柱阵列的第一行C1位于这些第二导电柱124与所述第一导电柱阵列的第二行C2之间，这些第二导电柱124沿所述第一导电柱阵列的行方向D1的密度大于或等于所述第一导电柱阵列的各行的第一导电柱122沿所述第一导电柱阵列的行方向D1的密度的1.2倍。在一实施例中，这些第二导电柱124沿所述第一导电柱阵列的行方向D1的密度大于或等于这些第一导电柱122沿所述第一导电柱阵列的行方向D1的密度的1.75倍。在此比例下，第二导电柱124可具有较高的结构强度。然而本发明不以此为限，在其他实施例中，这些第一导电柱122可为不规则排列，且这些第二导电柱124沿边缘E的延伸方向的密度大于或等于这些第一导电柱122沿边缘E的延伸方向的平均密度的1.2倍。在一实施例中，这些第二导电柱124沿边缘E的延伸方向的密度大于或等于这些第一导电柱122沿边缘E的延伸方向的密度的1.75倍。在此比例下，第二导电柱124可具有较高的结构强度。
如图1B所示，本实施例的这些第二导电柱124的数量大于这些第一导电柱122所构成的所述第一导电柱阵列的各行的这些第一导电柱122的数量。举例来说，图1B所示的这些第二导电柱124的数量为七个，而在数量上大于所述第一导电柱阵列的第一行C1的第一导电柱122的数量(绘示为四个)。亦即，本实施例是通过增加第二导电柱124的数量来使这些第二导电柱124具有较大的排列密度，然而本发明不以此为限，也可通过增加各第二导电柱124的外径来使这些第二导电柱124具有较大的单位面积密度。
如图1A所示，本实施例的芯片封装结构100还包括底部填充(under fill)材料140，底部填充材料140配置于芯片封装层110与重布线路层130之间且包覆这些第一导电柱122及这些第二导电柱124。
在本实施例中，芯片112电连接于这些第一导电柱122以通过这些第一导电柱122而电连接于重布线路层130。此外，这些第二导电柱124可具有接地之功能，并具有阻绝外部电磁干扰之功能。
图3是本发明另一实施例的芯片封装结构的部分结构俯视图。图3所示实施例与图1B所示实施例的不同处在于，图3的芯片112的数量为多个(绘示为两个)，导电结构层120的数量为多个(绘示为两个)，这些导电结构层120分别对应于这些芯片112。此外，图3的两芯片112的尺寸例如不相同。在其他实施例中，芯片112可为其他适当数量及尺寸，本发明不对此加以限制。
图4是本发明另一实施例的芯片封装结构的剖视图。图4所示实施例与图1A所示实施例的不同处在于，芯片封装结构100的重布线路层130承载另一芯片封装结构100而构成堆叠式封装(package on package，POP)模块，其中两重布线路层130通过第三导电柱126而彼此电连接。图5是本发明另一实施例的芯片封装结构的剖视图。图5所示实施例与图4所示实施例的不同处在于，下层的芯片封装结构100的芯片112具有较大尺寸，且其第一导电柱122具有较多数量。
图6A是本发明另一实施例的芯片封装结构的部分结构俯视图。图6A所示实施例与图3所示实施例的不同处在于，在各导电结构层120中，第二导电柱124的数量相同于各行的第一导电柱122的数量，亦即，图6A所示实施例非通过增加第二导电柱124的数量来使这些第二导电柱124具有较大的排列密度。在图6A所示实施例中，各第二导电柱124沿垂直边缘E的方向的外径大于各第一导电柱122沿垂直边缘E的方向的外径的1.2倍，且各第二导电柱124沿垂直边缘E的方向的外径大于各第二导电柱124沿平行边缘E的方向的外径的1.2倍，亦即，本实施例是通过增加各第二导电柱124的外径来使这些第二导电柱124具有较大的单位面积密度，并藉此增加各第二导电柱124沿垂直边缘E的方向的结构强度。
图6B绘示图6A的第二导电柱。具体而言，第二导电柱124可如图6B所示为椭圆形，其长轴的长度L1大于短轴的长度L2的1.2倍。图7A及图7B绘示本发明其他实施例的第二导电柱，其中长度L1、L2的比例关系例如相同于图6B。在其他实施例中，第二导电柱124可如图7A所示为六角形、如图7B所示为八角形或为其他形状，本发明不对此加以限制。
在其他实施例中，前述第二导电柱可延伸至芯片外以作为结构补强，以下对此具体说明。
图8A是本发明另一实施例的芯片封装结构的剖视图。图8B是图8A的芯片封装结构的部分结构俯视图。为使附图较为清楚，图8A的重布线路层230及底部填充材料240未于图8B中绘示。请参考图8A及图8B，本实施例的芯片封装结构200包括芯片封装层210、导电结构层220及重布线路层230。芯片封装层210包括芯片212及封装胶体214，芯片212具有第一上表面212a，封装胶体214包覆芯片212且暴露第一上表面212a。封装胶体214具有第二上表面214a，第一上表面212a与第二上表面214a共面。导电结构层220配置于芯片封装层210上，重布线路层230配置于导电结构层220上，并通过导电结构层220而电连接芯片212。
详细而言，导电结构层220包括多个第一导电柱222及多个第二导电柱224，这些第一导电柱222配置于芯片212的第一上表面212a上，这些第二导电柱224配置于封装胶体214的第二上表面214a上，亦即，这些第二导电柱224延伸至芯片212外。芯片212的第一上表面的边缘E’位于这些第二导电柱224与这些第一导电柱222之间，这些第二导电柱224沿边缘E’的延伸方向排列。亦即，第二导电柱224是增设于芯片212之外的柱体。第一导电柱222及第二导电柱224可为铜、金、铱等适当之导电材料，本发明不对此加以限制。
在将尚未单体化的芯片封装结构200分离于基板的过程中，可让第二导电柱224比第一导电柱222更邻近掀离端，以通过第二导电柱224来吸收掀离应力，避免掀离应力造成第一导电柱222损坏，从而提高第一导电柱222的可靠度。
具体而言，这些第一导电柱222如图8B所示构成第一导电柱阵列，这些第二导电柱224沿所述第一导电柱阵列的行方向D1’排列，所述第一导电柱阵列的第一行C1’位于这些第二导电柱224与所述第一导电柱阵列的第二行C2’之间，这些第二导电柱224与所述第一导电柱阵列的第一行C1’之间的距离等于所述第一导电柱阵列的第一行C1’与所述第一导电柱阵列的第二行C2’之间的距离，此距离例如是50～150微米。然而本发明不以此为限，在其他实施例中，这些第一导电柱222可为不规则排列。
如图8A所示，本实施例的芯片封装结构200还包括底部填充材料240，底部填充材料240配置于芯片封装层210与重布线路层230之间且包覆这些第一导电柱222及这些第二导电柱224。
在本实施例中，芯片212电连接于这些第一导电柱222以通过这些第一导电柱222而电连接于重布线路层230。此外，这些第二导电柱224可具有接地之功能，并具有阻绝外部电磁干扰之功能。
在将重布线路层230与芯片封装层210相结合之前，这些第一导电柱222可形成于芯片212上，且这些第二导电柱224可于制作重布线路层230时一并被制作出。然而本发明不以此为限，在将重布线路层230与芯片封装层210相结合之前，这些第一导电柱222及这些第二导电柱224皆可于制作重布线路层230时一并被制作出。
图9是本发明另一实施例的芯片封装结构的部分结构俯视图。图9所示实施例与图8B所示实施例的不同处在于，这些第二导电柱224与这些第一导电柱222所构成的所述第一导电柱阵列的第一行C1’之间的距离小于所述第一导电柱阵列的第一行C1’与所述第一导电柱阵列的第二行C2’之间的距离。亦即，这些第二导电柱224距离所述第一导电柱阵列较近，而可有效降低所述第一导电柱阵列所受掀离应力。举例来说，在所述第一导电柱阵列的第一行C1’与所述第一导电柱阵列的第二行C2’之间的距离例如是150微米的情况下，这些第二导电柱224与所述第一导电柱阵列的第一行C1’之间的距离例如大于或等于50微米且小于150微米。
图10是本发明另一实施例的芯片封装结构的部分结构俯视图。图10所示实施例与图8B所示实施例的不同处在于，图10的芯片212的数量为多个(绘示为两个)，导电结构层220的数量为多个(绘示为两个)，这些导电结构层220分别对应于这些芯片212。此外，图10的两芯片212的尺寸例如不相同。在其他实施例中，芯片212可为其他适当数量及尺寸，本发明不对此加以限制。
图11是本发明另一实施例的芯片封装结构的部分结构俯视图。图11所示实施例与图10所示实施例的不同处在于，图10的芯片212的数量为三个，导电结构层220的数量为三个，这些导电结构层220分别对应于这些芯片212。
图12是本发明另一实施例的芯片封装结构的剖视图。图12所示实施例与图8A所示实施例的不同处在于，芯片封装结构200的重布线路层230承载另一芯片封装结构200而构成堆叠式封装(package on package，POP)模块。
图13是本发明另一实施例的芯片封装结构的剖视图。图13所示实施例与图4所示实施例的不同处在于，图13的两芯片封装结构100以背对背的方式堆叠。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (18)

1.一种芯片封装结构，其特征在于，包括：
芯片封装层，包括至少一芯片及封装胶体，其中该芯片具有上表面，该封装胶体包覆该芯片且暴露该上表面；以及
至少一导电结构层，包括多个第一导电柱及多个第二导电柱，其中该些第一导电柱配置于该上表面上，该些第二导电柱配置于该上表面上，该些第二导电柱位于该上表面的边缘与该些第一导电柱之间，该些第二导电柱沿该边缘的延伸方向的密度大于或等于该些第一导电柱沿该边缘的延伸方向的密度的1.2倍。
2.如权利要求1所述的芯片封装结构，其中该些第一导电柱构成第一导电柱阵列，该些第二导电柱沿该第一导电柱阵列的行方向排列，该第一导电柱阵列的第一行位于该些第二导电柱与该第一导电柱阵列的第二行之间，该些第二导电柱沿该第一导电柱阵列的行方向的密度大于或等于该第一导电柱阵列的各行的该些第一导电柱沿该第一导电柱阵列的行方向的密度的1.2倍。
3.如权利要求2所述的芯片封装结构，其中该些第二导电柱的数量大于该第一导电柱阵列的各行的该些第一导电柱的数量。
4.如权利要求1所述的芯片封装结构，其中该些第二导电柱沿该边缘的延伸方向的密度大于或等于该些第一导电柱沿该边缘的延伸方向的密度的1.75倍。
5.如权利要求1所述的芯片封装结构，其中各该第二导电柱沿垂直该边缘的方向的外径大于各该第一导电柱沿垂直该边缘的方向的外径的1.2倍。
6.如权利要求1所述的芯片封装结构，其中各该第二导电柱沿垂直该边缘的方向的外径大于各该第二导电柱沿平行该边缘的方向的外径的1.2倍。
7.如权利要求1所述的芯片封装结构，包括重布线路层，配置于该导电结构层上。
8.如权利要求7所述的芯片封装结构，包括底部填充材料，其中该底部填充材料配置于该芯片封装层与该重布线路层之间且包覆该些第一导电柱及该些第二导电柱。
9.如权利要求7所述的芯片封装结构，其中该重布线路层承载另一该芯片封装结构而构成堆叠式封装模块。
10.如权利要求1所述的芯片封装结构，其中该至少一芯片的数量为多个，该至少一导电结构层的数量为多个，该些导电结构层分别对应于该些芯片。
11.一种芯片封装结构，其特征在于，包括：
芯片封装层，包括至少一芯片及封装胶体，其中该芯片具有第一上表面，该封装胶体包覆该芯片且暴露该第一上表面，该封装胶体具有第二上表面，该第一上表面与该第二上表面共面；以及
至少一导电结构层，包括多个第一导电柱及多个第二导电柱，其中该些第一导电柱配置于该第一上表面上，该些第二导电柱配置于该第二上表面上而位于该芯片之外，该第一上表面的边缘位于该些第二导电柱与该些第一导电柱之间，该些第二导电柱沿该边缘的延伸方向排列。
12.如权利要求11所述的芯片封装结构，其中该些第一导电柱构成第一导电柱阵列，该些第二导电柱沿该第一导电柱阵列的行方向排列，该第一导电柱阵列的第一行位于该些第二导电柱与该第一导电柱阵列的第二行之间。
13.如权利要求12所述的芯片封装结构，其中该些第二导电柱与该第一导电柱阵列的第一行之间的距离等于该第一导电柱阵列的第一行与该第一导电柱阵列的第二行之间的距离。
14.如权利要求12所述的芯片封装结构，其中该些第二导电柱与该第一导电柱阵列的第一行之间的距离小于该第一导电柱阵列的第一行与该第一导电柱阵列的第二行之间的距离。
15.如权利要求11所述的芯片封装结构，包括重布线路层，配置于该导电结构层上。
16.如权利要求15所述的芯片封装结构，包括底部填充材料，其中该底部填充材料配置于该芯片封装层与该重布线路层之间且包覆该些第一导电柱及该些第二导电柱。
17.如权利要求15所述的芯片封装结构，其中该重布线路层承载另一该芯片封装结构而构成堆叠式封装模块。
18.如权利要求11所述的芯片封装结构，其中该至少一芯片的数量为多个，该至少一导电结构层的数量为多个，该些导电结构层分别对应于该些芯片。
CN201711431909.2A 2017-08-18 2017-12-26 芯片封装结构 Pending CN109411419A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762547120P 2017-08-18 2017-08-18
US62/547,120 2017-08-18
TW106142438 2017-12-04
TW106142438A TWI661517B (zh) 2017-08-18 2017-12-04 晶片封裝結構

Publications (1)

Publication Number Publication Date
CN109411419A true CN109411419A (zh) 2019-03-01

Family

ID=65462914

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711431909.2A Pending CN109411419A (zh) 2017-08-18 2017-12-26 芯片封装结构

Country Status (1)

Country Link
CN (1) CN109411419A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW535272B (en) * 2001-10-31 2003-06-01 Fujitsu Ltd Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board
US20110157452A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Fan-out wafer level package for an optical sensor and method of manufacture thereof
US20110157853A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte Ltd. Fan-out wafer level package with polymeric layer for high reliability
CN103000598A (zh) * 2011-09-08 2013-03-27 台湾积体电路制造股份有限公司 半导体器件中的伸长凸块结构
US20140151877A1 (en) * 2009-10-26 2014-06-05 Samsung Electronics Co., Ltd. Semiconductor package and method for fabricating the same
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法
TWI594382B (zh) * 2016-11-07 2017-08-01 矽品精密工業股份有限公司 電子封裝件及其製法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW535272B (en) * 2001-10-31 2003-06-01 Fujitsu Ltd Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board
US20140151877A1 (en) * 2009-10-26 2014-06-05 Samsung Electronics Co., Ltd. Semiconductor package and method for fabricating the same
US20110157452A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Fan-out wafer level package for an optical sensor and method of manufacture thereof
US20110157853A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte Ltd. Fan-out wafer level package with polymeric layer for high reliability
CN103000598A (zh) * 2011-09-08 2013-03-27 台湾积体电路制造股份有限公司 半导体器件中的伸长凸块结构
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法
TWI594382B (zh) * 2016-11-07 2017-08-01 矽品精密工業股份有限公司 電子封裝件及其製法

Similar Documents

Publication Publication Date Title
US9947644B2 (en) Semiconductor package
US20160079205A1 (en) Semiconductor package assembly
US10319702B2 (en) Semiconductor packages
KR20160055100A (ko) 수직 기둥들을 갖는 오버랩핑 적층형 다이 패키지
KR20160090706A (ko) 협폭 인터포저를 갖는 반도체 패키지
JP2009099922A (ja) 積層半導体パッケージ及びこれの製造方法
US20150035142A1 (en) Multi-chip package
CN105185762A (zh) 用于增强封装件的可靠性的焊盘设计
KR20140116079A (ko) 적층된 반도체 디바이스들을 위한 인터포저
CN109087905A (zh) 半导体封装装置及其半导体配线基板
KR20140080378A (ko) 토큰 링 루프를 갖는 스택 패키지
CN103383940A (zh) 半导体封装件及其制法
CN103872004B (zh) 芯片结构及多芯片堆迭封装
CN107708300A (zh) 电子堆迭结构及其制法
KR102671078B1 (ko) 팬 아웃 서브 패키지를 포함한 스택 패키지
US8829665B2 (en) Semiconductor chip and stack package having the same
US8304879B2 (en) Spiral staircase shaped stacked semiconductor package and method for manufacturing the same
US9224682B2 (en) Semiconductor device
CN109411419A (zh) 芯片封装结构
CN102176448A (zh) 扇出系统级封装结构
KR101115455B1 (ko) 반도체 장치
TWI661517B (zh) 晶片封裝結構
US12033961B2 (en) Semiconductor package including reinforcement pattern
US20220399286A1 (en) Semiconductor package including reinforcement pattern
CN106298727B (zh) 封装件及其封装基板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190301