TWI661517B

TWI661517B - 晶片封裝結構

Info

Publication number: TWI661517B
Application number: TW106142438A
Authority: TW
Inventors: Chen-Tsai Yang; 楊鎮在; Ko-Chin Yang; 楊克勤; Jui-Chang Chuang; 莊瑞彰; Yen-Ting Wu; 吳彥葶; Chia-Hua Lu; 呂嘉華
Original assignee: Industrial Technology Research Institute; 財團法人工業技術研究院; Intellectual Property Innovation Corporation; 創智智權管理顧問股份有限公司
Priority date: 2017-08-18
Filing date: 2017-12-04
Publication date: 2019-06-01
Also published as: TWI678782B; TW201913940A; TW201913909A

Abstract

一種晶片封裝結構，包括一晶片封裝層及至少一導電結構層。晶片封裝層包括至少一晶片及一封裝膠體，其中晶片具有一上表面，封裝膠體包覆晶片且暴露上表面。導電結構層包括多個第一導電柱及多個第二導電柱，其中這些第一導電柱配置於上表面上，這些第二導電柱配置於上表面上，這些第二導電柱位於上表面的一邊緣與這些第一導電柱之間，這些第二導電柱沿邊緣的延伸方向的密度大於或等於這些第一導電柱沿邊緣的延伸方向的密度的1.2倍。

Description

晶片封裝結構

本發明是有關於一種晶片封裝結構。

近年來，隨著電子產品的需求朝向高功能化、訊號傳輸高速化及電路元件高密度化，半導體相關產業也日漸發展。在半導體產業的半導體封裝製程中，可將尚未單體化的晶片封裝結構形成於暫時的基板上，然後將晶片封裝結構分離於基板。具體而言，可將基板的一端(下文稱為掀離端)拉起以將其掀離於晶片封裝結構。此外，亦可改以將晶片封裝結構的一端(下文稱為掀離端)拉起以將其掀離於基板。在上述掀離過程中，基板(或晶片封裝結構)是從其掀離端往其另一端逐步被掀離於晶片封裝結構(或基板)。以晶片封裝結構中的各晶片與重佈線路層之間的導電柱而言，各晶片上最鄰近所述掀離端的導電柱，其在上述掀離過程中會承受較大的掀離應力而有損壞的風險。

本發明提供一種晶片封裝結構，可提高導電柱在晶片封裝結構製程中的可靠度。

本發明的晶片封裝結構包括一晶片封裝層及至少一導電結構層。晶片封裝層包括至少一晶片及一封裝膠體，其中晶片具有一上表面，封裝膠體包覆晶片且暴露上表面。導電結構層包括多個第一導電柱及多個第二導電柱，其中這些第一導電柱配置於上表面上，這些第二導電柱配置於上表面上，這些第二導電柱位於上表面的一邊緣與這些第一導電柱之間，這些第二導電柱沿邊緣的延伸方向的密度大於或等於這些第一導電柱沿邊緣的延伸方向的密度的1.2倍。

本發明的晶片封裝結構包括一晶片封裝層及至少一導電結構層。晶片封裝層包括至少一晶片及一封裝膠體，其中晶片具有一第一上表面，封裝膠體包覆晶片且暴露第一上表面，封裝膠體具有一第二上表面，第一上表面與第二上表面共面。導電結構層包括多個第一導電柱及多個第二導電柱，其中這些第一導電柱配置於第一上表面上，這些第二導電柱配置於第二上表面上而位於晶片之外，第一上表面的一邊緣位於這些第二導電柱與這些第一導電柱之間，這些第二導電柱沿邊緣的延伸方向排列。

基於上述，在本發明一實施例的晶片封裝結構中，第二導電柱的排列密度或單位面積密度大於第一導電柱的排列密度或單位面積密度的1.2倍，使第二導電柱具有較高的結構強度。在將尚未單體化的晶片封裝結構分離於基板的過程中，可讓具有較高結構強度的第二導電柱比第一導電柱更鄰近掀離端以承受較多的掀離應力，避免掀離應力造成第一導電柱及第二導電柱損壞，從而提高第一導電柱及第二導電柱的可靠度。此外，在本發明另一實施例的晶片封裝結構中，第二導電柱是增設於晶片之外的柱體。在將尚未單體化的晶片封裝結構分離於基板的過程中，可讓第二導電柱比第一導電柱更鄰近掀離端，以藉由第二導電柱來吸收掀離應力，避免掀離應力造成第一導電柱損壞，從而提高第一導電柱的可靠度。

為讓本發明更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A是本發明一實施例的晶片封裝結構的剖面圖。圖1B是圖1A的晶片封裝結構的部分結構俯視圖。為使圖式較為清楚，圖1A的重佈線路層130及底部填充材料140未於圖1B中繪示。請參考圖1A及圖1B，本實施例的晶片封裝結構100包括一晶片封裝層110、一導電結構層120及一重佈線路層130。晶片封裝層110包括一晶片112及一封裝膠體114，晶片112具有一上表面112a，封裝膠體114包覆晶片112且暴露上表面112a。導電結構層120配置於晶片封裝層110上，重佈線路層130配置於導電結構層120上，並透過導電結構層120而電性連接晶片112。

詳細而言，導電結構層120包括多個第一導電柱122及多個第二導電柱124，這些第一導電柱122配置於晶片112的上表面112a上，這些第二導電柱124配置於晶片112的上表面112a上且位於上表面112a的一邊緣E與這些第一導電柱122之間。這些第二導電柱124沿邊緣E的延伸方向的密度大於或等於這些第一導電柱122沿邊緣E的延伸方向的密度的1.2倍。在一實施例中，這些第二導電柱124沿邊緣E的延伸方向的密度大於或等於這些第一導電柱122沿邊緣E的延伸方向的密度的1.75倍。在此比例下，第二導電柱124可具有較高的結構強度。第一導電柱122及第二導電柱124可為銅、金、銥等適當之導電材料，本發明不對此加以限制。

圖2繪示將尚未單體化的晶片封裝結構分離於基板。所述單體化指的是藉由切割製程或其他適當製程將圖2所示的晶片封裝結構分割為多個晶片封裝結構單體，圖1A及圖1B所示晶片封裝結構100即為一個晶片封裝結構單體。在如圖2所示將尚未單體化的晶片封裝結構100分離於基板50的過程中，可讓具有較高結構強度的第二導電柱124比第一導電柱122更鄰近掀離端DE以承受較多的掀離應力，避免掀離應力造成第一導電柱122及第二導電柱124損壞，從而提高第一導電柱122及第二導電柱124的可靠度。在一實施例中，基板50可為軟性基板，例如為薄型玻璃基板、薄型金屬基板或塑膠基板。

具體而言，這些第一導電柱122如圖1B所示構成一第一導電柱陣列，這些第二導電柱124沿所述第一導電柱陣列的行方向D1排列，所述第一導電柱陣列的第一行C1位於這些第二導電柱124與所述第一導電柱陣列的第二行C2之間，這些第二導電柱124沿所述第一導電柱陣列的行方向D1的密度大於或等於所述第一導電柱陣列的各行的第一導電柱122沿所述第一導電柱陣列的行方向D1的密度的1.2倍。在一實施例中，這些第二導電柱124沿所述第一導電柱陣列的行方向D1的密度大於或等於這些第一導電柱122沿所述第一導電柱陣列的行方向D1的密度的1.75倍。在此比例下，第二導電柱124可具有較高的結構強度。然本發明不以此為限，在其他實施例中，這些第一導電柱122可為不規則排列，且這些第二導電柱124沿邊緣E的延伸方向的密度大於或等於這些第一導電柱122沿邊緣E的延伸方向的平均密度的1.2倍。在一實施例中，這些第二導電柱124沿邊緣E的延伸方向的密度大於或等於這些第一導電柱122沿邊緣E的延伸方向的密度的1.75倍。在此比例下，第二導電柱124可具有較高的結構強度。

如圖1B所示，本實施例的這些第二導電柱124的數量大於這些第一導電柱122所構成的所述第一導電柱陣列的各行的這些第一導電柱122的數量。舉例來說，圖1B所示的這些第二導電柱124的數量為七個，而在數量上大於所述第一導電柱陣列的第一行C1的第一導電柱122的數量(繪示為四個)。亦即，本實施例是藉由增加第二導電柱124的數量來使這些第二導電柱124具有較大的排列密度，然本發明不以此為限，亦可藉由增加各第二導電柱124的外徑來使這些第二導電柱124具有較大的單位面積密度。

如圖1A所示，本實施例的晶片封裝結構100更包括一底部填充(under fill)材料140，底部填充材料140配置於晶片封裝層110與重佈線路層130之間且包覆這些第一導電柱122及這些第二導電柱124。

在本實施例中，晶片112電性連接於這些第一導電柱122以透過這些第一導電柱122而電性連接於重佈線路層130。此外，這些第二導電柱124可具有接地之功能，並具有阻絕外部電磁干擾之功能。

圖3是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖3所示實施例與圖1B所示實施例的不同處在於，圖3的晶片112的數量為多個(繪示為兩個)，導電結構層120的數量為多個(繪示為兩個)，這些導電結構層120分別對應於這些晶片112。此外，圖3的兩晶片112的尺寸例如不相同。在其他實施例中，晶片112可為其他適當數量及尺寸，本發明不對此加以限制。

圖4是本發明另一實施例的晶片封裝結構的剖面圖。圖4所示實施例與圖1A所示實施例的不同處在於，晶片封裝結構100的重佈線路層130承載另一晶片封裝結構100而構成堆疊式封裝(package on package，POP)模組，其中兩重佈線路層130藉由第三導電柱126而彼此電性連接。圖5是本發明另一實施例的晶片封裝結構的剖面圖。圖5所示實施例與圖4所示實施例的不同處在於，下層的晶片封裝結構100的晶片112具有較大尺寸，且其第一導電柱122具有較多數量。

圖6A是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖6A所示實施例與圖3所示實施例的不同處在於，在各導電結構層120中，第二導電柱124的數量相同於各行的第一導電柱122的數量，亦即，圖6A所示實施例非藉由增加第二導電柱124的數量來使這些第二導電柱124具有較大的排列密度。在圖6A所示實施例中，各第二導電柱124沿垂直邊緣E的方向的外徑大於各第一導電柱122沿垂直邊緣E的方向的外徑的1.2倍，且各第二導電柱124沿垂直邊緣E的方向的外徑大於各第二導電柱124沿平行邊緣E的方向的外徑的1.2倍，亦即，本實施例是藉由增加各第二導電柱124的外徑來使這些第二導電柱124具有較大的單位面積密度，並藉此增加各第二導電柱124沿垂直邊緣E的方向的結構強度。

圖6B繪示圖6A的第二導電柱。具體而言，第二導電柱124可如圖6B所示為橢圓形，其長軸的長度L1大於短軸的長度L2的1.2倍。圖7A及圖7B繪示本發明其他實施例的第二導電柱，其中長度L1、L2的比例關係例如相同於圖6B。在其他實施例中，第二導電柱124可如圖7A所示為六角形、如圖7B所示為八角形或為其他形狀，本發明不對此加以限制。

在其他實施例中，前述第二導電柱可延伸至晶片外以作為結構補強，以下對此具體說明。

圖8A是本發明另一實施例的晶片封裝結構的剖面圖。圖8B是圖8A的晶片封裝結構的部分結構俯視圖。為使圖式較為清楚，圖8A的重佈線路層230及底部填充材料240未於圖8B中繪示。請參考圖8A及圖8B，本實施例的晶片封裝結構200包括一晶片封裝層210、一導電結構層220及一重佈線路層230。晶片封裝層210包括一晶片212及一封裝膠體214，晶片212具有一第一上表面212a，封裝膠體214包覆晶片212且暴露第一上表面212a。封裝膠體214具有一第二上表面214a，第一上表面212a與第二上表面214a共面。導電結構層220配置於晶片封裝層210上，重佈線路層230配置於導電結構層220上，並透過導電結構層220而電性連接晶片212。

詳細而言，導電結構層220包括多個第一導電柱222及多個第二導電柱224，這些第一導電柱222配置於晶片212的第一上表面212a上，這些第二導電柱224配置於封裝膠體214的第二上表面214a上，亦即，這些第二導電柱224延伸至晶片212外。晶片212的第一上表面的一邊緣E’位於這些第二導電柱224與這些第一導電柱222之間，這些第二導電柱224沿邊緣E’的延伸方向排列。亦即，第二導電柱224是增設於晶片212之外的柱體。第一導電柱222及第二導電柱224可為銅、金、銥等適當之導電材料，本發明不對此加以限制。

在將尚未單體化的晶片封裝結構200分離於基板的過程中，可讓第二導電柱224比第一導電柱222更鄰近掀離端，以藉由第二導電柱224來吸收掀離應力，避免掀離應力造成第一導電柱222損壞，從而提高第一導電柱222的可靠度。

具體而言，這些第一導電柱222如圖8B所示構成一第一導電柱陣列，這些第二導電柱224沿所述第一導電柱陣列的行方向D1’排列，所述第一導電柱陣列的第一行C1’位於這些第二導電柱224與所述第一導電柱陣列的第二行C2’之間，這些第二導電柱224與所述第一導電柱陣列的第一行C1’之間的距離等於所述第一導電柱陣列的第一行C1’與所述第一導電柱陣列的第二行C2’之間的距離，此距離例如是50~150微米。然本發明不以此為限，在其他實施例中，這些第一導電柱222可為不規則排列。

如圖8A所示，本實施例的晶片封裝結構200更包括一底部填充材料240，底部填充材料240配置於晶片封裝層210與重佈線路層230之間且包覆這些第一導電柱222及這些第二導電柱224。

在本實施例中，晶片212電性連接於這些第一導電柱222以透過這些第一導電柱222而電性連接於重佈線路層230。此外，這些第二導電柱224可具有接地之功能，並具有阻絕外部電磁干擾之功能。

在將重佈線路層230與晶片封裝層210相結合之前，這些第一導電柱222可形成於晶片212上，且這些第二導電柱224可於製作重佈線路層230時一併被製作出。然本發明不以此為限，在將重佈線路層230與晶片封裝層210相結合之前，這些第一導電柱222及這些第二導電柱224皆可於製作重佈線路層230時一併被製作出。

圖9是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖9所示實施例與圖8B所示實施例的不同處在於，這些第二導電柱224與這些第一導電柱222所構成的所述第一導電柱陣列的第一行C1’之間的距離小於所述第一導電柱陣列的第一行C1’與所述第一導電柱陣列的第二行C2’之間的距離。亦即，這些第二導電柱224距離所述第一導電柱陣列較近，而可有效降低所述第一導電柱陣列所受掀離應力。舉例來說，在所述第一導電柱陣列的第一行C1’與所述第一導電柱陣列的第二行C2’之間的距離例如是150微米的情況下，這些第二導電柱224與所述第一導電柱陣列的第一行C1’之間的距離例如大於或等於50微米且小於150微米。

圖10是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖10所示實施例與圖8B所示實施例的不同處在於，圖10的晶片212的數量為多個(繪示為兩個)，導電結構層220的數量為多個(繪示為兩個)，這些導電結構層220分別對應於這些晶片212。此外，圖10的兩晶片212的尺寸例如不相同。在其他實施例中，晶片212可為其他適當數量及尺寸，本發明不對此加以限制。

圖11是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖11所示實施例與圖10所示實施例的不同處在於，圖10的晶片212的數量為三個，導電結構層220的數量為三個，這些導電結構層220分別對應於這些晶片212。

圖12是本發明另一實施例的晶片封裝結構的剖面圖。圖12所示實施例與圖8A所示實施例的不同處在於，晶片封裝結構200的重佈線路層230承載另一晶片封裝結構200而構成堆疊式封裝(package on package，POP)模組。

圖13是本發明另一實施例的晶片封裝結構的剖面圖。圖13所示實施例與圖4所示實施例的不同處在於，圖13的兩晶片封裝結構100以背對背的方式堆疊。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

50‧‧‧基板

100、200‧‧‧晶片封裝結構

110、210‧‧‧晶片封裝層

112、212‧‧‧晶片

112a‧‧‧上表面

114、214‧‧‧封裝膠體

120、220‧‧‧導電結構層

122、222‧‧‧第一導電柱

124、224‧‧‧第二導電柱

126‧‧‧第三導電柱

130、230‧‧‧重佈線路層

140、240‧‧‧底部填充材料

212a‧‧‧第一上表面

214a‧‧‧第二上表面

C1、C1’‧‧‧第一行

C2、C2’‧‧‧第二行

D1、D1’‧‧‧行方向

DE‧‧‧掀離端

E、E’‧‧‧邊緣

L1、L2‧‧‧長度

圖1A是本發明一實施例的晶片封裝結構的剖面圖。圖1B是圖1A的晶片封裝結構的部分結構俯視圖。圖2繪示將尚未單體化的晶片封裝結構分離於基板。圖3是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖4是本發明另一實施例的晶片封裝結構的剖面圖。圖5是本發明另一實施例的晶片封裝結構的剖面圖。圖6A是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖6B繪示圖6A的第二導電柱。圖7A及圖7B繪示本發明其他實施例的第二導電柱。圖8A是本發明另一實施例的晶片封裝結構的剖面圖。圖8B是圖8A的晶片封裝結構的部分結構俯視圖。圖9是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖10是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖11是本發明另一實施例的晶片封裝結構的部分結構俯視圖。圖12是本發明另一實施例的晶片封裝結構的剖面圖。圖13是本發明另一實施例的晶片封裝結構的剖面圖。

Claims

一種晶片封裝結構，包括：一晶片封裝層，包括至少一晶片及一封裝膠體，其中該晶片具有一上表面，該封裝膠體包覆該晶片且暴露該上表面；以及至少一導電結構層，包括多個第一導電柱及多個第二導電柱，其中該些第一導電柱配置於該上表面上，該些第二導電柱配置於該上表面上，該些第二導電柱位於該上表面的一邊緣與該些第一導電柱之間，該些第二導電柱沿該邊緣的延伸方向的密度大於或等於該些第一導電柱沿該邊緣的延伸方向的密度的1.2倍，其中該晶片封裝結構具有一掀離端，且適於從該掀離端被掀離於一基板，該些第二導電柱比該些第一導電柱更鄰近該掀離端。
如申請專利範圍第1項所述的晶片封裝結構，其中該些第一導電柱構成一第一導電柱陣列，該些第二導電柱沿該第一導電柱陣列的行方向排列，該第一導電柱陣列的第一行位於該些第二導電柱與該第一導電柱陣列的第二行之間，該些第二導電柱沿該第一導電柱陣列的行方向的密度大於或等於該第一導電柱陣列的各行的該些第一導電柱沿該第一導電柱陣列的行方向的密度的1.2倍。
如申請專利範圍第2項所述的晶片封裝結構，其中該些第二導電柱的數量大於該第一導電柱陣列的各行的該些第一導電柱的數量。
如申請專利範圍第1項所述的晶片封裝結構，其中該些第二導電柱沿該邊緣的延伸方向的密度大於或等於該些第一導電柱沿該邊緣的延伸方向的密度的1.75倍。
如申請專利範圍第1項所述的晶片封裝結構，其中各該第二導電柱沿垂直該邊緣的方向的外徑大於各該第一導電柱沿垂直該邊緣的方向的外徑的1.2倍。
如申請專利範圍第1項所述的晶片封裝結構，其中各該第二導電柱沿垂直該邊緣的方向的外徑大於各該第二導電柱沿平行該邊緣的方向的外徑的1.2倍。
如申請專利範圍第1項所述的晶片封裝結構，包括一重佈線路層，配置於該導電結構層上。
如申請專利範圍第7項所述的晶片封裝結構，包括一底部填充材料，其中該底部填充材料配置於該晶片封裝層與該重佈線路層之間且包覆該些第一導電柱及該些第二導電柱。
如申請專利範圍第7項所述的晶片封裝結構，其中該重佈線路層承載另一該晶片封裝結構而構成一堆疊式封裝模組。
如申請專利範圍第1項所述的晶片封裝結構，其中該至少一晶片的數量為多個，該至少一導電結構層的數量為多個，該些導電結構層分別對應於該些晶片。
一種晶片封裝結構，包括：一晶片封裝層，包括至少一晶片及一封裝膠體，其中該晶片具有一第一上表面，該封裝膠體包覆該晶片且暴露該第一上表面，該封裝膠體具有一第二上表面，該第一上表面與該第二上表面共面；以及至少一導電結構層，包括多個第一導電柱及多個第二導電柱，其中該些第一導電柱配置於該第一上表面上，該些第二導電柱配置於該第二上表面上而位於該晶片之外，該第一上表面的一邊緣位於該些第二導電柱與該些第一導電柱之間，該些第二導電柱沿該邊緣的延伸方向排列，其中該晶片封裝結構具有一掀離端，且適於從該掀離端被掀離於一基板，該些第二導電柱比該些第一導電柱更鄰近該掀離端。
如申請專利範圍第11項所述的晶片封裝結構，其中該些第一導電柱構成一第一導電柱陣列，該些第二導電柱沿該第一導電柱陣列的行方向排列，該第一導電柱陣列的第一行位於該些第二導電柱與該第一導電柱陣列的第二行之間。
如申請專利範圍第12項所述的晶片封裝結構，其中該些第二導電柱與該第一導電柱陣列的第一行之間的距離等於該第一導電柱陣列的第一行與該第一導電柱陣列的第二行之間的距離。
如申請專利範圍第12項所述的晶片封裝結構，其中該些第二導電柱與該第一導電柱陣列的第一行之間的距離小於該第一導電柱陣列的第一行與該第一導電柱陣列的第二行之間的距離。
如申請專利範圍第11項所述的晶片封裝結構，包括一重佈線路層，配置於該導電結構層上。
如申請專利範圍第15項所述的晶片封裝結構，包括一底部填充材料，其中該底部填充材料配置於該晶片封裝層與該重佈線路層之間且包覆該些第一導電柱及該些第二導電柱。
如申請專利範圍第15項所述的晶片封裝結構，其中該重佈線路層承載另一該晶片封裝結構而構成一堆疊式封裝模組。
如申請專利範圍第11項所述的晶片封裝結構，其中該至少一晶片的數量為多個，該至少一導電結構層的數量為多個，該些導電結構層分別對應於該些晶片。